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 */
#ifndef _nbio_7_2_0_OFFSET_HEADER
#define _nbio_7_2_0_OFFSET_HEADER


// addressBlock: nbio_nbif0_bif_cfg_dev0_rc_bifcfgdecp
// base address: 0x0
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#define cfgBIF_CFG_DEV0_RC_CACHE_LINE                                                                   0x000c
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#define cfgBIF_CFG_DEV0_RC_HEADER                                                                       0x000e
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#define cfgBIF_CFG_DEV0_RC_PREF_LIMIT_UPPER                                                             0x002c
#define cfgBIF_CFG_DEV0_RC_IO_BASE_LIMIT_HI                                                             0x0030
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#define cfgBIF_CFG_DEV0_RC_LINK_STATUS                                                                  0x006a
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#define cfgBIF_CFG_DEV0_RC_SLOT_CNTL                                                                    0x0070
#define cfgBIF_CFG_DEV0_RC_SLOT_STATUS                                                                  0x0072
#define cfgBIF_CFG_DEV0_RC_ROOT_CNTL                                                                    0x0074
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#define cfgBIF_CFG_DEV0_RC_ROOT_STATUS                                                                  0x0078
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#define cfgBIF_CFG_DEV0_RC_DEVICE_CNTL2                                                                 0x0080
#define cfgBIF_CFG_DEV0_RC_DEVICE_STATUS2                                                               0x0082
#define cfgBIF_CFG_DEV0_RC_LINK_CAP2                                                                    0x0084
#define cfgBIF_CFG_DEV0_RC_LINK_CNTL2                                                                   0x0088
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#define cfgBIF_CFG_DEV0_RC_SLOT_CAP2                                                                    0x008c
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#define cfgBIF_CFG_DEV0_RC_MSI_EXT_MSG_DATA                                                             0x00aa
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#define cfgBIF_CFG_DEV0_RC_MSI_EXT_MSG_DATA_64                                                          0x00ae
#define cfgBIF_CFG_DEV0_RC_SSID_CAP_LIST                                                                0x00c0
#define cfgBIF_CFG_DEV0_RC_SSID_CAP                                                                     0x00c4
#define cfgBIF_CFG_DEV0_RC_MSI_MAP_CAP_LIST                                                             0x00c8
#define cfgBIF_CFG_DEV0_RC_MSI_MAP_CAP                                                                  0x00ca
#define cfgBIF_CFG_DEV0_RC_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                            0x0100
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#define cfgBIF_CFG_DEV0_RC_PCIE_VENDOR_SPECIFIC1                                                        0x0108
#define cfgBIF_CFG_DEV0_RC_PCIE_VENDOR_SPECIFIC2                                                        0x010c
#define cfgBIF_CFG_DEV0_RC_PCIE_VC_ENH_CAP_LIST                                                         0x0110
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#define cfgBIF_CFG_DEV0_RC_PCIE_PORT_VC_CAP_REG2                                                        0x0118
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#define cfgBIF_CFG_DEV0_RC_PCIE_PORT_VC_STATUS                                                          0x011e
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#define cfgBIF_CFG_DEV0_RC_PCIE_VC0_RESOURCE_STATUS                                                     0x012a
#define cfgBIF_CFG_DEV0_RC_PCIE_VC1_RESOURCE_CAP                                                        0x012c
#define cfgBIF_CFG_DEV0_RC_PCIE_VC1_RESOURCE_CNTL                                                       0x0130
#define cfgBIF_CFG_DEV0_RC_PCIE_VC1_RESOURCE_STATUS                                                     0x0136
#define cfgBIF_CFG_DEV0_RC_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                             0x0140
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#define cfgBIF_CFG_DEV0_RC_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                                0x0150
#define cfgBIF_CFG_DEV0_RC_PCIE_UNCORR_ERR_STATUS                                                       0x0154
#define cfgBIF_CFG_DEV0_RC_PCIE_UNCORR_ERR_MASK                                                         0x0158
#define cfgBIF_CFG_DEV0_RC_PCIE_UNCORR_ERR_SEVERITY                                                     0x015c
#define cfgBIF_CFG_DEV0_RC_PCIE_CORR_ERR_STATUS                                                         0x0160
#define cfgBIF_CFG_DEV0_RC_PCIE_CORR_ERR_MASK                                                           0x0164
#define cfgBIF_CFG_DEV0_RC_PCIE_ADV_ERR_CAP_CNTL                                                        0x0168
#define cfgBIF_CFG_DEV0_RC_PCIE_HDR_LOG0                                                                0x016c
#define cfgBIF_CFG_DEV0_RC_PCIE_HDR_LOG1                                                                0x0170
#define cfgBIF_CFG_DEV0_RC_PCIE_HDR_LOG2                                                                0x0174
#define cfgBIF_CFG_DEV0_RC_PCIE_HDR_LOG3                                                                0x0178
#define cfgBIF_CFG_DEV0_RC_PCIE_ROOT_ERR_CMD                                                            0x017c
#define cfgBIF_CFG_DEV0_RC_PCIE_ROOT_ERR_STATUS                                                         0x0180
#define cfgBIF_CFG_DEV0_RC_PCIE_ERR_SRC_ID                                                              0x0184
#define cfgBIF_CFG_DEV0_RC_PCIE_TLP_PREFIX_LOG0                                                         0x0188
#define cfgBIF_CFG_DEV0_RC_PCIE_TLP_PREFIX_LOG1                                                         0x018c
#define cfgBIF_CFG_DEV0_RC_PCIE_TLP_PREFIX_LOG2                                                         0x0190
#define cfgBIF_CFG_DEV0_RC_PCIE_TLP_PREFIX_LOG3                                                         0x0194
#define cfgBIF_CFG_DEV0_RC_PCIE_SECONDARY_ENH_CAP_LIST                                                  0x0270
#define cfgBIF_CFG_DEV0_RC_PCIE_LINK_CNTL3                                                              0x0274
#define cfgBIF_CFG_DEV0_RC_PCIE_LANE_ERROR_STATUS                                                       0x0278
#define cfgBIF_CFG_DEV0_RC_PCIE_LANE_0_EQUALIZATION_CNTL                                                0x027c
#define cfgBIF_CFG_DEV0_RC_PCIE_LANE_1_EQUALIZATION_CNTL                                                0x027e
#define cfgBIF_CFG_DEV0_RC_PCIE_LANE_2_EQUALIZATION_CNTL                                                0x0280
#define cfgBIF_CFG_DEV0_RC_PCIE_LANE_3_EQUALIZATION_CNTL                                                0x0282
#define cfgBIF_CFG_DEV0_RC_PCIE_LANE_4_EQUALIZATION_CNTL                                                0x0284
#define cfgBIF_CFG_DEV0_RC_PCIE_LANE_5_EQUALIZATION_CNTL                                                0x0286
#define cfgBIF_CFG_DEV0_RC_PCIE_LANE_6_EQUALIZATION_CNTL                                                0x0288
#define cfgBIF_CFG_DEV0_RC_PCIE_LANE_7_EQUALIZATION_CNTL                                                0x028a
#define cfgBIF_CFG_DEV0_RC_PCIE_LANE_8_EQUALIZATION_CNTL                                                0x028c
#define cfgBIF_CFG_DEV0_RC_PCIE_LANE_9_EQUALIZATION_CNTL                                                0x028e
#define cfgBIF_CFG_DEV0_RC_PCIE_LANE_10_EQUALIZATION_CNTL                                               0x0290
#define cfgBIF_CFG_DEV0_RC_PCIE_LANE_11_EQUALIZATION_CNTL                                               0x0292
#define cfgBIF_CFG_DEV0_RC_PCIE_LANE_12_EQUALIZATION_CNTL                                               0x0294
#define cfgBIF_CFG_DEV0_RC_PCIE_LANE_13_EQUALIZATION_CNTL                                               0x0296
#define cfgBIF_CFG_DEV0_RC_PCIE_LANE_14_EQUALIZATION_CNTL                                               0x0298
#define cfgBIF_CFG_DEV0_RC_PCIE_LANE_15_EQUALIZATION_CNTL                                               0x029a
#define cfgBIF_CFG_DEV0_RC_PCIE_ACS_ENH_CAP_LIST                                                        0x02a0
#define cfgBIF_CFG_DEV0_RC_PCIE_ACS_CAP                                                                 0x02a4
#define cfgBIF_CFG_DEV0_RC_PCIE_ACS_CNTL                                                                0x02a6
#define cfgBIF_CFG_DEV0_RC_PCIE_DLF_ENH_CAP_LIST                                                        0x0400
#define cfgBIF_CFG_DEV0_RC_DATA_LINK_FEATURE_CAP                                                        0x0404
#define cfgBIF_CFG_DEV0_RC_DATA_LINK_FEATURE_STATUS                                                     0x0408
#define cfgBIF_CFG_DEV0_RC_PCIE_PHY_16GT_ENH_CAP_LIST                                                   0x0410
#define cfgBIF_CFG_DEV0_RC_LINK_CAP_16GT                                                                0x0414
#define cfgBIF_CFG_DEV0_RC_LINK_CNTL_16GT                                                               0x0418
#define cfgBIF_CFG_DEV0_RC_LINK_STATUS_16GT                                                             0x041c
#define cfgBIF_CFG_DEV0_RC_LOCAL_PARITY_MISMATCH_STATUS_16GT                                            0x0420
#define cfgBIF_CFG_DEV0_RC_RTM1_PARITY_MISMATCH_STATUS_16GT                                             0x0424
#define cfgBIF_CFG_DEV0_RC_RTM2_PARITY_MISMATCH_STATUS_16GT                                             0x0428
#define cfgBIF_CFG_DEV0_RC_LANE_0_EQUALIZATION_CNTL_16GT                                                0x0430
#define cfgBIF_CFG_DEV0_RC_LANE_1_EQUALIZATION_CNTL_16GT                                                0x0431
#define cfgBIF_CFG_DEV0_RC_LANE_2_EQUALIZATION_CNTL_16GT                                                0x0432
#define cfgBIF_CFG_DEV0_RC_LANE_3_EQUALIZATION_CNTL_16GT                                                0x0433
#define cfgBIF_CFG_DEV0_RC_LANE_4_EQUALIZATION_CNTL_16GT                                                0x0434
#define cfgBIF_CFG_DEV0_RC_LANE_5_EQUALIZATION_CNTL_16GT                                                0x0435
#define cfgBIF_CFG_DEV0_RC_LANE_6_EQUALIZATION_CNTL_16GT                                                0x0436
#define cfgBIF_CFG_DEV0_RC_LANE_7_EQUALIZATION_CNTL_16GT                                                0x0437
#define cfgBIF_CFG_DEV0_RC_LANE_8_EQUALIZATION_CNTL_16GT                                                0x0438
#define cfgBIF_CFG_DEV0_RC_LANE_9_EQUALIZATION_CNTL_16GT                                                0x0439
#define cfgBIF_CFG_DEV0_RC_LANE_10_EQUALIZATION_CNTL_16GT                                               0x043a
#define cfgBIF_CFG_DEV0_RC_LANE_11_EQUALIZATION_CNTL_16GT                                               0x043b
#define cfgBIF_CFG_DEV0_RC_LANE_12_EQUALIZATION_CNTL_16GT                                               0x043c
#define cfgBIF_CFG_DEV0_RC_LANE_13_EQUALIZATION_CNTL_16GT                                               0x043d
#define cfgBIF_CFG_DEV0_RC_LANE_14_EQUALIZATION_CNTL_16GT                                               0x043e
#define cfgBIF_CFG_DEV0_RC_LANE_15_EQUALIZATION_CNTL_16GT                                               0x043f
#define cfgBIF_CFG_DEV0_RC_PCIE_MARGINING_ENH_CAP_LIST                                                  0x0440
#define cfgBIF_CFG_DEV0_RC_MARGINING_PORT_CAP                                                           0x0444
#define cfgBIF_CFG_DEV0_RC_MARGINING_PORT_STATUS                                                        0x0446
#define cfgBIF_CFG_DEV0_RC_LANE_0_MARGINING_LANE_CNTL                                                   0x0448
#define cfgBIF_CFG_DEV0_RC_LANE_0_MARGINING_LANE_STATUS                                                 0x044a
#define cfgBIF_CFG_DEV0_RC_LANE_1_MARGINING_LANE_CNTL                                                   0x044c
#define cfgBIF_CFG_DEV0_RC_LANE_1_MARGINING_LANE_STATUS                                                 0x044e
#define cfgBIF_CFG_DEV0_RC_LANE_2_MARGINING_LANE_CNTL                                                   0x0450
#define cfgBIF_CFG_DEV0_RC_LANE_2_MARGINING_LANE_STATUS                                                 0x0452
#define cfgBIF_CFG_DEV0_RC_LANE_3_MARGINING_LANE_CNTL                                                   0x0454
#define cfgBIF_CFG_DEV0_RC_LANE_3_MARGINING_LANE_STATUS                                                 0x0456
#define cfgBIF_CFG_DEV0_RC_LANE_4_MARGINING_LANE_CNTL                                                   0x0458
#define cfgBIF_CFG_DEV0_RC_LANE_4_MARGINING_LANE_STATUS                                                 0x045a
#define cfgBIF_CFG_DEV0_RC_LANE_5_MARGINING_LANE_CNTL                                                   0x045c
#define cfgBIF_CFG_DEV0_RC_LANE_5_MARGINING_LANE_STATUS                                                 0x045e
#define cfgBIF_CFG_DEV0_RC_LANE_6_MARGINING_LANE_CNTL                                                   0x0460
#define cfgBIF_CFG_DEV0_RC_LANE_6_MARGINING_LANE_STATUS                                                 0x0462
#define cfgBIF_CFG_DEV0_RC_LANE_7_MARGINING_LANE_CNTL                                                   0x0464
#define cfgBIF_CFG_DEV0_RC_LANE_7_MARGINING_LANE_STATUS                                                 0x0466
#define cfgBIF_CFG_DEV0_RC_LANE_8_MARGINING_LANE_CNTL                                                   0x0468
#define cfgBIF_CFG_DEV0_RC_LANE_8_MARGINING_LANE_STATUS                                                 0x046a
#define cfgBIF_CFG_DEV0_RC_LANE_9_MARGINING_LANE_CNTL                                                   0x046c
#define cfgBIF_CFG_DEV0_RC_LANE_9_MARGINING_LANE_STATUS                                                 0x046e
#define cfgBIF_CFG_DEV0_RC_LANE_10_MARGINING_LANE_CNTL                                                  0x0470
#define cfgBIF_CFG_DEV0_RC_LANE_10_MARGINING_LANE_STATUS                                                0x0472
#define cfgBIF_CFG_DEV0_RC_LANE_11_MARGINING_LANE_CNTL                                                  0x0474
#define cfgBIF_CFG_DEV0_RC_LANE_11_MARGINING_LANE_STATUS                                                0x0476
#define cfgBIF_CFG_DEV0_RC_LANE_12_MARGINING_LANE_CNTL                                                  0x0478
#define cfgBIF_CFG_DEV0_RC_LANE_12_MARGINING_LANE_STATUS                                                0x047a
#define cfgBIF_CFG_DEV0_RC_LANE_13_MARGINING_LANE_CNTL                                                  0x047c
#define cfgBIF_CFG_DEV0_RC_LANE_13_MARGINING_LANE_STATUS                                                0x047e
#define cfgBIF_CFG_DEV0_RC_LANE_14_MARGINING_LANE_CNTL                                                  0x0480
#define cfgBIF_CFG_DEV0_RC_LANE_14_MARGINING_LANE_STATUS                                                0x0482
#define cfgBIF_CFG_DEV0_RC_LANE_15_MARGINING_LANE_CNTL                                                  0x0484
#define cfgBIF_CFG_DEV0_RC_LANE_15_MARGINING_LANE_STATUS                                                0x0486


// addressBlock: nbio_nbif0_bif_cfg_dev1_rc_bifcfgdecp
// base address: 0x0
#define cfgBIF_CFG_DEV1_RC_VENDOR_ID                                                                    0x0000
#define cfgBIF_CFG_DEV1_RC_DEVICE_ID                                                                    0x0002
#define cfgBIF_CFG_DEV1_RC_COMMAND                                                                      0x0004
#define cfgBIF_CFG_DEV1_RC_STATUS                                                                       0x0006
#define cfgBIF_CFG_DEV1_RC_REVISION_ID                                                                  0x0008
#define cfgBIF_CFG_DEV1_RC_PROG_INTERFACE                                                               0x0009
#define cfgBIF_CFG_DEV1_RC_SUB_CLASS                                                                    0x000a
#define cfgBIF_CFG_DEV1_RC_BASE_CLASS                                                                   0x000b
#define cfgBIF_CFG_DEV1_RC_CACHE_LINE                                                                   0x000c
#define cfgBIF_CFG_DEV1_RC_LATENCY                                                                      0x000d
#define cfgBIF_CFG_DEV1_RC_HEADER                                                                       0x000e
#define cfgBIF_CFG_DEV1_RC_BIST                                                                         0x000f
#define cfgBIF_CFG_DEV1_RC_BASE_ADDR_1                                                                  0x0010
#define cfgBIF_CFG_DEV1_RC_BASE_ADDR_2                                                                  0x0014
#define cfgBIF_CFG_DEV1_RC_SUB_BUS_NUMBER_LATENCY                                                       0x0018
#define cfgBIF_CFG_DEV1_RC_IO_BASE_LIMIT                                                                0x001c
#define cfgBIF_CFG_DEV1_RC_SECONDARY_STATUS                                                             0x001e
#define cfgBIF_CFG_DEV1_RC_MEM_BASE_LIMIT                                                               0x0020
#define cfgBIF_CFG_DEV1_RC_PREF_BASE_LIMIT                                                              0x0024
#define cfgBIF_CFG_DEV1_RC_PREF_BASE_UPPER                                                              0x0028
#define cfgBIF_CFG_DEV1_RC_PREF_LIMIT_UPPER                                                             0x002c
#define cfgBIF_CFG_DEV1_RC_IO_BASE_LIMIT_HI                                                             0x0030
#define cfgBIF_CFG_DEV1_RC_CAP_PTR                                                                      0x0034
#define cfgBIF_CFG_DEV1_RC_ROM_BASE_ADDR                                                                0x0038
#define cfgBIF_CFG_DEV1_RC_INTERRUPT_LINE                                                               0x003c
#define cfgBIF_CFG_DEV1_RC_INTERRUPT_PIN                                                                0x003d
#define cfgBIF_CFG_DEV1_RC_IRQ_BRIDGE_CNTL                                                              0x003e
#define cfgBIF_CFG_DEV1_RC_EXT_BRIDGE_CNTL                                                              0x0040
#define cfgBIF_CFG_DEV1_RC_PMI_CAP_LIST                                                                 0x0050
#define cfgBIF_CFG_DEV1_RC_PMI_CAP                                                                      0x0052
#define cfgBIF_CFG_DEV1_RC_PMI_STATUS_CNTL                                                              0x0054
#define cfgBIF_CFG_DEV1_RC_PCIE_CAP_LIST                                                                0x0058
#define cfgBIF_CFG_DEV1_RC_PCIE_CAP                                                                     0x005a
#define cfgBIF_CFG_DEV1_RC_DEVICE_CAP                                                                   0x005c
#define cfgBIF_CFG_DEV1_RC_DEVICE_CNTL                                                                  0x0060
#define cfgBIF_CFG_DEV1_RC_DEVICE_STATUS                                                                0x0062
#define cfgBIF_CFG_DEV1_RC_LINK_CAP                                                                     0x0064
#define cfgBIF_CFG_DEV1_RC_LINK_CNTL                                                                    0x0068
#define cfgBIF_CFG_DEV1_RC_LINK_STATUS                                                                  0x006a
#define cfgBIF_CFG_DEV1_RC_SLOT_CAP                                                                     0x006c
#define cfgBIF_CFG_DEV1_RC_SLOT_CNTL                                                                    0x0070
#define cfgBIF_CFG_DEV1_RC_SLOT_STATUS                                                                  0x0072
#define cfgBIF_CFG_DEV1_RC_ROOT_CNTL                                                                    0x0074
#define cfgBIF_CFG_DEV1_RC_ROOT_CAP                                                                     0x0076
#define cfgBIF_CFG_DEV1_RC_ROOT_STATUS                                                                  0x0078
#define cfgBIF_CFG_DEV1_RC_DEVICE_CAP2                                                                  0x007c
#define cfgBIF_CFG_DEV1_RC_DEVICE_CNTL2                                                                 0x0080
#define cfgBIF_CFG_DEV1_RC_DEVICE_STATUS2                                                               0x0082
#define cfgBIF_CFG_DEV1_RC_LINK_CAP2                                                                    0x0084
#define cfgBIF_CFG_DEV1_RC_LINK_CNTL2                                                                   0x0088
#define cfgBIF_CFG_DEV1_RC_LINK_STATUS2                                                                 0x008a
#define cfgBIF_CFG_DEV1_RC_SLOT_CAP2                                                                    0x008c
#define cfgBIF_CFG_DEV1_RC_SLOT_CNTL2                                                                   0x0090
#define cfgBIF_CFG_DEV1_RC_SLOT_STATUS2                                                                 0x0092
#define cfgBIF_CFG_DEV1_RC_MSI_CAP_LIST                                                                 0x00a0
#define cfgBIF_CFG_DEV1_RC_MSI_MSG_CNTL                                                                 0x00a2
#define cfgBIF_CFG_DEV1_RC_MSI_MSG_ADDR_LO                                                              0x00a4
#define cfgBIF_CFG_DEV1_RC_MSI_MSG_ADDR_HI                                                              0x00a8
#define cfgBIF_CFG_DEV1_RC_MSI_MSG_DATA                                                                 0x00a8
#define cfgBIF_CFG_DEV1_RC_MSI_EXT_MSG_DATA                                                             0x00aa
#define cfgBIF_CFG_DEV1_RC_MSI_MSG_DATA_64                                                              0x00ac
#define cfgBIF_CFG_DEV1_RC_MSI_EXT_MSG_DATA_64                                                          0x00ae
#define cfgBIF_CFG_DEV1_RC_SSID_CAP_LIST                                                                0x00c0
#define cfgBIF_CFG_DEV1_RC_SSID_CAP                                                                     0x00c4
#define cfgBIF_CFG_DEV1_RC_MSI_MAP_CAP_LIST                                                             0x00c8
#define cfgBIF_CFG_DEV1_RC_MSI_MAP_CAP                                                                  0x00ca
#define cfgBIF_CFG_DEV1_RC_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                            0x0100
#define cfgBIF_CFG_DEV1_RC_PCIE_VENDOR_SPECIFIC_HDR                                                     0x0104
#define cfgBIF_CFG_DEV1_RC_PCIE_VENDOR_SPECIFIC1                                                        0x0108
#define cfgBIF_CFG_DEV1_RC_PCIE_VENDOR_SPECIFIC2                                                        0x010c
#define cfgBIF_CFG_DEV1_RC_PCIE_VC_ENH_CAP_LIST                                                         0x0110
#define cfgBIF_CFG_DEV1_RC_PCIE_PORT_VC_CAP_REG1                                                        0x0114
#define cfgBIF_CFG_DEV1_RC_PCIE_PORT_VC_CAP_REG2                                                        0x0118
#define cfgBIF_CFG_DEV1_RC_PCIE_PORT_VC_CNTL                                                            0x011c
#define cfgBIF_CFG_DEV1_RC_PCIE_PORT_VC_STATUS                                                          0x011e
#define cfgBIF_CFG_DEV1_RC_PCIE_VC0_RESOURCE_CAP                                                        0x0120
#define cfgBIF_CFG_DEV1_RC_PCIE_VC0_RESOURCE_CNTL                                                       0x0124
#define cfgBIF_CFG_DEV1_RC_PCIE_VC0_RESOURCE_STATUS                                                     0x012a
#define cfgBIF_CFG_DEV1_RC_PCIE_VC1_RESOURCE_CAP                                                        0x012c
#define cfgBIF_CFG_DEV1_RC_PCIE_VC1_RESOURCE_CNTL                                                       0x0130
#define cfgBIF_CFG_DEV1_RC_PCIE_VC1_RESOURCE_STATUS                                                     0x0136
#define cfgBIF_CFG_DEV1_RC_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                             0x0140
#define cfgBIF_CFG_DEV1_RC_PCIE_DEV_SERIAL_NUM_DW1                                                      0x0144
#define cfgBIF_CFG_DEV1_RC_PCIE_DEV_SERIAL_NUM_DW2                                                      0x0148
#define cfgBIF_CFG_DEV1_RC_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                                0x0150
#define cfgBIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_STATUS                                                       0x0154
#define cfgBIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_MASK                                                         0x0158
#define cfgBIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_SEVERITY                                                     0x015c
#define cfgBIF_CFG_DEV1_RC_PCIE_CORR_ERR_STATUS                                                         0x0160
#define cfgBIF_CFG_DEV1_RC_PCIE_CORR_ERR_MASK                                                           0x0164
#define cfgBIF_CFG_DEV1_RC_PCIE_ADV_ERR_CAP_CNTL                                                        0x0168
#define cfgBIF_CFG_DEV1_RC_PCIE_HDR_LOG0                                                                0x016c
#define cfgBIF_CFG_DEV1_RC_PCIE_HDR_LOG1                                                                0x0170
#define cfgBIF_CFG_DEV1_RC_PCIE_HDR_LOG2                                                                0x0174
#define cfgBIF_CFG_DEV1_RC_PCIE_HDR_LOG3                                                                0x0178
#define cfgBIF_CFG_DEV1_RC_PCIE_ROOT_ERR_CMD                                                            0x017c
#define cfgBIF_CFG_DEV1_RC_PCIE_ROOT_ERR_STATUS                                                         0x0180
#define cfgBIF_CFG_DEV1_RC_PCIE_ERR_SRC_ID                                                              0x0184
#define cfgBIF_CFG_DEV1_RC_PCIE_TLP_PREFIX_LOG0                                                         0x0188
#define cfgBIF_CFG_DEV1_RC_PCIE_TLP_PREFIX_LOG1                                                         0x018c
#define cfgBIF_CFG_DEV1_RC_PCIE_TLP_PREFIX_LOG2                                                         0x0190
#define cfgBIF_CFG_DEV1_RC_PCIE_TLP_PREFIX_LOG3                                                         0x0194
#define cfgBIF_CFG_DEV1_RC_PCIE_SECONDARY_ENH_CAP_LIST                                                  0x0270
#define cfgBIF_CFG_DEV1_RC_PCIE_LINK_CNTL3                                                              0x0274
#define cfgBIF_CFG_DEV1_RC_PCIE_LANE_ERROR_STATUS                                                       0x0278
#define cfgBIF_CFG_DEV1_RC_PCIE_LANE_0_EQUALIZATION_CNTL                                                0x027c
#define cfgBIF_CFG_DEV1_RC_PCIE_LANE_1_EQUALIZATION_CNTL                                                0x027e
#define cfgBIF_CFG_DEV1_RC_PCIE_LANE_2_EQUALIZATION_CNTL                                                0x0280
#define cfgBIF_CFG_DEV1_RC_PCIE_LANE_3_EQUALIZATION_CNTL                                                0x0282
#define cfgBIF_CFG_DEV1_RC_PCIE_LANE_4_EQUALIZATION_CNTL                                                0x0284
#define cfgBIF_CFG_DEV1_RC_PCIE_LANE_5_EQUALIZATION_CNTL                                                0x0286
#define cfgBIF_CFG_DEV1_RC_PCIE_LANE_6_EQUALIZATION_CNTL                                                0x0288
#define cfgBIF_CFG_DEV1_RC_PCIE_LANE_7_EQUALIZATION_CNTL                                                0x028a
#define cfgBIF_CFG_DEV1_RC_PCIE_LANE_8_EQUALIZATION_CNTL                                                0x028c
#define cfgBIF_CFG_DEV1_RC_PCIE_LANE_9_EQUALIZATION_CNTL                                                0x028e
#define cfgBIF_CFG_DEV1_RC_PCIE_LANE_10_EQUALIZATION_CNTL                                               0x0290
#define cfgBIF_CFG_DEV1_RC_PCIE_LANE_11_EQUALIZATION_CNTL                                               0x0292
#define cfgBIF_CFG_DEV1_RC_PCIE_LANE_12_EQUALIZATION_CNTL                                               0x0294
#define cfgBIF_CFG_DEV1_RC_PCIE_LANE_13_EQUALIZATION_CNTL                                               0x0296
#define cfgBIF_CFG_DEV1_RC_PCIE_LANE_14_EQUALIZATION_CNTL                                               0x0298
#define cfgBIF_CFG_DEV1_RC_PCIE_LANE_15_EQUALIZATION_CNTL                                               0x029a
#define cfgBIF_CFG_DEV1_RC_PCIE_ACS_ENH_CAP_LIST                                                        0x02a0
#define cfgBIF_CFG_DEV1_RC_PCIE_ACS_CAP                                                                 0x02a4
#define cfgBIF_CFG_DEV1_RC_PCIE_ACS_CNTL                                                                0x02a6
#define cfgBIF_CFG_DEV1_RC_PCIE_DLF_ENH_CAP_LIST                                                        0x0400
#define cfgBIF_CFG_DEV1_RC_DATA_LINK_FEATURE_CAP                                                        0x0404
#define cfgBIF_CFG_DEV1_RC_DATA_LINK_FEATURE_STATUS                                                     0x0408
#define cfgBIF_CFG_DEV1_RC_PCIE_PHY_16GT_ENH_CAP_LIST                                                   0x0410
#define cfgBIF_CFG_DEV1_RC_LINK_CAP_16GT                                                                0x0414
#define cfgBIF_CFG_DEV1_RC_LINK_CNTL_16GT                                                               0x0418
#define cfgBIF_CFG_DEV1_RC_LINK_STATUS_16GT                                                             0x041c
#define cfgBIF_CFG_DEV1_RC_LOCAL_PARITY_MISMATCH_STATUS_16GT                                            0x0420
#define cfgBIF_CFG_DEV1_RC_RTM1_PARITY_MISMATCH_STATUS_16GT                                             0x0424
#define cfgBIF_CFG_DEV1_RC_RTM2_PARITY_MISMATCH_STATUS_16GT                                             0x0428
#define cfgBIF_CFG_DEV1_RC_LANE_0_EQUALIZATION_CNTL_16GT                                                0x0430
#define cfgBIF_CFG_DEV1_RC_LANE_1_EQUALIZATION_CNTL_16GT                                                0x0431
#define cfgBIF_CFG_DEV1_RC_LANE_2_EQUALIZATION_CNTL_16GT                                                0x0432
#define cfgBIF_CFG_DEV1_RC_LANE_3_EQUALIZATION_CNTL_16GT                                                0x0433
#define cfgBIF_CFG_DEV1_RC_LANE_4_EQUALIZATION_CNTL_16GT                                                0x0434
#define cfgBIF_CFG_DEV1_RC_LANE_5_EQUALIZATION_CNTL_16GT                                                0x0435
#define cfgBIF_CFG_DEV1_RC_LANE_6_EQUALIZATION_CNTL_16GT                                                0x0436
#define cfgBIF_CFG_DEV1_RC_LANE_7_EQUALIZATION_CNTL_16GT                                                0x0437
#define cfgBIF_CFG_DEV1_RC_LANE_8_EQUALIZATION_CNTL_16GT                                                0x0438
#define cfgBIF_CFG_DEV1_RC_LANE_9_EQUALIZATION_CNTL_16GT                                                0x0439
#define cfgBIF_CFG_DEV1_RC_LANE_10_EQUALIZATION_CNTL_16GT                                               0x043a
#define cfgBIF_CFG_DEV1_RC_LANE_11_EQUALIZATION_CNTL_16GT                                               0x043b
#define cfgBIF_CFG_DEV1_RC_LANE_12_EQUALIZATION_CNTL_16GT                                               0x043c
#define cfgBIF_CFG_DEV1_RC_LANE_13_EQUALIZATION_CNTL_16GT                                               0x043d
#define cfgBIF_CFG_DEV1_RC_LANE_14_EQUALIZATION_CNTL_16GT                                               0x043e
#define cfgBIF_CFG_DEV1_RC_LANE_15_EQUALIZATION_CNTL_16GT                                               0x043f
#define cfgBIF_CFG_DEV1_RC_PCIE_MARGINING_ENH_CAP_LIST                                                  0x0440
#define cfgBIF_CFG_DEV1_RC_MARGINING_PORT_CAP                                                           0x0444
#define cfgBIF_CFG_DEV1_RC_MARGINING_PORT_STATUS                                                        0x0446
#define cfgBIF_CFG_DEV1_RC_LANE_0_MARGINING_LANE_CNTL                                                   0x0448
#define cfgBIF_CFG_DEV1_RC_LANE_0_MARGINING_LANE_STATUS                                                 0x044a
#define cfgBIF_CFG_DEV1_RC_LANE_1_MARGINING_LANE_CNTL                                                   0x044c
#define cfgBIF_CFG_DEV1_RC_LANE_1_MARGINING_LANE_STATUS                                                 0x044e
#define cfgBIF_CFG_DEV1_RC_LANE_2_MARGINING_LANE_CNTL                                                   0x0450
#define cfgBIF_CFG_DEV1_RC_LANE_2_MARGINING_LANE_STATUS                                                 0x0452
#define cfgBIF_CFG_DEV1_RC_LANE_3_MARGINING_LANE_CNTL                                                   0x0454
#define cfgBIF_CFG_DEV1_RC_LANE_3_MARGINING_LANE_STATUS                                                 0x0456
#define cfgBIF_CFG_DEV1_RC_LANE_4_MARGINING_LANE_CNTL                                                   0x0458
#define cfgBIF_CFG_DEV1_RC_LANE_4_MARGINING_LANE_STATUS                                                 0x045a
#define cfgBIF_CFG_DEV1_RC_LANE_5_MARGINING_LANE_CNTL                                                   0x045c
#define cfgBIF_CFG_DEV1_RC_LANE_5_MARGINING_LANE_STATUS                                                 0x045e
#define cfgBIF_CFG_DEV1_RC_LANE_6_MARGINING_LANE_CNTL                                                   0x0460
#define cfgBIF_CFG_DEV1_RC_LANE_6_MARGINING_LANE_STATUS                                                 0x0462
#define cfgBIF_CFG_DEV1_RC_LANE_7_MARGINING_LANE_CNTL                                                   0x0464
#define cfgBIF_CFG_DEV1_RC_LANE_7_MARGINING_LANE_STATUS                                                 0x0466
#define cfgBIF_CFG_DEV1_RC_LANE_8_MARGINING_LANE_CNTL                                                   0x0468
#define cfgBIF_CFG_DEV1_RC_LANE_8_MARGINING_LANE_STATUS                                                 0x046a
#define cfgBIF_CFG_DEV1_RC_LANE_9_MARGINING_LANE_CNTL                                                   0x046c
#define cfgBIF_CFG_DEV1_RC_LANE_9_MARGINING_LANE_STATUS                                                 0x046e
#define cfgBIF_CFG_DEV1_RC_LANE_10_MARGINING_LANE_CNTL                                                  0x0470
#define cfgBIF_CFG_DEV1_RC_LANE_10_MARGINING_LANE_STATUS                                                0x0472
#define cfgBIF_CFG_DEV1_RC_LANE_11_MARGINING_LANE_CNTL                                                  0x0474
#define cfgBIF_CFG_DEV1_RC_LANE_11_MARGINING_LANE_STATUS                                                0x0476
#define cfgBIF_CFG_DEV1_RC_LANE_12_MARGINING_LANE_CNTL                                                  0x0478
#define cfgBIF_CFG_DEV1_RC_LANE_12_MARGINING_LANE_STATUS                                                0x047a
#define cfgBIF_CFG_DEV1_RC_LANE_13_MARGINING_LANE_CNTL                                                  0x047c
#define cfgBIF_CFG_DEV1_RC_LANE_13_MARGINING_LANE_STATUS                                                0x047e
#define cfgBIF_CFG_DEV1_RC_LANE_14_MARGINING_LANE_CNTL                                                  0x0480
#define cfgBIF_CFG_DEV1_RC_LANE_14_MARGINING_LANE_STATUS                                                0x0482
#define cfgBIF_CFG_DEV1_RC_LANE_15_MARGINING_LANE_CNTL                                                  0x0484
#define cfgBIF_CFG_DEV1_RC_LANE_15_MARGINING_LANE_STATUS                                                0x0486


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_bifcfgdecp
// base address: 0x0
#define cfgBIF_CFG_DEV0_EPF0_VENDOR_ID                                                                  0x0000
#define cfgBIF_CFG_DEV0_EPF0_DEVICE_ID                                                                  0x0002
#define cfgBIF_CFG_DEV0_EPF0_COMMAND                                                                    0x0004
#define cfgBIF_CFG_DEV0_EPF0_STATUS                                                                     0x0006
#define cfgBIF_CFG_DEV0_EPF0_REVISION_ID                                                                0x0008
#define cfgBIF_CFG_DEV0_EPF0_PROG_INTERFACE                                                             0x0009
#define cfgBIF_CFG_DEV0_EPF0_SUB_CLASS                                                                  0x000a
#define cfgBIF_CFG_DEV0_EPF0_BASE_CLASS                                                                 0x000b
#define cfgBIF_CFG_DEV0_EPF0_CACHE_LINE                                                                 0x000c
#define cfgBIF_CFG_DEV0_EPF0_LATENCY                                                                    0x000d
#define cfgBIF_CFG_DEV0_EPF0_HEADER                                                                     0x000e
#define cfgBIF_CFG_DEV0_EPF0_BIST                                                                       0x000f
#define cfgBIF_CFG_DEV0_EPF0_BASE_ADDR_1                                                                0x0010
#define cfgBIF_CFG_DEV0_EPF0_BASE_ADDR_2                                                                0x0014
#define cfgBIF_CFG_DEV0_EPF0_BASE_ADDR_3                                                                0x0018
#define cfgBIF_CFG_DEV0_EPF0_BASE_ADDR_4                                                                0x001c
#define cfgBIF_CFG_DEV0_EPF0_BASE_ADDR_5                                                                0x0020
#define cfgBIF_CFG_DEV0_EPF0_BASE_ADDR_6                                                                0x0024
#define cfgBIF_CFG_DEV0_EPF0_CARDBUS_CIS_PTR                                                            0x0028
#define cfgBIF_CFG_DEV0_EPF0_ADAPTER_ID                                                                 0x002c
#define cfgBIF_CFG_DEV0_EPF0_ROM_BASE_ADDR                                                              0x0030
#define cfgBIF_CFG_DEV0_EPF0_CAP_PTR                                                                    0x0034
#define cfgBIF_CFG_DEV0_EPF0_INTERRUPT_LINE                                                             0x003c
#define cfgBIF_CFG_DEV0_EPF0_INTERRUPT_PIN                                                              0x003d
#define cfgBIF_CFG_DEV0_EPF0_MIN_GRANT                                                                  0x003e
#define cfgBIF_CFG_DEV0_EPF0_MAX_LATENCY                                                                0x003f
#define cfgBIF_CFG_DEV0_EPF0_VENDOR_CAP_LIST                                                            0x0048
#define cfgBIF_CFG_DEV0_EPF0_ADAPTER_ID_W                                                               0x004c
#define cfgBIF_CFG_DEV0_EPF0_PMI_CAP_LIST                                                               0x0050
#define cfgBIF_CFG_DEV0_EPF0_PMI_CAP                                                                    0x0052
#define cfgBIF_CFG_DEV0_EPF0_PMI_STATUS_CNTL                                                            0x0054
#define cfgBIF_CFG_DEV0_EPF0_PCIE_CAP_LIST                                                              0x0064
#define cfgBIF_CFG_DEV0_EPF0_PCIE_CAP                                                                   0x0066
#define cfgBIF_CFG_DEV0_EPF0_DEVICE_CAP                                                                 0x0068
#define cfgBIF_CFG_DEV0_EPF0_DEVICE_CNTL                                                                0x006c
#define cfgBIF_CFG_DEV0_EPF0_DEVICE_STATUS                                                              0x006e
#define cfgBIF_CFG_DEV0_EPF0_LINK_CAP                                                                   0x0070
#define cfgBIF_CFG_DEV0_EPF0_LINK_CNTL                                                                  0x0074
#define cfgBIF_CFG_DEV0_EPF0_LINK_STATUS                                                                0x0076
#define cfgBIF_CFG_DEV0_EPF0_DEVICE_CAP2                                                                0x0088
#define cfgBIF_CFG_DEV0_EPF0_DEVICE_CNTL2                                                               0x008c
#define cfgBIF_CFG_DEV0_EPF0_DEVICE_STATUS2                                                             0x008e
#define cfgBIF_CFG_DEV0_EPF0_LINK_CAP2                                                                  0x0090
#define cfgBIF_CFG_DEV0_EPF0_LINK_CNTL2                                                                 0x0094
#define cfgBIF_CFG_DEV0_EPF0_LINK_STATUS2                                                               0x0096
#define cfgBIF_CFG_DEV0_EPF0_MSI_CAP_LIST                                                               0x00a0
#define cfgBIF_CFG_DEV0_EPF0_MSI_MSG_CNTL                                                               0x00a2
#define cfgBIF_CFG_DEV0_EPF0_MSI_MSG_ADDR_LO                                                            0x00a4
#define cfgBIF_CFG_DEV0_EPF0_MSI_MSG_ADDR_HI                                                            0x00a8
#define cfgBIF_CFG_DEV0_EPF0_MSI_MSG_DATA                                                               0x00a8
#define cfgBIF_CFG_DEV0_EPF0_MSI_EXT_MSG_DATA                                                           0x00aa
#define cfgBIF_CFG_DEV0_EPF0_MSI_MASK                                                                   0x00ac
#define cfgBIF_CFG_DEV0_EPF0_MSI_MSG_DATA_64                                                            0x00ac
#define cfgBIF_CFG_DEV0_EPF0_MSI_EXT_MSG_DATA_64                                                        0x00ae
#define cfgBIF_CFG_DEV0_EPF0_MSI_MASK_64                                                                0x00b0
#define cfgBIF_CFG_DEV0_EPF0_MSI_PENDING                                                                0x00b0
#define cfgBIF_CFG_DEV0_EPF0_MSI_PENDING_64                                                             0x00b4
#define cfgBIF_CFG_DEV0_EPF0_MSIX_CAP_LIST                                                              0x00c0
#define cfgBIF_CFG_DEV0_EPF0_MSIX_MSG_CNTL                                                              0x00c2
#define cfgBIF_CFG_DEV0_EPF0_MSIX_TABLE                                                                 0x00c4
#define cfgBIF_CFG_DEV0_EPF0_MSIX_PBA                                                                   0x00c8
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                          0x0100
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR                                                   0x0104
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC1                                                      0x0108
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC2                                                      0x010c
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VC_ENH_CAP_LIST                                                       0x0110
#define cfgBIF_CFG_DEV0_EPF0_PCIE_PORT_VC_CAP_REG1                                                      0x0114
#define cfgBIF_CFG_DEV0_EPF0_PCIE_PORT_VC_CAP_REG2                                                      0x0118
#define cfgBIF_CFG_DEV0_EPF0_PCIE_PORT_VC_CNTL                                                          0x011c
#define cfgBIF_CFG_DEV0_EPF0_PCIE_PORT_VC_STATUS                                                        0x011e
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VC0_RESOURCE_CAP                                                      0x0120
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VC0_RESOURCE_CNTL                                                     0x0124
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VC0_RESOURCE_STATUS                                                   0x012a
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_CAP                                                      0x012c
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_CNTL                                                     0x0130
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_STATUS                                                   0x0136
#define cfgBIF_CFG_DEV0_EPF0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                           0x0140
#define cfgBIF_CFG_DEV0_EPF0_PCIE_DEV_SERIAL_NUM_DW1                                                    0x0144
#define cfgBIF_CFG_DEV0_EPF0_PCIE_DEV_SERIAL_NUM_DW2                                                    0x0148
#define cfgBIF_CFG_DEV0_EPF0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                              0x0150
#define cfgBIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS                                                     0x0154
#define cfgBIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_MASK                                                       0x0158
#define cfgBIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_SEVERITY                                                   0x015c
#define cfgBIF_CFG_DEV0_EPF0_PCIE_CORR_ERR_STATUS                                                       0x0160
#define cfgBIF_CFG_DEV0_EPF0_PCIE_CORR_ERR_MASK                                                         0x0164
#define cfgBIF_CFG_DEV0_EPF0_PCIE_ADV_ERR_CAP_CNTL                                                      0x0168
#define cfgBIF_CFG_DEV0_EPF0_PCIE_HDR_LOG0                                                              0x016c
#define cfgBIF_CFG_DEV0_EPF0_PCIE_HDR_LOG1                                                              0x0170
#define cfgBIF_CFG_DEV0_EPF0_PCIE_HDR_LOG2                                                              0x0174
#define cfgBIF_CFG_DEV0_EPF0_PCIE_HDR_LOG3                                                              0x0178
#define cfgBIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG0                                                       0x0188
#define cfgBIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG1                                                       0x018c
#define cfgBIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG2                                                       0x0190
#define cfgBIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG3                                                       0x0194
#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR_ENH_CAP_LIST                                                      0x0200
#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR1_CAP                                                              0x0204
#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR1_CNTL                                                             0x0208
#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR2_CAP                                                              0x020c
#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR2_CNTL                                                             0x0210
#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR3_CAP                                                              0x0214
#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR3_CNTL                                                             0x0218
#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR4_CAP                                                              0x021c
#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR4_CNTL                                                             0x0220
#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR5_CAP                                                              0x0224
#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR5_CNTL                                                             0x0228
#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR6_CAP                                                              0x022c
#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR6_CNTL                                                             0x0230
#define cfgBIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                               0x0240
#define cfgBIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_DATA_SELECT                                                0x0244
#define cfgBIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_DATA                                                       0x0248
#define cfgBIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_CAP                                                        0x024c
#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_ENH_CAP_LIST                                                      0x0250
#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_CAP                                                               0x0254
#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_LATENCY_INDICATOR                                                 0x0258
#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_STATUS                                                            0x025c
#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_CNTL                                                              0x025e
#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                              0x0260
#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                              0x0261
#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                              0x0262
#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                              0x0263
#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                              0x0264
#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                              0x0265
#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                              0x0266
#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                              0x0267
#define cfgBIF_CFG_DEV0_EPF0_PCIE_SECONDARY_ENH_CAP_LIST                                                0x0270
#define cfgBIF_CFG_DEV0_EPF0_PCIE_LINK_CNTL3                                                            0x0274
#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_ERROR_STATUS                                                     0x0278
#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_0_EQUALIZATION_CNTL                                              0x027c
#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_1_EQUALIZATION_CNTL                                              0x027e
#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_2_EQUALIZATION_CNTL                                              0x0280
#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_3_EQUALIZATION_CNTL                                              0x0282
#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_4_EQUALIZATION_CNTL                                              0x0284
#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_5_EQUALIZATION_CNTL                                              0x0286
#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_6_EQUALIZATION_CNTL                                              0x0288
#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_7_EQUALIZATION_CNTL                                              0x028a
#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_8_EQUALIZATION_CNTL                                              0x028c
#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_9_EQUALIZATION_CNTL                                              0x028e
#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_10_EQUALIZATION_CNTL                                             0x0290
#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_11_EQUALIZATION_CNTL                                             0x0292
#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_12_EQUALIZATION_CNTL                                             0x0294
#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_13_EQUALIZATION_CNTL                                             0x0296
#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_14_EQUALIZATION_CNTL                                             0x0298
#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_15_EQUALIZATION_CNTL                                             0x029a
#define cfgBIF_CFG_DEV0_EPF0_PCIE_ACS_ENH_CAP_LIST                                                      0x02a0
#define cfgBIF_CFG_DEV0_EPF0_PCIE_ACS_CAP                                                               0x02a4
#define cfgBIF_CFG_DEV0_EPF0_PCIE_ACS_CNTL                                                              0x02a6
#define cfgBIF_CFG_DEV0_EPF0_PCIE_ATS_ENH_CAP_LIST                                                      0x02b0
#define cfgBIF_CFG_DEV0_EPF0_PCIE_ATS_CAP                                                               0x02b4
#define cfgBIF_CFG_DEV0_EPF0_PCIE_ATS_CNTL                                                              0x02b6
#define cfgBIF_CFG_DEV0_EPF0_PCIE_PAGE_REQ_ENH_CAP_LIST                                                 0x02c0
#define cfgBIF_CFG_DEV0_EPF0_PCIE_PAGE_REQ_CNTL                                                         0x02c4
#define cfgBIF_CFG_DEV0_EPF0_PCIE_PAGE_REQ_STATUS                                                       0x02c6
#define cfgBIF_CFG_DEV0_EPF0_PCIE_OUTSTAND_PAGE_REQ_CAPACITY                                            0x02c8
#define cfgBIF_CFG_DEV0_EPF0_PCIE_OUTSTAND_PAGE_REQ_ALLOC                                               0x02cc
#define cfgBIF_CFG_DEV0_EPF0_PCIE_PASID_ENH_CAP_LIST                                                    0x02d0
#define cfgBIF_CFG_DEV0_EPF0_PCIE_PASID_CAP                                                             0x02d4
#define cfgBIF_CFG_DEV0_EPF0_PCIE_PASID_CNTL                                                            0x02d6
#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_ENH_CAP_LIST                                                       0x02f0
#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_CAP                                                                0x02f4
#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_CNTL                                                               0x02f6
#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_ADDR0                                                              0x02f8
#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_ADDR1                                                              0x02fc
#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_RCV0                                                               0x0300
#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_RCV1                                                               0x0304
#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_ALL0                                                         0x0308
#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_ALL1                                                         0x030c
#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_UNTRANSLATED_0                                               0x0310
#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_UNTRANSLATED_1                                               0x0314
#define cfgBIF_CFG_DEV0_EPF0_PCIE_LTR_ENH_CAP_LIST                                                      0x0320
#define cfgBIF_CFG_DEV0_EPF0_PCIE_LTR_CAP                                                               0x0324
#define cfgBIF_CFG_DEV0_EPF0_PCIE_ARI_ENH_CAP_LIST                                                      0x0328
#define cfgBIF_CFG_DEV0_EPF0_PCIE_ARI_CAP                                                               0x032c
#define cfgBIF_CFG_DEV0_EPF0_PCIE_ARI_CNTL                                                              0x032e
#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_ENH_CAP_LIST                                                    0x0330
#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_CAP                                                             0x0334
#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_CONTROL                                                         0x0338
#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_STATUS                                                          0x033a
#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_INITIAL_VFS                                                     0x033c
#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_TOTAL_VFS                                                       0x033e
#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_NUM_VFS                                                         0x0340
#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_FUNC_DEP_LINK                                                   0x0342
#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_FIRST_VF_OFFSET                                                 0x0344
#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_STRIDE                                                       0x0346
#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_DEVICE_ID                                                    0x034a
#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE                                             0x034c
#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_SYSTEM_PAGE_SIZE                                                0x0350
#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_0                                                  0x0354
#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_1                                                  0x0358
#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_2                                                  0x035c
#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_3                                                  0x0360
#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_4                                                  0x0364
#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_5                                                  0x0368
#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET                                 0x036c
#define cfgBIF_CFG_DEV0_EPF0_PCIE_TPH_REQR_ENH_CAP_LIST                                                 0x0370
#define cfgBIF_CFG_DEV0_EPF0_PCIE_TPH_REQR_CAP                                                          0x0374
#define cfgBIF_CFG_DEV0_EPF0_PCIE_TPH_REQR_CNTL                                                         0x0378
#define cfgBIF_CFG_DEV0_EPF0_PCIE_DLF_ENH_CAP_LIST                                                      0x0400
#define cfgBIF_CFG_DEV0_EPF0_DATA_LINK_FEATURE_CAP                                                      0x0404
#define cfgBIF_CFG_DEV0_EPF0_DATA_LINK_FEATURE_STATUS                                                   0x0408
#define cfgBIF_CFG_DEV0_EPF0_PCIE_PHY_16GT_ENH_CAP_LIST                                                 0x0410
#define cfgBIF_CFG_DEV0_EPF0_LINK_CAP_16GT                                                              0x0414
#define cfgBIF_CFG_DEV0_EPF0_LINK_CNTL_16GT                                                             0x0418
#define cfgBIF_CFG_DEV0_EPF0_LINK_STATUS_16GT                                                           0x041c
#define cfgBIF_CFG_DEV0_EPF0_LOCAL_PARITY_MISMATCH_STATUS_16GT                                          0x0420
#define cfgBIF_CFG_DEV0_EPF0_RTM1_PARITY_MISMATCH_STATUS_16GT                                           0x0424
#define cfgBIF_CFG_DEV0_EPF0_RTM2_PARITY_MISMATCH_STATUS_16GT                                           0x0428
#define cfgBIF_CFG_DEV0_EPF0_LANE_0_EQUALIZATION_CNTL_16GT                                              0x0430
#define cfgBIF_CFG_DEV0_EPF0_LANE_1_EQUALIZATION_CNTL_16GT                                              0x0431
#define cfgBIF_CFG_DEV0_EPF0_LANE_2_EQUALIZATION_CNTL_16GT                                              0x0432
#define cfgBIF_CFG_DEV0_EPF0_LANE_3_EQUALIZATION_CNTL_16GT                                              0x0433
#define cfgBIF_CFG_DEV0_EPF0_LANE_4_EQUALIZATION_CNTL_16GT                                              0x0434
#define cfgBIF_CFG_DEV0_EPF0_LANE_5_EQUALIZATION_CNTL_16GT                                              0x0435
#define cfgBIF_CFG_DEV0_EPF0_LANE_6_EQUALIZATION_CNTL_16GT                                              0x0436
#define cfgBIF_CFG_DEV0_EPF0_LANE_7_EQUALIZATION_CNTL_16GT                                              0x0437
#define cfgBIF_CFG_DEV0_EPF0_LANE_8_EQUALIZATION_CNTL_16GT                                              0x0438
#define cfgBIF_CFG_DEV0_EPF0_LANE_9_EQUALIZATION_CNTL_16GT                                              0x0439
#define cfgBIF_CFG_DEV0_EPF0_LANE_10_EQUALIZATION_CNTL_16GT                                             0x043a
#define cfgBIF_CFG_DEV0_EPF0_LANE_11_EQUALIZATION_CNTL_16GT                                             0x043b
#define cfgBIF_CFG_DEV0_EPF0_LANE_12_EQUALIZATION_CNTL_16GT                                             0x043c
#define cfgBIF_CFG_DEV0_EPF0_LANE_13_EQUALIZATION_CNTL_16GT                                             0x043d
#define cfgBIF_CFG_DEV0_EPF0_LANE_14_EQUALIZATION_CNTL_16GT                                             0x043e
#define cfgBIF_CFG_DEV0_EPF0_LANE_15_EQUALIZATION_CNTL_16GT                                             0x043f
#define cfgBIF_CFG_DEV0_EPF0_PCIE_MARGINING_ENH_CAP_LIST                                                0x0440
#define cfgBIF_CFG_DEV0_EPF0_MARGINING_PORT_CAP                                                         0x0444
#define cfgBIF_CFG_DEV0_EPF0_MARGINING_PORT_STATUS                                                      0x0446
#define cfgBIF_CFG_DEV0_EPF0_LANE_0_MARGINING_LANE_CNTL                                                 0x0448
#define cfgBIF_CFG_DEV0_EPF0_LANE_0_MARGINING_LANE_STATUS                                               0x044a
#define cfgBIF_CFG_DEV0_EPF0_LANE_1_MARGINING_LANE_CNTL                                                 0x044c
#define cfgBIF_CFG_DEV0_EPF0_LANE_1_MARGINING_LANE_STATUS                                               0x044e
#define cfgBIF_CFG_DEV0_EPF0_LANE_2_MARGINING_LANE_CNTL                                                 0x0450
#define cfgBIF_CFG_DEV0_EPF0_LANE_2_MARGINING_LANE_STATUS                                               0x0452
#define cfgBIF_CFG_DEV0_EPF0_LANE_3_MARGINING_LANE_CNTL                                                 0x0454
#define cfgBIF_CFG_DEV0_EPF0_LANE_3_MARGINING_LANE_STATUS                                               0x0456
#define cfgBIF_CFG_DEV0_EPF0_LANE_4_MARGINING_LANE_CNTL                                                 0x0458
#define cfgBIF_CFG_DEV0_EPF0_LANE_4_MARGINING_LANE_STATUS                                               0x045a
#define cfgBIF_CFG_DEV0_EPF0_LANE_5_MARGINING_LANE_CNTL                                                 0x045c
#define cfgBIF_CFG_DEV0_EPF0_LANE_5_MARGINING_LANE_STATUS                                               0x045e
#define cfgBIF_CFG_DEV0_EPF0_LANE_6_MARGINING_LANE_CNTL                                                 0x0460
#define cfgBIF_CFG_DEV0_EPF0_LANE_6_MARGINING_LANE_STATUS                                               0x0462
#define cfgBIF_CFG_DEV0_EPF0_LANE_7_MARGINING_LANE_CNTL                                                 0x0464
#define cfgBIF_CFG_DEV0_EPF0_LANE_7_MARGINING_LANE_STATUS                                               0x0466
#define cfgBIF_CFG_DEV0_EPF0_LANE_8_MARGINING_LANE_CNTL                                                 0x0468
#define cfgBIF_CFG_DEV0_EPF0_LANE_8_MARGINING_LANE_STATUS                                               0x046a
#define cfgBIF_CFG_DEV0_EPF0_LANE_9_MARGINING_LANE_CNTL                                                 0x046c
#define cfgBIF_CFG_DEV0_EPF0_LANE_9_MARGINING_LANE_STATUS                                               0x046e
#define cfgBIF_CFG_DEV0_EPF0_LANE_10_MARGINING_LANE_CNTL                                                0x0470
#define cfgBIF_CFG_DEV0_EPF0_LANE_10_MARGINING_LANE_STATUS                                              0x0472
#define cfgBIF_CFG_DEV0_EPF0_LANE_11_MARGINING_LANE_CNTL                                                0x0474
#define cfgBIF_CFG_DEV0_EPF0_LANE_11_MARGINING_LANE_STATUS                                              0x0476
#define cfgBIF_CFG_DEV0_EPF0_LANE_12_MARGINING_LANE_CNTL                                                0x0478
#define cfgBIF_CFG_DEV0_EPF0_LANE_12_MARGINING_LANE_STATUS                                              0x047a
#define cfgBIF_CFG_DEV0_EPF0_LANE_13_MARGINING_LANE_CNTL                                                0x047c
#define cfgBIF_CFG_DEV0_EPF0_LANE_13_MARGINING_LANE_STATUS                                              0x047e
#define cfgBIF_CFG_DEV0_EPF0_LANE_14_MARGINING_LANE_CNTL                                                0x0480
#define cfgBIF_CFG_DEV0_EPF0_LANE_14_MARGINING_LANE_STATUS                                              0x0482
#define cfgBIF_CFG_DEV0_EPF0_LANE_15_MARGINING_LANE_CNTL                                                0x0484
#define cfgBIF_CFG_DEV0_EPF0_LANE_15_MARGINING_LANE_STATUS                                              0x0486
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST                                            0x04c0
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR1_CAP                                                    0x04c4
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR1_CNTL                                                   0x04c8
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR2_CAP                                                    0x04cc
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR2_CNTL                                                   0x04d0
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR3_CAP                                                    0x04d4
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR3_CNTL                                                   0x04d8
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR4_CAP                                                    0x04dc
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR4_CNTL                                                   0x04e0
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR5_CAP                                                    0x04e4
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR5_CNTL                                                   0x04e8
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR6_CAP                                                    0x04ec
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VF_RESIZE_BAR6_CNTL                                                   0x04f0
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV                                   0x0500
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV                                            0x0504
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SRIOV_SHADOW                               0x0508
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_ENABLE                                0x050c
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_STATUS                                0x0510
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_RESET_CONTROL                              0x0514
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0                              0x0518
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1                              0x051c
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW2                              0x0520
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_CONTEXT                                    0x0524
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_TOTAL_FB                                   0x0528
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_OFFSETS                                    0x052c
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_REGION                                     0x0530
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_P2P_OVER_XGMI_ENABLE                       0x0534
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF0_FB                                     0x0538
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF1_FB                                     0x053c
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF2_FB                                     0x0540
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF3_FB                                     0x0544
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB                                     0x0548
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB                                     0x054c
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB                                     0x0550
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB                                     0x0554
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF8_FB                                     0x0558
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF9_FB                                     0x055c
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF10_FB                                    0x0560
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB                                    0x0564
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB                                    0x0568
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB                                    0x056c
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB                                    0x0570
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB                                    0x0574
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF16_FB                                    0x0578
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF17_FB                                    0x057c
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF18_FB                                    0x0580
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF19_FB                                    0x0584
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF20_FB                                    0x0588
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF21_FB                                    0x058c
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF22_FB                                    0x0590
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF23_FB                                    0x0594
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF24_FB                                    0x0598
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF25_FB                                    0x059c
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF26_FB                                    0x05a0
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF27_FB                                    0x05a4
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF28_FB                                    0x05a8
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF29_FB                                    0x05ac
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF30_FB                                    0x05b0
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW0                                 0x05c0
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW1                                 0x05c4
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW2                                 0x05c8
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW3                                 0x05cc
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW4                                 0x05d0
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW5                                 0x05d4
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW6                                 0x05d8
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW7                                 0x05dc
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW8                                 0x05e0
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW0                                 0x05f0
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW1                                 0x05f4
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW2                                 0x05f8
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW3                                 0x05fc
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW4                                 0x0600
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW5                                 0x0604
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW6                                 0x0608
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW7                                 0x060c
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW8                                 0x0610
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0                                 0x0620
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1                                 0x0624
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#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3                                 0x062c
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4                                 0x0630
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5                                 0x0634
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6                                 0x0638
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7                                 0x063c
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8                                 0x0640
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW0                                0x0650
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW1                                0x0654
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW2                                0x0658
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW3                                0x065c
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW4                                0x0660
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW5                                0x0664
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW6                                0x0668
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW7                                0x066c
#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW8                                0x0670


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf1_bifcfgdecp
// base address: 0x0
#define cfgBIF_CFG_DEV0_EPF1_VENDOR_ID                                                                  0x0000
#define cfgBIF_CFG_DEV0_EPF1_DEVICE_ID                                                                  0x0002
#define cfgBIF_CFG_DEV0_EPF1_COMMAND                                                                    0x0004
#define cfgBIF_CFG_DEV0_EPF1_STATUS                                                                     0x0006
#define cfgBIF_CFG_DEV0_EPF1_REVISION_ID                                                                0x0008
#define cfgBIF_CFG_DEV0_EPF1_PROG_INTERFACE                                                             0x0009
#define cfgBIF_CFG_DEV0_EPF1_SUB_CLASS                                                                  0x000a
#define cfgBIF_CFG_DEV0_EPF1_BASE_CLASS                                                                 0x000b
#define cfgBIF_CFG_DEV0_EPF1_CACHE_LINE                                                                 0x000c
#define cfgBIF_CFG_DEV0_EPF1_LATENCY                                                                    0x000d
#define cfgBIF_CFG_DEV0_EPF1_HEADER                                                                     0x000e
#define cfgBIF_CFG_DEV0_EPF1_BIST                                                                       0x000f
#define cfgBIF_CFG_DEV0_EPF1_BASE_ADDR_1                                                                0x0010
#define cfgBIF_CFG_DEV0_EPF1_BASE_ADDR_2                                                                0x0014
#define cfgBIF_CFG_DEV0_EPF1_BASE_ADDR_3                                                                0x0018
#define cfgBIF_CFG_DEV0_EPF1_BASE_ADDR_4                                                                0x001c
#define cfgBIF_CFG_DEV0_EPF1_BASE_ADDR_5                                                                0x0020
#define cfgBIF_CFG_DEV0_EPF1_BASE_ADDR_6                                                                0x0024
#define cfgBIF_CFG_DEV0_EPF1_CARDBUS_CIS_PTR                                                            0x0028
#define cfgBIF_CFG_DEV0_EPF1_ADAPTER_ID                                                                 0x002c
#define cfgBIF_CFG_DEV0_EPF1_ROM_BASE_ADDR                                                              0x0030
#define cfgBIF_CFG_DEV0_EPF1_CAP_PTR                                                                    0x0034
#define cfgBIF_CFG_DEV0_EPF1_INTERRUPT_LINE                                                             0x003c
#define cfgBIF_CFG_DEV0_EPF1_INTERRUPT_PIN                                                              0x003d
#define cfgBIF_CFG_DEV0_EPF1_MIN_GRANT                                                                  0x003e
#define cfgBIF_CFG_DEV0_EPF1_MAX_LATENCY                                                                0x003f
#define cfgBIF_CFG_DEV0_EPF1_VENDOR_CAP_LIST                                                            0x0048
#define cfgBIF_CFG_DEV0_EPF1_ADAPTER_ID_W                                                               0x004c
#define cfgBIF_CFG_DEV0_EPF1_PMI_CAP_LIST                                                               0x0050
#define cfgBIF_CFG_DEV0_EPF1_PMI_CAP                                                                    0x0052
#define cfgBIF_CFG_DEV0_EPF1_PMI_STATUS_CNTL                                                            0x0054
#define cfgBIF_CFG_DEV0_EPF1_PCIE_CAP_LIST                                                              0x0064
#define cfgBIF_CFG_DEV0_EPF1_PCIE_CAP                                                                   0x0066
#define cfgBIF_CFG_DEV0_EPF1_DEVICE_CAP                                                                 0x0068
#define cfgBIF_CFG_DEV0_EPF1_DEVICE_CNTL                                                                0x006c
#define cfgBIF_CFG_DEV0_EPF1_DEVICE_STATUS                                                              0x006e
#define cfgBIF_CFG_DEV0_EPF1_LINK_CAP                                                                   0x0070
#define cfgBIF_CFG_DEV0_EPF1_LINK_CNTL                                                                  0x0074
#define cfgBIF_CFG_DEV0_EPF1_LINK_STATUS                                                                0x0076
#define cfgBIF_CFG_DEV0_EPF1_DEVICE_CAP2                                                                0x0088
#define cfgBIF_CFG_DEV0_EPF1_DEVICE_CNTL2                                                               0x008c
#define cfgBIF_CFG_DEV0_EPF1_DEVICE_STATUS2                                                             0x008e
#define cfgBIF_CFG_DEV0_EPF1_LINK_CAP2                                                                  0x0090
#define cfgBIF_CFG_DEV0_EPF1_LINK_CNTL2                                                                 0x0094
#define cfgBIF_CFG_DEV0_EPF1_LINK_STATUS2                                                               0x0096
#define cfgBIF_CFG_DEV0_EPF1_MSI_CAP_LIST                                                               0x00a0
#define cfgBIF_CFG_DEV0_EPF1_MSI_MSG_CNTL                                                               0x00a2
#define cfgBIF_CFG_DEV0_EPF1_MSI_MSG_ADDR_LO                                                            0x00a4
#define cfgBIF_CFG_DEV0_EPF1_MSI_MSG_ADDR_HI                                                            0x00a8
#define cfgBIF_CFG_DEV0_EPF1_MSI_MSG_DATA                                                               0x00a8
#define cfgBIF_CFG_DEV0_EPF1_MSI_EXT_MSG_DATA                                                           0x00aa
#define cfgBIF_CFG_DEV0_EPF1_MSI_MASK                                                                   0x00ac
#define cfgBIF_CFG_DEV0_EPF1_MSI_MSG_DATA_64                                                            0x00ac
#define cfgBIF_CFG_DEV0_EPF1_MSI_EXT_MSG_DATA_64                                                        0x00ae
#define cfgBIF_CFG_DEV0_EPF1_MSI_MASK_64                                                                0x00b0
#define cfgBIF_CFG_DEV0_EPF1_MSI_PENDING                                                                0x00b0
#define cfgBIF_CFG_DEV0_EPF1_MSI_PENDING_64                                                             0x00b4
#define cfgBIF_CFG_DEV0_EPF1_MSIX_CAP_LIST                                                              0x00c0
#define cfgBIF_CFG_DEV0_EPF1_MSIX_MSG_CNTL                                                              0x00c2
#define cfgBIF_CFG_DEV0_EPF1_MSIX_TABLE                                                                 0x00c4
#define cfgBIF_CFG_DEV0_EPF1_MSIX_PBA                                                                   0x00c8
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                          0x0100
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR                                                   0x0104
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC1                                                      0x0108
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC2                                                      0x010c
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VC_ENH_CAP_LIST                                                       0x0110
#define cfgBIF_CFG_DEV0_EPF1_PCIE_PORT_VC_CAP_REG1                                                      0x0114
#define cfgBIF_CFG_DEV0_EPF1_PCIE_PORT_VC_CAP_REG2                                                      0x0118
#define cfgBIF_CFG_DEV0_EPF1_PCIE_PORT_VC_CNTL                                                          0x011c
#define cfgBIF_CFG_DEV0_EPF1_PCIE_PORT_VC_STATUS                                                        0x011e
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VC0_RESOURCE_CAP                                                      0x0120
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VC0_RESOURCE_CNTL                                                     0x0124
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VC0_RESOURCE_STATUS                                                   0x012a
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VC1_RESOURCE_CAP                                                      0x012c
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VC1_RESOURCE_CNTL                                                     0x0130
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VC1_RESOURCE_STATUS                                                   0x0136
#define cfgBIF_CFG_DEV0_EPF1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                           0x0140
#define cfgBIF_CFG_DEV0_EPF1_PCIE_DEV_SERIAL_NUM_DW1                                                    0x0144
#define cfgBIF_CFG_DEV0_EPF1_PCIE_DEV_SERIAL_NUM_DW2                                                    0x0148
#define cfgBIF_CFG_DEV0_EPF1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                              0x0150
#define cfgBIF_CFG_DEV0_EPF1_PCIE_UNCORR_ERR_STATUS                                                     0x0154
#define cfgBIF_CFG_DEV0_EPF1_PCIE_UNCORR_ERR_MASK                                                       0x0158
#define cfgBIF_CFG_DEV0_EPF1_PCIE_UNCORR_ERR_SEVERITY                                                   0x015c
#define cfgBIF_CFG_DEV0_EPF1_PCIE_CORR_ERR_STATUS                                                       0x0160
#define cfgBIF_CFG_DEV0_EPF1_PCIE_CORR_ERR_MASK                                                         0x0164
#define cfgBIF_CFG_DEV0_EPF1_PCIE_ADV_ERR_CAP_CNTL                                                      0x0168
#define cfgBIF_CFG_DEV0_EPF1_PCIE_HDR_LOG0                                                              0x016c
#define cfgBIF_CFG_DEV0_EPF1_PCIE_HDR_LOG1                                                              0x0170
#define cfgBIF_CFG_DEV0_EPF1_PCIE_HDR_LOG2                                                              0x0174
#define cfgBIF_CFG_DEV0_EPF1_PCIE_HDR_LOG3                                                              0x0178
#define cfgBIF_CFG_DEV0_EPF1_PCIE_TLP_PREFIX_LOG0                                                       0x0188
#define cfgBIF_CFG_DEV0_EPF1_PCIE_TLP_PREFIX_LOG1                                                       0x018c
#define cfgBIF_CFG_DEV0_EPF1_PCIE_TLP_PREFIX_LOG2                                                       0x0190
#define cfgBIF_CFG_DEV0_EPF1_PCIE_TLP_PREFIX_LOG3                                                       0x0194
#define cfgBIF_CFG_DEV0_EPF1_PCIE_BAR_ENH_CAP_LIST                                                      0x0200
#define cfgBIF_CFG_DEV0_EPF1_PCIE_BAR1_CAP                                                              0x0204
#define cfgBIF_CFG_DEV0_EPF1_PCIE_BAR1_CNTL                                                             0x0208
#define cfgBIF_CFG_DEV0_EPF1_PCIE_BAR2_CAP                                                              0x020c
#define cfgBIF_CFG_DEV0_EPF1_PCIE_BAR2_CNTL                                                             0x0210
#define cfgBIF_CFG_DEV0_EPF1_PCIE_BAR3_CAP                                                              0x0214
#define cfgBIF_CFG_DEV0_EPF1_PCIE_BAR3_CNTL                                                             0x0218
#define cfgBIF_CFG_DEV0_EPF1_PCIE_BAR4_CAP                                                              0x021c
#define cfgBIF_CFG_DEV0_EPF1_PCIE_BAR4_CNTL                                                             0x0220
#define cfgBIF_CFG_DEV0_EPF1_PCIE_BAR5_CAP                                                              0x0224
#define cfgBIF_CFG_DEV0_EPF1_PCIE_BAR5_CNTL                                                             0x0228
#define cfgBIF_CFG_DEV0_EPF1_PCIE_BAR6_CAP                                                              0x022c
#define cfgBIF_CFG_DEV0_EPF1_PCIE_BAR6_CNTL                                                             0x0230
#define cfgBIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_ENH_CAP_LIST                                               0x0240
#define cfgBIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_DATA_SELECT                                                0x0244
#define cfgBIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_DATA                                                       0x0248
#define cfgBIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_CAP                                                        0x024c
#define cfgBIF_CFG_DEV0_EPF1_PCIE_DPA_ENH_CAP_LIST                                                      0x0250
#define cfgBIF_CFG_DEV0_EPF1_PCIE_DPA_CAP                                                               0x0254
#define cfgBIF_CFG_DEV0_EPF1_PCIE_DPA_LATENCY_INDICATOR                                                 0x0258
#define cfgBIF_CFG_DEV0_EPF1_PCIE_DPA_STATUS                                                            0x025c
#define cfgBIF_CFG_DEV0_EPF1_PCIE_DPA_CNTL                                                              0x025e
#define cfgBIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                              0x0260
#define cfgBIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                              0x0261
#define cfgBIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                              0x0262
#define cfgBIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                              0x0263
#define cfgBIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                              0x0264
#define cfgBIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                              0x0265
#define cfgBIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                              0x0266
#define cfgBIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                              0x0267
#define cfgBIF_CFG_DEV0_EPF1_PCIE_SECONDARY_ENH_CAP_LIST                                                0x0270
#define cfgBIF_CFG_DEV0_EPF1_PCIE_LINK_CNTL3                                                            0x0274
#define cfgBIF_CFG_DEV0_EPF1_PCIE_LANE_ERROR_STATUS                                                     0x0278
#define cfgBIF_CFG_DEV0_EPF1_PCIE_LANE_0_EQUALIZATION_CNTL                                              0x027c
#define cfgBIF_CFG_DEV0_EPF1_PCIE_LANE_1_EQUALIZATION_CNTL                                              0x027e
#define cfgBIF_CFG_DEV0_EPF1_PCIE_LANE_2_EQUALIZATION_CNTL                                              0x0280
#define cfgBIF_CFG_DEV0_EPF1_PCIE_LANE_3_EQUALIZATION_CNTL                                              0x0282
#define cfgBIF_CFG_DEV0_EPF1_PCIE_LANE_4_EQUALIZATION_CNTL                                              0x0284
#define cfgBIF_CFG_DEV0_EPF1_PCIE_LANE_5_EQUALIZATION_CNTL                                              0x0286
#define cfgBIF_CFG_DEV0_EPF1_PCIE_LANE_6_EQUALIZATION_CNTL                                              0x0288
#define cfgBIF_CFG_DEV0_EPF1_PCIE_LANE_7_EQUALIZATION_CNTL                                              0x028a
#define cfgBIF_CFG_DEV0_EPF1_PCIE_LANE_8_EQUALIZATION_CNTL                                              0x028c
#define cfgBIF_CFG_DEV0_EPF1_PCIE_LANE_9_EQUALIZATION_CNTL                                              0x028e
#define cfgBIF_CFG_DEV0_EPF1_PCIE_LANE_10_EQUALIZATION_CNTL                                             0x0290
#define cfgBIF_CFG_DEV0_EPF1_PCIE_LANE_11_EQUALIZATION_CNTL                                             0x0292
#define cfgBIF_CFG_DEV0_EPF1_PCIE_LANE_12_EQUALIZATION_CNTL                                             0x0294
#define cfgBIF_CFG_DEV0_EPF1_PCIE_LANE_13_EQUALIZATION_CNTL                                             0x0296
#define cfgBIF_CFG_DEV0_EPF1_PCIE_LANE_14_EQUALIZATION_CNTL                                             0x0298
#define cfgBIF_CFG_DEV0_EPF1_PCIE_LANE_15_EQUALIZATION_CNTL                                             0x029a
#define cfgBIF_CFG_DEV0_EPF1_PCIE_ACS_ENH_CAP_LIST                                                      0x02a0
#define cfgBIF_CFG_DEV0_EPF1_PCIE_ACS_CAP                                                               0x02a4
#define cfgBIF_CFG_DEV0_EPF1_PCIE_ACS_CNTL                                                              0x02a6
#define cfgBIF_CFG_DEV0_EPF1_PCIE_ATS_ENH_CAP_LIST                                                      0x02b0
#define cfgBIF_CFG_DEV0_EPF1_PCIE_ATS_CAP                                                               0x02b4
#define cfgBIF_CFG_DEV0_EPF1_PCIE_ATS_CNTL                                                              0x02b6
#define cfgBIF_CFG_DEV0_EPF1_PCIE_PAGE_REQ_ENH_CAP_LIST                                                 0x02c0
#define cfgBIF_CFG_DEV0_EPF1_PCIE_PAGE_REQ_CNTL                                                         0x02c4
#define cfgBIF_CFG_DEV0_EPF1_PCIE_PAGE_REQ_STATUS                                                       0x02c6
#define cfgBIF_CFG_DEV0_EPF1_PCIE_OUTSTAND_PAGE_REQ_CAPACITY                                            0x02c8
#define cfgBIF_CFG_DEV0_EPF1_PCIE_OUTSTAND_PAGE_REQ_ALLOC                                               0x02cc
#define cfgBIF_CFG_DEV0_EPF1_PCIE_PASID_ENH_CAP_LIST                                                    0x02d0
#define cfgBIF_CFG_DEV0_EPF1_PCIE_PASID_CAP                                                             0x02d4
#define cfgBIF_CFG_DEV0_EPF1_PCIE_PASID_CNTL                                                            0x02d6
#define cfgBIF_CFG_DEV0_EPF1_PCIE_MC_ENH_CAP_LIST                                                       0x02f0
#define cfgBIF_CFG_DEV0_EPF1_PCIE_MC_CAP                                                                0x02f4
#define cfgBIF_CFG_DEV0_EPF1_PCIE_MC_CNTL                                                               0x02f6
#define cfgBIF_CFG_DEV0_EPF1_PCIE_MC_ADDR0                                                              0x02f8
#define cfgBIF_CFG_DEV0_EPF1_PCIE_MC_ADDR1                                                              0x02fc
#define cfgBIF_CFG_DEV0_EPF1_PCIE_MC_RCV0                                                               0x0300
#define cfgBIF_CFG_DEV0_EPF1_PCIE_MC_RCV1                                                               0x0304
#define cfgBIF_CFG_DEV0_EPF1_PCIE_MC_BLOCK_ALL0                                                         0x0308
#define cfgBIF_CFG_DEV0_EPF1_PCIE_MC_BLOCK_ALL1                                                         0x030c
#define cfgBIF_CFG_DEV0_EPF1_PCIE_MC_BLOCK_UNTRANSLATED_0                                               0x0310
#define cfgBIF_CFG_DEV0_EPF1_PCIE_MC_BLOCK_UNTRANSLATED_1                                               0x0314
#define cfgBIF_CFG_DEV0_EPF1_PCIE_LTR_ENH_CAP_LIST                                                      0x0320
#define cfgBIF_CFG_DEV0_EPF1_PCIE_LTR_CAP                                                               0x0324
#define cfgBIF_CFG_DEV0_EPF1_PCIE_ARI_ENH_CAP_LIST                                                      0x0328
#define cfgBIF_CFG_DEV0_EPF1_PCIE_ARI_CAP                                                               0x032c
#define cfgBIF_CFG_DEV0_EPF1_PCIE_ARI_CNTL                                                              0x032e
#define cfgBIF_CFG_DEV0_EPF1_PCIE_SRIOV_ENH_CAP_LIST                                                    0x0330
#define cfgBIF_CFG_DEV0_EPF1_PCIE_SRIOV_CAP                                                             0x0334
#define cfgBIF_CFG_DEV0_EPF1_PCIE_SRIOV_CONTROL                                                         0x0338
#define cfgBIF_CFG_DEV0_EPF1_PCIE_SRIOV_STATUS                                                          0x033a
#define cfgBIF_CFG_DEV0_EPF1_PCIE_SRIOV_INITIAL_VFS                                                     0x033c
#define cfgBIF_CFG_DEV0_EPF1_PCIE_SRIOV_TOTAL_VFS                                                       0x033e
#define cfgBIF_CFG_DEV0_EPF1_PCIE_SRIOV_NUM_VFS                                                         0x0340
#define cfgBIF_CFG_DEV0_EPF1_PCIE_SRIOV_FUNC_DEP_LINK                                                   0x0342
#define cfgBIF_CFG_DEV0_EPF1_PCIE_SRIOV_FIRST_VF_OFFSET                                                 0x0344
#define cfgBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_STRIDE                                                       0x0346
#define cfgBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_DEVICE_ID                                                    0x034a
#define cfgBIF_CFG_DEV0_EPF1_PCIE_SRIOV_SUPPORTED_PAGE_SIZE                                             0x034c
#define cfgBIF_CFG_DEV0_EPF1_PCIE_SRIOV_SYSTEM_PAGE_SIZE                                                0x0350
#define cfgBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_0                                                  0x0354
#define cfgBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_1                                                  0x0358
#define cfgBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_2                                                  0x035c
#define cfgBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_3                                                  0x0360
#define cfgBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_4                                                  0x0364
#define cfgBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_5                                                  0x0368
#define cfgBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET                                 0x036c
#define cfgBIF_CFG_DEV0_EPF1_PCIE_TPH_REQR_ENH_CAP_LIST                                                 0x0370
#define cfgBIF_CFG_DEV0_EPF1_PCIE_TPH_REQR_CAP                                                          0x0374
#define cfgBIF_CFG_DEV0_EPF1_PCIE_TPH_REQR_CNTL                                                         0x0378
#define cfgBIF_CFG_DEV0_EPF1_PCIE_DLF_ENH_CAP_LIST                                                      0x0400
#define cfgBIF_CFG_DEV0_EPF1_DATA_LINK_FEATURE_CAP                                                      0x0404
#define cfgBIF_CFG_DEV0_EPF1_DATA_LINK_FEATURE_STATUS                                                   0x0408
#define cfgBIF_CFG_DEV0_EPF1_PCIE_PHY_16GT_ENH_CAP_LIST                                                 0x0410
#define cfgBIF_CFG_DEV0_EPF1_LINK_CAP_16GT                                                              0x0414
#define cfgBIF_CFG_DEV0_EPF1_LINK_CNTL_16GT                                                             0x0418
#define cfgBIF_CFG_DEV0_EPF1_LINK_STATUS_16GT                                                           0x041c
#define cfgBIF_CFG_DEV0_EPF1_LOCAL_PARITY_MISMATCH_STATUS_16GT                                          0x0420
#define cfgBIF_CFG_DEV0_EPF1_RTM1_PARITY_MISMATCH_STATUS_16GT                                           0x0424
#define cfgBIF_CFG_DEV0_EPF1_RTM2_PARITY_MISMATCH_STATUS_16GT                                           0x0428
#define cfgBIF_CFG_DEV0_EPF1_LANE_0_EQUALIZATION_CNTL_16GT                                              0x0430
#define cfgBIF_CFG_DEV0_EPF1_LANE_1_EQUALIZATION_CNTL_16GT                                              0x0431
#define cfgBIF_CFG_DEV0_EPF1_LANE_2_EQUALIZATION_CNTL_16GT                                              0x0432
#define cfgBIF_CFG_DEV0_EPF1_LANE_3_EQUALIZATION_CNTL_16GT                                              0x0433
#define cfgBIF_CFG_DEV0_EPF1_LANE_4_EQUALIZATION_CNTL_16GT                                              0x0434
#define cfgBIF_CFG_DEV0_EPF1_LANE_5_EQUALIZATION_CNTL_16GT                                              0x0435
#define cfgBIF_CFG_DEV0_EPF1_LANE_6_EQUALIZATION_CNTL_16GT                                              0x0436
#define cfgBIF_CFG_DEV0_EPF1_LANE_7_EQUALIZATION_CNTL_16GT                                              0x0437
#define cfgBIF_CFG_DEV0_EPF1_LANE_8_EQUALIZATION_CNTL_16GT                                              0x0438
#define cfgBIF_CFG_DEV0_EPF1_LANE_9_EQUALIZATION_CNTL_16GT                                              0x0439
#define cfgBIF_CFG_DEV0_EPF1_LANE_10_EQUALIZATION_CNTL_16GT                                             0x043a
#define cfgBIF_CFG_DEV0_EPF1_LANE_11_EQUALIZATION_CNTL_16GT                                             0x043b
#define cfgBIF_CFG_DEV0_EPF1_LANE_12_EQUALIZATION_CNTL_16GT                                             0x043c
#define cfgBIF_CFG_DEV0_EPF1_LANE_13_EQUALIZATION_CNTL_16GT                                             0x043d
#define cfgBIF_CFG_DEV0_EPF1_LANE_14_EQUALIZATION_CNTL_16GT                                             0x043e
#define cfgBIF_CFG_DEV0_EPF1_LANE_15_EQUALIZATION_CNTL_16GT                                             0x043f
#define cfgBIF_CFG_DEV0_EPF1_PCIE_MARGINING_ENH_CAP_LIST                                                0x0440
#define cfgBIF_CFG_DEV0_EPF1_MARGINING_PORT_CAP                                                         0x0444
#define cfgBIF_CFG_DEV0_EPF1_MARGINING_PORT_STATUS                                                      0x0446
#define cfgBIF_CFG_DEV0_EPF1_LANE_0_MARGINING_LANE_CNTL                                                 0x0448
#define cfgBIF_CFG_DEV0_EPF1_LANE_0_MARGINING_LANE_STATUS                                               0x044a
#define cfgBIF_CFG_DEV0_EPF1_LANE_1_MARGINING_LANE_CNTL                                                 0x044c
#define cfgBIF_CFG_DEV0_EPF1_LANE_1_MARGINING_LANE_STATUS                                               0x044e
#define cfgBIF_CFG_DEV0_EPF1_LANE_2_MARGINING_LANE_CNTL                                                 0x0450
#define cfgBIF_CFG_DEV0_EPF1_LANE_2_MARGINING_LANE_STATUS                                               0x0452
#define cfgBIF_CFG_DEV0_EPF1_LANE_3_MARGINING_LANE_CNTL                                                 0x0454
#define cfgBIF_CFG_DEV0_EPF1_LANE_3_MARGINING_LANE_STATUS                                               0x0456
#define cfgBIF_CFG_DEV0_EPF1_LANE_4_MARGINING_LANE_CNTL                                                 0x0458
#define cfgBIF_CFG_DEV0_EPF1_LANE_4_MARGINING_LANE_STATUS                                               0x045a
#define cfgBIF_CFG_DEV0_EPF1_LANE_5_MARGINING_LANE_CNTL                                                 0x045c
#define cfgBIF_CFG_DEV0_EPF1_LANE_5_MARGINING_LANE_STATUS                                               0x045e
#define cfgBIF_CFG_DEV0_EPF1_LANE_6_MARGINING_LANE_CNTL                                                 0x0460
#define cfgBIF_CFG_DEV0_EPF1_LANE_6_MARGINING_LANE_STATUS                                               0x0462
#define cfgBIF_CFG_DEV0_EPF1_LANE_7_MARGINING_LANE_CNTL                                                 0x0464
#define cfgBIF_CFG_DEV0_EPF1_LANE_7_MARGINING_LANE_STATUS                                               0x0466
#define cfgBIF_CFG_DEV0_EPF1_LANE_8_MARGINING_LANE_CNTL                                                 0x0468
#define cfgBIF_CFG_DEV0_EPF1_LANE_8_MARGINING_LANE_STATUS                                               0x046a
#define cfgBIF_CFG_DEV0_EPF1_LANE_9_MARGINING_LANE_CNTL                                                 0x046c
#define cfgBIF_CFG_DEV0_EPF1_LANE_9_MARGINING_LANE_STATUS                                               0x046e
#define cfgBIF_CFG_DEV0_EPF1_LANE_10_MARGINING_LANE_CNTL                                                0x0470
#define cfgBIF_CFG_DEV0_EPF1_LANE_10_MARGINING_LANE_STATUS                                              0x0472
#define cfgBIF_CFG_DEV0_EPF1_LANE_11_MARGINING_LANE_CNTL                                                0x0474
#define cfgBIF_CFG_DEV0_EPF1_LANE_11_MARGINING_LANE_STATUS                                              0x0476
#define cfgBIF_CFG_DEV0_EPF1_LANE_12_MARGINING_LANE_CNTL                                                0x0478
#define cfgBIF_CFG_DEV0_EPF1_LANE_12_MARGINING_LANE_STATUS                                              0x047a
#define cfgBIF_CFG_DEV0_EPF1_LANE_13_MARGINING_LANE_CNTL                                                0x047c
#define cfgBIF_CFG_DEV0_EPF1_LANE_13_MARGINING_LANE_STATUS                                              0x047e
#define cfgBIF_CFG_DEV0_EPF1_LANE_14_MARGINING_LANE_CNTL                                                0x0480
#define cfgBIF_CFG_DEV0_EPF1_LANE_14_MARGINING_LANE_STATUS                                              0x0482
#define cfgBIF_CFG_DEV0_EPF1_LANE_15_MARGINING_LANE_CNTL                                                0x0484
#define cfgBIF_CFG_DEV0_EPF1_LANE_15_MARGINING_LANE_STATUS                                              0x0486
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST                                            0x04c0
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR1_CAP                                                    0x04c4
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR1_CNTL                                                   0x04c8
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR2_CAP                                                    0x04cc
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR2_CNTL                                                   0x04d0
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR3_CAP                                                    0x04d4
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR3_CNTL                                                   0x04d8
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR4_CAP                                                    0x04dc
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR4_CNTL                                                   0x04e0
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR5_CAP                                                    0x04e4
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR5_CNTL                                                   0x04e8
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR6_CAP                                                    0x04ec
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR6_CNTL                                                   0x04f0
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV                                   0x0500
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV                                            0x0504
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SRIOV_SHADOW                               0x0508
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_ENABLE                                0x050c
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_STATUS                                0x0510
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_RESET_CONTROL                              0x0514
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0                              0x0518
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1                              0x051c
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW2                              0x0520
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_CONTEXT                                    0x0524
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_TOTAL_FB                                   0x0528
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_OFFSETS                                    0x052c
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_REGION                                     0x0530
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_P2P_OVER_XGMI_ENABLE                       0x0534
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF0_FB                                     0x0538
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF1_FB                                     0x053c
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF2_FB                                     0x0540
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF3_FB                                     0x0544
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB                                     0x0548
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB                                     0x054c
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB                                     0x0550
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB                                     0x0554
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF8_FB                                     0x0558
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF9_FB                                     0x055c
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF10_FB                                    0x0560
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB                                    0x0564
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB                                    0x0568
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB                                    0x056c
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB                                    0x0570
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB                                    0x0574
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF16_FB                                    0x0578
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF17_FB                                    0x057c
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF18_FB                                    0x0580
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF19_FB                                    0x0584
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF20_FB                                    0x0588
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF21_FB                                    0x058c
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF22_FB                                    0x0590
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF23_FB                                    0x0594
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF24_FB                                    0x0598
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF25_FB                                    0x059c
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF26_FB                                    0x05a0
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF27_FB                                    0x05a4
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF28_FB                                    0x05a8
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF29_FB                                    0x05ac
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF30_FB                                    0x05b0
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW0                                 0x05c0
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW1                                 0x05c4
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW2                                 0x05c8
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW3                                 0x05cc
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW4                                 0x05d0
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW5                                 0x05d4
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW6                                 0x05d8
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW7                                 0x05dc
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW8                                 0x05e0
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW0                                 0x05f0
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW1                                 0x05f4
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW2                                 0x05f8
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW3                                 0x05fc
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW4                                 0x0600
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW5                                 0x0604
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW6                                 0x0608
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW7                                 0x060c
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW8                                 0x0610
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0                                 0x0620
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1                                 0x0624
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW2                                 0x0628
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3                                 0x062c
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4                                 0x0630
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5                                 0x0634
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6                                 0x0638
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7                                 0x063c
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8                                 0x0640
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW0                                0x0650
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW1                                0x0654
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW2                                0x0658
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW3                                0x065c
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW4                                0x0660
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW5                                0x0664
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW6                                0x0668
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW7                                0x066c
#define cfgBIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW8                                0x0670


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf2_bifcfgdecp
// base address: 0x0
#define cfgBIF_CFG_DEV0_EPF2_VENDOR_ID                                                                  0x0000
#define cfgBIF_CFG_DEV0_EPF2_DEVICE_ID                                                                  0x0002
#define cfgBIF_CFG_DEV0_EPF2_COMMAND                                                                    0x0004
#define cfgBIF_CFG_DEV0_EPF2_STATUS                                                                     0x0006
#define cfgBIF_CFG_DEV0_EPF2_REVISION_ID                                                                0x0008
#define cfgBIF_CFG_DEV0_EPF2_PROG_INTERFACE                                                             0x0009
#define cfgBIF_CFG_DEV0_EPF2_SUB_CLASS                                                                  0x000a
#define cfgBIF_CFG_DEV0_EPF2_BASE_CLASS                                                                 0x000b
#define cfgBIF_CFG_DEV0_EPF2_CACHE_LINE                                                                 0x000c
#define cfgBIF_CFG_DEV0_EPF2_LATENCY                                                                    0x000d
#define cfgBIF_CFG_DEV0_EPF2_HEADER                                                                     0x000e
#define cfgBIF_CFG_DEV0_EPF2_BIST                                                                       0x000f
#define cfgBIF_CFG_DEV0_EPF2_BASE_ADDR_1                                                                0x0010
#define cfgBIF_CFG_DEV0_EPF2_BASE_ADDR_2                                                                0x0014
#define cfgBIF_CFG_DEV0_EPF2_BASE_ADDR_3                                                                0x0018
#define cfgBIF_CFG_DEV0_EPF2_BASE_ADDR_4                                                                0x001c
#define cfgBIF_CFG_DEV0_EPF2_BASE_ADDR_5                                                                0x0020
#define cfgBIF_CFG_DEV0_EPF2_BASE_ADDR_6                                                                0x0024
#define cfgBIF_CFG_DEV0_EPF2_CARDBUS_CIS_PTR                                                            0x0028
#define cfgBIF_CFG_DEV0_EPF2_ADAPTER_ID                                                                 0x002c
#define cfgBIF_CFG_DEV0_EPF2_ROM_BASE_ADDR                                                              0x0030
#define cfgBIF_CFG_DEV0_EPF2_CAP_PTR                                                                    0x0034
#define cfgBIF_CFG_DEV0_EPF2_INTERRUPT_LINE                                                             0x003c
#define cfgBIF_CFG_DEV0_EPF2_INTERRUPT_PIN                                                              0x003d
#define cfgBIF_CFG_DEV0_EPF2_MIN_GRANT                                                                  0x003e
#define cfgBIF_CFG_DEV0_EPF2_MAX_LATENCY                                                                0x003f
#define cfgBIF_CFG_DEV0_EPF2_VENDOR_CAP_LIST                                                            0x0048
#define cfgBIF_CFG_DEV0_EPF2_ADAPTER_ID_W                                                               0x004c
#define cfgBIF_CFG_DEV0_EPF2_PMI_CAP_LIST                                                               0x0050
#define cfgBIF_CFG_DEV0_EPF2_PMI_CAP                                                                    0x0052
#define cfgBIF_CFG_DEV0_EPF2_PMI_STATUS_CNTL                                                            0x0054
#define cfgBIF_CFG_DEV0_EPF2_SBRN                                                                       0x0060
#define cfgBIF_CFG_DEV0_EPF2_FLADJ                                                                      0x0061
#define cfgBIF_CFG_DEV0_EPF2_DBESL_DBESLD                                                               0x0062
#define cfgBIF_CFG_DEV0_EPF2_PCIE_CAP_LIST                                                              0x0064
#define cfgBIF_CFG_DEV0_EPF2_PCIE_CAP                                                                   0x0066
#define cfgBIF_CFG_DEV0_EPF2_DEVICE_CAP                                                                 0x0068
#define cfgBIF_CFG_DEV0_EPF2_DEVICE_CNTL                                                                0x006c
#define cfgBIF_CFG_DEV0_EPF2_DEVICE_STATUS                                                              0x006e
#define cfgBIF_CFG_DEV0_EPF2_LINK_CAP                                                                   0x0070
#define cfgBIF_CFG_DEV0_EPF2_LINK_CNTL                                                                  0x0074
#define cfgBIF_CFG_DEV0_EPF2_LINK_STATUS                                                                0x0076
#define cfgBIF_CFG_DEV0_EPF2_DEVICE_CAP2                                                                0x0088
#define cfgBIF_CFG_DEV0_EPF2_DEVICE_CNTL2                                                               0x008c
#define cfgBIF_CFG_DEV0_EPF2_DEVICE_STATUS2                                                             0x008e
#define cfgBIF_CFG_DEV0_EPF2_LINK_CAP2                                                                  0x0090
#define cfgBIF_CFG_DEV0_EPF2_LINK_CNTL2                                                                 0x0094
#define cfgBIF_CFG_DEV0_EPF2_LINK_STATUS2                                                               0x0096
#define cfgBIF_CFG_DEV0_EPF2_MSI_CAP_LIST                                                               0x00a0
#define cfgBIF_CFG_DEV0_EPF2_MSI_MSG_CNTL                                                               0x00a2
#define cfgBIF_CFG_DEV0_EPF2_MSI_MSG_ADDR_LO                                                            0x00a4
#define cfgBIF_CFG_DEV0_EPF2_MSI_MSG_ADDR_HI                                                            0x00a8
#define cfgBIF_CFG_DEV0_EPF2_MSI_MSG_DATA                                                               0x00a8
#define cfgBIF_CFG_DEV0_EPF2_MSI_EXT_MSG_DATA                                                           0x00aa
#define cfgBIF_CFG_DEV0_EPF2_MSI_MASK                                                                   0x00ac
#define cfgBIF_CFG_DEV0_EPF2_MSI_MSG_DATA_64                                                            0x00ac
#define cfgBIF_CFG_DEV0_EPF2_MSI_EXT_MSG_DATA_64                                                        0x00ae
#define cfgBIF_CFG_DEV0_EPF2_MSI_MASK_64                                                                0x00b0
#define cfgBIF_CFG_DEV0_EPF2_MSI_PENDING                                                                0x00b0
#define cfgBIF_CFG_DEV0_EPF2_MSI_PENDING_64                                                             0x00b4
#define cfgBIF_CFG_DEV0_EPF2_MSIX_CAP_LIST                                                              0x00c0
#define cfgBIF_CFG_DEV0_EPF2_MSIX_MSG_CNTL                                                              0x00c2
#define cfgBIF_CFG_DEV0_EPF2_MSIX_TABLE                                                                 0x00c4
#define cfgBIF_CFG_DEV0_EPF2_MSIX_PBA                                                                   0x00c8
#define cfgBIF_CFG_DEV0_EPF2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                          0x0100
#define cfgBIF_CFG_DEV0_EPF2_PCIE_VENDOR_SPECIFIC_HDR                                                   0x0104
#define cfgBIF_CFG_DEV0_EPF2_PCIE_VENDOR_SPECIFIC1                                                      0x0108
#define cfgBIF_CFG_DEV0_EPF2_PCIE_VENDOR_SPECIFIC2                                                      0x010c
#define cfgBIF_CFG_DEV0_EPF2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                              0x0150
#define cfgBIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_STATUS                                                     0x0154
#define cfgBIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_MASK                                                       0x0158
#define cfgBIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_SEVERITY                                                   0x015c
#define cfgBIF_CFG_DEV0_EPF2_PCIE_CORR_ERR_STATUS                                                       0x0160
#define cfgBIF_CFG_DEV0_EPF2_PCIE_CORR_ERR_MASK                                                         0x0164
#define cfgBIF_CFG_DEV0_EPF2_PCIE_ADV_ERR_CAP_CNTL                                                      0x0168
#define cfgBIF_CFG_DEV0_EPF2_PCIE_HDR_LOG0                                                              0x016c
#define cfgBIF_CFG_DEV0_EPF2_PCIE_HDR_LOG1                                                              0x0170
#define cfgBIF_CFG_DEV0_EPF2_PCIE_HDR_LOG2                                                              0x0174
#define cfgBIF_CFG_DEV0_EPF2_PCIE_HDR_LOG3                                                              0x0178
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TLP_PREFIX_LOG0                                                       0x0188
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TLP_PREFIX_LOG1                                                       0x018c
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TLP_PREFIX_LOG2                                                       0x0190
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TLP_PREFIX_LOG3                                                       0x0194
#define cfgBIF_CFG_DEV0_EPF2_PCIE_BAR_ENH_CAP_LIST                                                      0x0200
#define cfgBIF_CFG_DEV0_EPF2_PCIE_BAR1_CAP                                                              0x0204
#define cfgBIF_CFG_DEV0_EPF2_PCIE_BAR1_CNTL                                                             0x0208
#define cfgBIF_CFG_DEV0_EPF2_PCIE_BAR2_CAP                                                              0x020c
#define cfgBIF_CFG_DEV0_EPF2_PCIE_BAR2_CNTL                                                             0x0210
#define cfgBIF_CFG_DEV0_EPF2_PCIE_BAR3_CAP                                                              0x0214
#define cfgBIF_CFG_DEV0_EPF2_PCIE_BAR3_CNTL                                                             0x0218
#define cfgBIF_CFG_DEV0_EPF2_PCIE_BAR4_CAP                                                              0x021c
#define cfgBIF_CFG_DEV0_EPF2_PCIE_BAR4_CNTL                                                             0x0220
#define cfgBIF_CFG_DEV0_EPF2_PCIE_BAR5_CAP                                                              0x0224
#define cfgBIF_CFG_DEV0_EPF2_PCIE_BAR5_CNTL                                                             0x0228
#define cfgBIF_CFG_DEV0_EPF2_PCIE_BAR6_CAP                                                              0x022c
#define cfgBIF_CFG_DEV0_EPF2_PCIE_BAR6_CNTL                                                             0x0230
#define cfgBIF_CFG_DEV0_EPF2_PCIE_PWR_BUDGET_ENH_CAP_LIST                                               0x0240
#define cfgBIF_CFG_DEV0_EPF2_PCIE_PWR_BUDGET_DATA_SELECT                                                0x0244
#define cfgBIF_CFG_DEV0_EPF2_PCIE_PWR_BUDGET_DATA                                                       0x0248
#define cfgBIF_CFG_DEV0_EPF2_PCIE_PWR_BUDGET_CAP                                                        0x024c
#define cfgBIF_CFG_DEV0_EPF2_PCIE_DPA_ENH_CAP_LIST                                                      0x0250
#define cfgBIF_CFG_DEV0_EPF2_PCIE_DPA_CAP                                                               0x0254
#define cfgBIF_CFG_DEV0_EPF2_PCIE_DPA_LATENCY_INDICATOR                                                 0x0258
#define cfgBIF_CFG_DEV0_EPF2_PCIE_DPA_STATUS                                                            0x025c
#define cfgBIF_CFG_DEV0_EPF2_PCIE_DPA_CNTL                                                              0x025e
#define cfgBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                              0x0260
#define cfgBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                              0x0261
#define cfgBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                              0x0262
#define cfgBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                              0x0263
#define cfgBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                              0x0264
#define cfgBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                              0x0265
#define cfgBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                              0x0266
#define cfgBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                              0x0267
#define cfgBIF_CFG_DEV0_EPF2_PCIE_ACS_ENH_CAP_LIST                                                      0x02a0
#define cfgBIF_CFG_DEV0_EPF2_PCIE_ACS_CAP                                                               0x02a4
#define cfgBIF_CFG_DEV0_EPF2_PCIE_ACS_CNTL                                                              0x02a6
#define cfgBIF_CFG_DEV0_EPF2_PCIE_PASID_ENH_CAP_LIST                                                    0x02d0
#define cfgBIF_CFG_DEV0_EPF2_PCIE_PASID_CAP                                                             0x02d4
#define cfgBIF_CFG_DEV0_EPF2_PCIE_PASID_CNTL                                                            0x02d6
#define cfgBIF_CFG_DEV0_EPF2_PCIE_ARI_ENH_CAP_LIST                                                      0x0328
#define cfgBIF_CFG_DEV0_EPF2_PCIE_ARI_CAP                                                               0x032c
#define cfgBIF_CFG_DEV0_EPF2_PCIE_ARI_CNTL                                                              0x032e
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_REQR_ENH_CAP_LIST                                                 0x0370
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_REQR_CAP                                                          0x0374
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_REQR_CNTL                                                         0x0378
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_0                                                        0x037c
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_1                                                        0x037e
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_2                                                        0x0380
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_3                                                        0x0382
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_4                                                        0x0384
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_5                                                        0x0386
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_6                                                        0x0388
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_7                                                        0x038a
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_8                                                        0x038c
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_9                                                        0x038e
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_10                                                       0x0390
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_11                                                       0x0392
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_12                                                       0x0394
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_13                                                       0x0396
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_14                                                       0x0398
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_15                                                       0x039a
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_16                                                       0x039c
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_17                                                       0x039e
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_18                                                       0x03a0
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_19                                                       0x03a2
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_20                                                       0x03a4
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_21                                                       0x03a6
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_22                                                       0x03a8
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_23                                                       0x03aa
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_24                                                       0x03ac
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_25                                                       0x03ae
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_26                                                       0x03b0
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_27                                                       0x03b2
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_28                                                       0x03b4
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_29                                                       0x03b6
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_30                                                       0x03b8
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_31                                                       0x03ba
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_32                                                       0x03bc
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_33                                                       0x03be
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_34                                                       0x03c0
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_35                                                       0x03c2
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_36                                                       0x03c4
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_37                                                       0x03c6
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_38                                                       0x03c8
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_39                                                       0x03ca
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_40                                                       0x03cc
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_41                                                       0x03ce
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_42                                                       0x03d0
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_43                                                       0x03d2
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_44                                                       0x03d4
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_45                                                       0x03d6
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_46                                                       0x03d8
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_47                                                       0x03da
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_48                                                       0x03dc
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_49                                                       0x03de
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_50                                                       0x03e0
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_51                                                       0x03e2
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_52                                                       0x03e4
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_53                                                       0x03e6
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_54                                                       0x03e8
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_55                                                       0x03ea
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_56                                                       0x03ec
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_57                                                       0x03ee
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_58                                                       0x03f0
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_59                                                       0x03f2
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_60                                                       0x03f4
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_61                                                       0x03f6
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_62                                                       0x03f8
#define cfgBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_63                                                       0x03fa


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf3_bifcfgdecp
// base address: 0x0
#define cfgBIF_CFG_DEV0_EPF3_VENDOR_ID                                                                  0x0000
#define cfgBIF_CFG_DEV0_EPF3_DEVICE_ID                                                                  0x0002
#define cfgBIF_CFG_DEV0_EPF3_COMMAND                                                                    0x0004
#define cfgBIF_CFG_DEV0_EPF3_STATUS                                                                     0x0006
#define cfgBIF_CFG_DEV0_EPF3_REVISION_ID                                                                0x0008
#define cfgBIF_CFG_DEV0_EPF3_PROG_INTERFACE                                                             0x0009
#define cfgBIF_CFG_DEV0_EPF3_SUB_CLASS                                                                  0x000a
#define cfgBIF_CFG_DEV0_EPF3_BASE_CLASS                                                                 0x000b
#define cfgBIF_CFG_DEV0_EPF3_CACHE_LINE                                                                 0x000c
#define cfgBIF_CFG_DEV0_EPF3_LATENCY                                                                    0x000d
#define cfgBIF_CFG_DEV0_EPF3_HEADER                                                                     0x000e
#define cfgBIF_CFG_DEV0_EPF3_BIST                                                                       0x000f
#define cfgBIF_CFG_DEV0_EPF3_BASE_ADDR_1                                                                0x0010
#define cfgBIF_CFG_DEV0_EPF3_BASE_ADDR_2                                                                0x0014
#define cfgBIF_CFG_DEV0_EPF3_BASE_ADDR_3                                                                0x0018
#define cfgBIF_CFG_DEV0_EPF3_BASE_ADDR_4                                                                0x001c
#define cfgBIF_CFG_DEV0_EPF3_BASE_ADDR_5                                                                0x0020
#define cfgBIF_CFG_DEV0_EPF3_BASE_ADDR_6                                                                0x0024
#define cfgBIF_CFG_DEV0_EPF3_CARDBUS_CIS_PTR                                                            0x0028
#define cfgBIF_CFG_DEV0_EPF3_ADAPTER_ID                                                                 0x002c
#define cfgBIF_CFG_DEV0_EPF3_ROM_BASE_ADDR                                                              0x0030
#define cfgBIF_CFG_DEV0_EPF3_CAP_PTR                                                                    0x0034
#define cfgBIF_CFG_DEV0_EPF3_INTERRUPT_LINE                                                             0x003c
#define cfgBIF_CFG_DEV0_EPF3_INTERRUPT_PIN                                                              0x003d
#define cfgBIF_CFG_DEV0_EPF3_MIN_GRANT                                                                  0x003e
#define cfgBIF_CFG_DEV0_EPF3_MAX_LATENCY                                                                0x003f
#define cfgBIF_CFG_DEV0_EPF3_VENDOR_CAP_LIST                                                            0x0048
#define cfgBIF_CFG_DEV0_EPF3_ADAPTER_ID_W                                                               0x004c
#define cfgBIF_CFG_DEV0_EPF3_PMI_CAP_LIST                                                               0x0050
#define cfgBIF_CFG_DEV0_EPF3_PMI_CAP                                                                    0x0052
#define cfgBIF_CFG_DEV0_EPF3_PMI_STATUS_CNTL                                                            0x0054
#define cfgBIF_CFG_DEV0_EPF3_SBRN                                                                       0x0060
#define cfgBIF_CFG_DEV0_EPF3_FLADJ                                                                      0x0061
#define cfgBIF_CFG_DEV0_EPF3_DBESL_DBESLD                                                               0x0062
#define cfgBIF_CFG_DEV0_EPF3_PCIE_CAP_LIST                                                              0x0064
#define cfgBIF_CFG_DEV0_EPF3_PCIE_CAP                                                                   0x0066
#define cfgBIF_CFG_DEV0_EPF3_DEVICE_CAP                                                                 0x0068
#define cfgBIF_CFG_DEV0_EPF3_DEVICE_CNTL                                                                0x006c
#define cfgBIF_CFG_DEV0_EPF3_DEVICE_STATUS                                                              0x006e
#define cfgBIF_CFG_DEV0_EPF3_LINK_CAP                                                                   0x0070
#define cfgBIF_CFG_DEV0_EPF3_LINK_CNTL                                                                  0x0074
#define cfgBIF_CFG_DEV0_EPF3_LINK_STATUS                                                                0x0076
#define cfgBIF_CFG_DEV0_EPF3_DEVICE_CAP2                                                                0x0088
#define cfgBIF_CFG_DEV0_EPF3_DEVICE_CNTL2                                                               0x008c
#define cfgBIF_CFG_DEV0_EPF3_DEVICE_STATUS2                                                             0x008e
#define cfgBIF_CFG_DEV0_EPF3_LINK_CAP2                                                                  0x0090
#define cfgBIF_CFG_DEV0_EPF3_LINK_CNTL2                                                                 0x0094
#define cfgBIF_CFG_DEV0_EPF3_LINK_STATUS2                                                               0x0096
#define cfgBIF_CFG_DEV0_EPF3_MSI_CAP_LIST                                                               0x00a0
#define cfgBIF_CFG_DEV0_EPF3_MSI_MSG_CNTL                                                               0x00a2
#define cfgBIF_CFG_DEV0_EPF3_MSI_MSG_ADDR_LO                                                            0x00a4
#define cfgBIF_CFG_DEV0_EPF3_MSI_MSG_ADDR_HI                                                            0x00a8
#define cfgBIF_CFG_DEV0_EPF3_MSI_MSG_DATA                                                               0x00a8
#define cfgBIF_CFG_DEV0_EPF3_MSI_EXT_MSG_DATA                                                           0x00aa
#define cfgBIF_CFG_DEV0_EPF3_MSI_MASK                                                                   0x00ac
#define cfgBIF_CFG_DEV0_EPF3_MSI_MSG_DATA_64                                                            0x00ac
#define cfgBIF_CFG_DEV0_EPF3_MSI_EXT_MSG_DATA_64                                                        0x00ae
#define cfgBIF_CFG_DEV0_EPF3_MSI_MASK_64                                                                0x00b0
#define cfgBIF_CFG_DEV0_EPF3_MSI_PENDING                                                                0x00b0
#define cfgBIF_CFG_DEV0_EPF3_MSI_PENDING_64                                                             0x00b4
#define cfgBIF_CFG_DEV0_EPF3_MSIX_CAP_LIST                                                              0x00c0
#define cfgBIF_CFG_DEV0_EPF3_MSIX_MSG_CNTL                                                              0x00c2
#define cfgBIF_CFG_DEV0_EPF3_MSIX_TABLE                                                                 0x00c4
#define cfgBIF_CFG_DEV0_EPF3_MSIX_PBA                                                                   0x00c8
#define cfgBIF_CFG_DEV0_EPF3_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                          0x0100
#define cfgBIF_CFG_DEV0_EPF3_PCIE_VENDOR_SPECIFIC_HDR                                                   0x0104
#define cfgBIF_CFG_DEV0_EPF3_PCIE_VENDOR_SPECIFIC1                                                      0x0108
#define cfgBIF_CFG_DEV0_EPF3_PCIE_VENDOR_SPECIFIC2                                                      0x010c
#define cfgBIF_CFG_DEV0_EPF3_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                              0x0150
#define cfgBIF_CFG_DEV0_EPF3_PCIE_UNCORR_ERR_STATUS                                                     0x0154
#define cfgBIF_CFG_DEV0_EPF3_PCIE_UNCORR_ERR_MASK                                                       0x0158
#define cfgBIF_CFG_DEV0_EPF3_PCIE_UNCORR_ERR_SEVERITY                                                   0x015c
#define cfgBIF_CFG_DEV0_EPF3_PCIE_CORR_ERR_STATUS                                                       0x0160
#define cfgBIF_CFG_DEV0_EPF3_PCIE_CORR_ERR_MASK                                                         0x0164
#define cfgBIF_CFG_DEV0_EPF3_PCIE_ADV_ERR_CAP_CNTL                                                      0x0168
#define cfgBIF_CFG_DEV0_EPF3_PCIE_HDR_LOG0                                                              0x016c
#define cfgBIF_CFG_DEV0_EPF3_PCIE_HDR_LOG1                                                              0x0170
#define cfgBIF_CFG_DEV0_EPF3_PCIE_HDR_LOG2                                                              0x0174
#define cfgBIF_CFG_DEV0_EPF3_PCIE_HDR_LOG3                                                              0x0178
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TLP_PREFIX_LOG0                                                       0x0188
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TLP_PREFIX_LOG1                                                       0x018c
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TLP_PREFIX_LOG2                                                       0x0190
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TLP_PREFIX_LOG3                                                       0x0194
#define cfgBIF_CFG_DEV0_EPF3_PCIE_BAR_ENH_CAP_LIST                                                      0x0200
#define cfgBIF_CFG_DEV0_EPF3_PCIE_BAR1_CAP                                                              0x0204
#define cfgBIF_CFG_DEV0_EPF3_PCIE_BAR1_CNTL                                                             0x0208
#define cfgBIF_CFG_DEV0_EPF3_PCIE_BAR2_CAP                                                              0x020c
#define cfgBIF_CFG_DEV0_EPF3_PCIE_BAR2_CNTL                                                             0x0210
#define cfgBIF_CFG_DEV0_EPF3_PCIE_BAR3_CAP                                                              0x0214
#define cfgBIF_CFG_DEV0_EPF3_PCIE_BAR3_CNTL                                                             0x0218
#define cfgBIF_CFG_DEV0_EPF3_PCIE_BAR4_CAP                                                              0x021c
#define cfgBIF_CFG_DEV0_EPF3_PCIE_BAR4_CNTL                                                             0x0220
#define cfgBIF_CFG_DEV0_EPF3_PCIE_BAR5_CAP                                                              0x0224
#define cfgBIF_CFG_DEV0_EPF3_PCIE_BAR5_CNTL                                                             0x0228
#define cfgBIF_CFG_DEV0_EPF3_PCIE_BAR6_CAP                                                              0x022c
#define cfgBIF_CFG_DEV0_EPF3_PCIE_BAR6_CNTL                                                             0x0230
#define cfgBIF_CFG_DEV0_EPF3_PCIE_PWR_BUDGET_ENH_CAP_LIST                                               0x0240
#define cfgBIF_CFG_DEV0_EPF3_PCIE_PWR_BUDGET_DATA_SELECT                                                0x0244
#define cfgBIF_CFG_DEV0_EPF3_PCIE_PWR_BUDGET_DATA                                                       0x0248
#define cfgBIF_CFG_DEV0_EPF3_PCIE_PWR_BUDGET_CAP                                                        0x024c
#define cfgBIF_CFG_DEV0_EPF3_PCIE_DPA_ENH_CAP_LIST                                                      0x0250
#define cfgBIF_CFG_DEV0_EPF3_PCIE_DPA_CAP                                                               0x0254
#define cfgBIF_CFG_DEV0_EPF3_PCIE_DPA_LATENCY_INDICATOR                                                 0x0258
#define cfgBIF_CFG_DEV0_EPF3_PCIE_DPA_STATUS                                                            0x025c
#define cfgBIF_CFG_DEV0_EPF3_PCIE_DPA_CNTL                                                              0x025e
#define cfgBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                              0x0260
#define cfgBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                              0x0261
#define cfgBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                              0x0262
#define cfgBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                              0x0263
#define cfgBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                              0x0264
#define cfgBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                              0x0265
#define cfgBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                              0x0266
#define cfgBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                              0x0267
#define cfgBIF_CFG_DEV0_EPF3_PCIE_ACS_ENH_CAP_LIST                                                      0x02a0
#define cfgBIF_CFG_DEV0_EPF3_PCIE_ACS_CAP                                                               0x02a4
#define cfgBIF_CFG_DEV0_EPF3_PCIE_ACS_CNTL                                                              0x02a6
#define cfgBIF_CFG_DEV0_EPF3_PCIE_PASID_ENH_CAP_LIST                                                    0x02d0
#define cfgBIF_CFG_DEV0_EPF3_PCIE_PASID_CAP                                                             0x02d4
#define cfgBIF_CFG_DEV0_EPF3_PCIE_PASID_CNTL                                                            0x02d6
#define cfgBIF_CFG_DEV0_EPF3_PCIE_ARI_ENH_CAP_LIST                                                      0x0328
#define cfgBIF_CFG_DEV0_EPF3_PCIE_ARI_CAP                                                               0x032c
#define cfgBIF_CFG_DEV0_EPF3_PCIE_ARI_CNTL                                                              0x032e
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_REQR_ENH_CAP_LIST                                                 0x0370
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_REQR_CAP                                                          0x0374
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_REQR_CNTL                                                         0x0378
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_0                                                        0x037c
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_1                                                        0x037e
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_2                                                        0x0380
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_3                                                        0x0382
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_4                                                        0x0384
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_5                                                        0x0386
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_6                                                        0x0388
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_7                                                        0x038a
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_8                                                        0x038c
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_9                                                        0x038e
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_10                                                       0x0390
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_11                                                       0x0392
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_12                                                       0x0394
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_13                                                       0x0396
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_14                                                       0x0398
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_15                                                       0x039a
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_16                                                       0x039c
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_17                                                       0x039e
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_18                                                       0x03a0
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_19                                                       0x03a2
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_20                                                       0x03a4
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_21                                                       0x03a6
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_22                                                       0x03a8
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_23                                                       0x03aa
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_24                                                       0x03ac
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_25                                                       0x03ae
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_26                                                       0x03b0
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_27                                                       0x03b2
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_28                                                       0x03b4
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_29                                                       0x03b6
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_30                                                       0x03b8
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_31                                                       0x03ba
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_32                                                       0x03bc
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_33                                                       0x03be
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_34                                                       0x03c0
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_35                                                       0x03c2
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_36                                                       0x03c4
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_37                                                       0x03c6
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_38                                                       0x03c8
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_39                                                       0x03ca
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_40                                                       0x03cc
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_41                                                       0x03ce
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_42                                                       0x03d0
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_43                                                       0x03d2
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_44                                                       0x03d4
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_45                                                       0x03d6
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_46                                                       0x03d8
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_47                                                       0x03da
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_48                                                       0x03dc
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_49                                                       0x03de
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_50                                                       0x03e0
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_51                                                       0x03e2
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_52                                                       0x03e4
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_53                                                       0x03e6
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_54                                                       0x03e8
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_55                                                       0x03ea
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_56                                                       0x03ec
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_57                                                       0x03ee
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_58                                                       0x03f0
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_59                                                       0x03f2
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_60                                                       0x03f4
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_61                                                       0x03f6
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_62                                                       0x03f8
#define cfgBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_63                                                       0x03fa


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf4_bifcfgdecp
// base address: 0x0
#define cfgBIF_CFG_DEV0_EPF4_VENDOR_ID                                                                  0x0000
#define cfgBIF_CFG_DEV0_EPF4_DEVICE_ID                                                                  0x0002
#define cfgBIF_CFG_DEV0_EPF4_COMMAND                                                                    0x0004
#define cfgBIF_CFG_DEV0_EPF4_STATUS                                                                     0x0006
#define cfgBIF_CFG_DEV0_EPF4_REVISION_ID                                                                0x0008
#define cfgBIF_CFG_DEV0_EPF4_PROG_INTERFACE                                                             0x0009
#define cfgBIF_CFG_DEV0_EPF4_SUB_CLASS                                                                  0x000a
#define cfgBIF_CFG_DEV0_EPF4_BASE_CLASS                                                                 0x000b
#define cfgBIF_CFG_DEV0_EPF4_CACHE_LINE                                                                 0x000c
#define cfgBIF_CFG_DEV0_EPF4_LATENCY                                                                    0x000d
#define cfgBIF_CFG_DEV0_EPF4_HEADER                                                                     0x000e
#define cfgBIF_CFG_DEV0_EPF4_BIST                                                                       0x000f
#define cfgBIF_CFG_DEV0_EPF4_BASE_ADDR_1                                                                0x0010
#define cfgBIF_CFG_DEV0_EPF4_BASE_ADDR_2                                                                0x0014
#define cfgBIF_CFG_DEV0_EPF4_BASE_ADDR_3                                                                0x0018
#define cfgBIF_CFG_DEV0_EPF4_BASE_ADDR_4                                                                0x001c
#define cfgBIF_CFG_DEV0_EPF4_BASE_ADDR_5                                                                0x0020
#define cfgBIF_CFG_DEV0_EPF4_BASE_ADDR_6                                                                0x0024
#define cfgBIF_CFG_DEV0_EPF4_CARDBUS_CIS_PTR                                                            0x0028
#define cfgBIF_CFG_DEV0_EPF4_ADAPTER_ID                                                                 0x002c
#define cfgBIF_CFG_DEV0_EPF4_ROM_BASE_ADDR                                                              0x0030
#define cfgBIF_CFG_DEV0_EPF4_CAP_PTR                                                                    0x0034
#define cfgBIF_CFG_DEV0_EPF4_INTERRUPT_LINE                                                             0x003c
#define cfgBIF_CFG_DEV0_EPF4_INTERRUPT_PIN                                                              0x003d
#define cfgBIF_CFG_DEV0_EPF4_MIN_GRANT                                                                  0x003e
#define cfgBIF_CFG_DEV0_EPF4_MAX_LATENCY                                                                0x003f
#define cfgBIF_CFG_DEV0_EPF4_VENDOR_CAP_LIST                                                            0x0048
#define cfgBIF_CFG_DEV0_EPF4_ADAPTER_ID_W                                                               0x004c
#define cfgBIF_CFG_DEV0_EPF4_PMI_CAP_LIST                                                               0x0050
#define cfgBIF_CFG_DEV0_EPF4_PMI_CAP                                                                    0x0052
#define cfgBIF_CFG_DEV0_EPF4_PMI_STATUS_CNTL                                                            0x0054
#define cfgBIF_CFG_DEV0_EPF4_SBRN                                                                       0x0060
#define cfgBIF_CFG_DEV0_EPF4_FLADJ                                                                      0x0061
#define cfgBIF_CFG_DEV0_EPF4_DBESL_DBESLD                                                               0x0062
#define cfgBIF_CFG_DEV0_EPF4_PCIE_CAP_LIST                                                              0x0064
#define cfgBIF_CFG_DEV0_EPF4_PCIE_CAP                                                                   0x0066
#define cfgBIF_CFG_DEV0_EPF4_DEVICE_CAP                                                                 0x0068
#define cfgBIF_CFG_DEV0_EPF4_DEVICE_CNTL                                                                0x006c
#define cfgBIF_CFG_DEV0_EPF4_DEVICE_STATUS                                                              0x006e
#define cfgBIF_CFG_DEV0_EPF4_LINK_CAP                                                                   0x0070
#define cfgBIF_CFG_DEV0_EPF4_LINK_CNTL                                                                  0x0074
#define cfgBIF_CFG_DEV0_EPF4_LINK_STATUS                                                                0x0076
#define cfgBIF_CFG_DEV0_EPF4_DEVICE_CAP2                                                                0x0088
#define cfgBIF_CFG_DEV0_EPF4_DEVICE_CNTL2                                                               0x008c
#define cfgBIF_CFG_DEV0_EPF4_DEVICE_STATUS2                                                             0x008e
#define cfgBIF_CFG_DEV0_EPF4_LINK_CAP2                                                                  0x0090
#define cfgBIF_CFG_DEV0_EPF4_LINK_CNTL2                                                                 0x0094
#define cfgBIF_CFG_DEV0_EPF4_LINK_STATUS2                                                               0x0096
#define cfgBIF_CFG_DEV0_EPF4_MSI_CAP_LIST                                                               0x00a0
#define cfgBIF_CFG_DEV0_EPF4_MSI_MSG_CNTL                                                               0x00a2
#define cfgBIF_CFG_DEV0_EPF4_MSI_MSG_ADDR_LO                                                            0x00a4
#define cfgBIF_CFG_DEV0_EPF4_MSI_MSG_ADDR_HI                                                            0x00a8
#define cfgBIF_CFG_DEV0_EPF4_MSI_MSG_DATA                                                               0x00a8
#define cfgBIF_CFG_DEV0_EPF4_MSI_EXT_MSG_DATA                                                           0x00aa
#define cfgBIF_CFG_DEV0_EPF4_MSI_MASK                                                                   0x00ac
#define cfgBIF_CFG_DEV0_EPF4_MSI_MSG_DATA_64                                                            0x00ac
#define cfgBIF_CFG_DEV0_EPF4_MSI_EXT_MSG_DATA_64                                                        0x00ae
#define cfgBIF_CFG_DEV0_EPF4_MSI_MASK_64                                                                0x00b0
#define cfgBIF_CFG_DEV0_EPF4_MSI_PENDING                                                                0x00b0
#define cfgBIF_CFG_DEV0_EPF4_MSI_PENDING_64                                                             0x00b4
#define cfgBIF_CFG_DEV0_EPF4_MSIX_CAP_LIST                                                              0x00c0
#define cfgBIF_CFG_DEV0_EPF4_MSIX_MSG_CNTL                                                              0x00c2
#define cfgBIF_CFG_DEV0_EPF4_MSIX_TABLE                                                                 0x00c4
#define cfgBIF_CFG_DEV0_EPF4_MSIX_PBA                                                                   0x00c8
#define cfgBIF_CFG_DEV0_EPF4_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                          0x0100
#define cfgBIF_CFG_DEV0_EPF4_PCIE_VENDOR_SPECIFIC_HDR                                                   0x0104
#define cfgBIF_CFG_DEV0_EPF4_PCIE_VENDOR_SPECIFIC1                                                      0x0108
#define cfgBIF_CFG_DEV0_EPF4_PCIE_VENDOR_SPECIFIC2                                                      0x010c
#define cfgBIF_CFG_DEV0_EPF4_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                              0x0150
#define cfgBIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_STATUS                                                     0x0154
#define cfgBIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_MASK                                                       0x0158
#define cfgBIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_SEVERITY                                                   0x015c
#define cfgBIF_CFG_DEV0_EPF4_PCIE_CORR_ERR_STATUS                                                       0x0160
#define cfgBIF_CFG_DEV0_EPF4_PCIE_CORR_ERR_MASK                                                         0x0164
#define cfgBIF_CFG_DEV0_EPF4_PCIE_ADV_ERR_CAP_CNTL                                                      0x0168
#define cfgBIF_CFG_DEV0_EPF4_PCIE_HDR_LOG0                                                              0x016c
#define cfgBIF_CFG_DEV0_EPF4_PCIE_HDR_LOG1                                                              0x0170
#define cfgBIF_CFG_DEV0_EPF4_PCIE_HDR_LOG2                                                              0x0174
#define cfgBIF_CFG_DEV0_EPF4_PCIE_HDR_LOG3                                                              0x0178
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TLP_PREFIX_LOG0                                                       0x0188
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TLP_PREFIX_LOG1                                                       0x018c
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TLP_PREFIX_LOG2                                                       0x0190
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TLP_PREFIX_LOG3                                                       0x0194
#define cfgBIF_CFG_DEV0_EPF4_PCIE_BAR_ENH_CAP_LIST                                                      0x0200
#define cfgBIF_CFG_DEV0_EPF4_PCIE_BAR1_CAP                                                              0x0204
#define cfgBIF_CFG_DEV0_EPF4_PCIE_BAR1_CNTL                                                             0x0208
#define cfgBIF_CFG_DEV0_EPF4_PCIE_BAR2_CAP                                                              0x020c
#define cfgBIF_CFG_DEV0_EPF4_PCIE_BAR2_CNTL                                                             0x0210
#define cfgBIF_CFG_DEV0_EPF4_PCIE_BAR3_CAP                                                              0x0214
#define cfgBIF_CFG_DEV0_EPF4_PCIE_BAR3_CNTL                                                             0x0218
#define cfgBIF_CFG_DEV0_EPF4_PCIE_BAR4_CAP                                                              0x021c
#define cfgBIF_CFG_DEV0_EPF4_PCIE_BAR4_CNTL                                                             0x0220
#define cfgBIF_CFG_DEV0_EPF4_PCIE_BAR5_CAP                                                              0x0224
#define cfgBIF_CFG_DEV0_EPF4_PCIE_BAR5_CNTL                                                             0x0228
#define cfgBIF_CFG_DEV0_EPF4_PCIE_BAR6_CAP                                                              0x022c
#define cfgBIF_CFG_DEV0_EPF4_PCIE_BAR6_CNTL                                                             0x0230
#define cfgBIF_CFG_DEV0_EPF4_PCIE_PWR_BUDGET_ENH_CAP_LIST                                               0x0240
#define cfgBIF_CFG_DEV0_EPF4_PCIE_PWR_BUDGET_DATA_SELECT                                                0x0244
#define cfgBIF_CFG_DEV0_EPF4_PCIE_PWR_BUDGET_DATA                                                       0x0248
#define cfgBIF_CFG_DEV0_EPF4_PCIE_PWR_BUDGET_CAP                                                        0x024c
#define cfgBIF_CFG_DEV0_EPF4_PCIE_DPA_ENH_CAP_LIST                                                      0x0250
#define cfgBIF_CFG_DEV0_EPF4_PCIE_DPA_CAP                                                               0x0254
#define cfgBIF_CFG_DEV0_EPF4_PCIE_DPA_LATENCY_INDICATOR                                                 0x0258
#define cfgBIF_CFG_DEV0_EPF4_PCIE_DPA_STATUS                                                            0x025c
#define cfgBIF_CFG_DEV0_EPF4_PCIE_DPA_CNTL                                                              0x025e
#define cfgBIF_CFG_DEV0_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                              0x0260
#define cfgBIF_CFG_DEV0_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                              0x0261
#define cfgBIF_CFG_DEV0_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                              0x0262
#define cfgBIF_CFG_DEV0_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                              0x0263
#define cfgBIF_CFG_DEV0_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                              0x0264
#define cfgBIF_CFG_DEV0_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                              0x0265
#define cfgBIF_CFG_DEV0_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                              0x0266
#define cfgBIF_CFG_DEV0_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                              0x0267
#define cfgBIF_CFG_DEV0_EPF4_PCIE_ACS_ENH_CAP_LIST                                                      0x02a0
#define cfgBIF_CFG_DEV0_EPF4_PCIE_ACS_CAP                                                               0x02a4
#define cfgBIF_CFG_DEV0_EPF4_PCIE_ACS_CNTL                                                              0x02a6
#define cfgBIF_CFG_DEV0_EPF4_PCIE_PASID_ENH_CAP_LIST                                                    0x02d0
#define cfgBIF_CFG_DEV0_EPF4_PCIE_PASID_CAP                                                             0x02d4
#define cfgBIF_CFG_DEV0_EPF4_PCIE_PASID_CNTL                                                            0x02d6
#define cfgBIF_CFG_DEV0_EPF4_PCIE_ARI_ENH_CAP_LIST                                                      0x0328
#define cfgBIF_CFG_DEV0_EPF4_PCIE_ARI_CAP                                                               0x032c
#define cfgBIF_CFG_DEV0_EPF4_PCIE_ARI_CNTL                                                              0x032e
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_REQR_ENH_CAP_LIST                                                 0x0370
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_REQR_CAP                                                          0x0374
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_REQR_CNTL                                                         0x0378
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_0                                                        0x037c
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_1                                                        0x037e
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_2                                                        0x0380
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_3                                                        0x0382
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_4                                                        0x0384
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_5                                                        0x0386
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_6                                                        0x0388
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_7                                                        0x038a
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_8                                                        0x038c
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_9                                                        0x038e
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_10                                                       0x0390
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_11                                                       0x0392
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_12                                                       0x0394
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_13                                                       0x0396
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_14                                                       0x0398
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_15                                                       0x039a
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_16                                                       0x039c
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_17                                                       0x039e
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_18                                                       0x03a0
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_19                                                       0x03a2
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_20                                                       0x03a4
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_21                                                       0x03a6
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_22                                                       0x03a8
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_23                                                       0x03aa
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_24                                                       0x03ac
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_25                                                       0x03ae
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_26                                                       0x03b0
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_27                                                       0x03b2
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_28                                                       0x03b4
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_29                                                       0x03b6
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_30                                                       0x03b8
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_31                                                       0x03ba
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_32                                                       0x03bc
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_33                                                       0x03be
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_34                                                       0x03c0
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_35                                                       0x03c2
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_36                                                       0x03c4
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_37                                                       0x03c6
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_38                                                       0x03c8
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_39                                                       0x03ca
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_40                                                       0x03cc
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_41                                                       0x03ce
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_42                                                       0x03d0
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_43                                                       0x03d2
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_44                                                       0x03d4
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_45                                                       0x03d6
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_46                                                       0x03d8
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_47                                                       0x03da
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_48                                                       0x03dc
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_49                                                       0x03de
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_50                                                       0x03e0
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_51                                                       0x03e2
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_52                                                       0x03e4
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_53                                                       0x03e6
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_54                                                       0x03e8
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_55                                                       0x03ea
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_56                                                       0x03ec
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_57                                                       0x03ee
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_58                                                       0x03f0
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_59                                                       0x03f2
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_60                                                       0x03f4
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_61                                                       0x03f6
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_62                                                       0x03f8
#define cfgBIF_CFG_DEV0_EPF4_PCIE_TPH_ST_TABLE_63                                                       0x03fa


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf5_bifcfgdecp
// base address: 0x0
#define cfgBIF_CFG_DEV0_EPF5_VENDOR_ID                                                                  0x0000
#define cfgBIF_CFG_DEV0_EPF5_DEVICE_ID                                                                  0x0002
#define cfgBIF_CFG_DEV0_EPF5_COMMAND                                                                    0x0004
#define cfgBIF_CFG_DEV0_EPF5_STATUS                                                                     0x0006
#define cfgBIF_CFG_DEV0_EPF5_REVISION_ID                                                                0x0008
#define cfgBIF_CFG_DEV0_EPF5_PROG_INTERFACE                                                             0x0009
#define cfgBIF_CFG_DEV0_EPF5_SUB_CLASS                                                                  0x000a
#define cfgBIF_CFG_DEV0_EPF5_BASE_CLASS                                                                 0x000b
#define cfgBIF_CFG_DEV0_EPF5_CACHE_LINE                                                                 0x000c
#define cfgBIF_CFG_DEV0_EPF5_LATENCY                                                                    0x000d
#define cfgBIF_CFG_DEV0_EPF5_HEADER                                                                     0x000e
#define cfgBIF_CFG_DEV0_EPF5_BIST                                                                       0x000f
#define cfgBIF_CFG_DEV0_EPF5_BASE_ADDR_1                                                                0x0010
#define cfgBIF_CFG_DEV0_EPF5_BASE_ADDR_2                                                                0x0014
#define cfgBIF_CFG_DEV0_EPF5_BASE_ADDR_3                                                                0x0018
#define cfgBIF_CFG_DEV0_EPF5_BASE_ADDR_4                                                                0x001c
#define cfgBIF_CFG_DEV0_EPF5_BASE_ADDR_5                                                                0x0020
#define cfgBIF_CFG_DEV0_EPF5_BASE_ADDR_6                                                                0x0024
#define cfgBIF_CFG_DEV0_EPF5_CARDBUS_CIS_PTR                                                            0x0028
#define cfgBIF_CFG_DEV0_EPF5_ADAPTER_ID                                                                 0x002c
#define cfgBIF_CFG_DEV0_EPF5_ROM_BASE_ADDR                                                              0x0030
#define cfgBIF_CFG_DEV0_EPF5_CAP_PTR                                                                    0x0034
#define cfgBIF_CFG_DEV0_EPF5_INTERRUPT_LINE                                                             0x003c
#define cfgBIF_CFG_DEV0_EPF5_INTERRUPT_PIN                                                              0x003d
#define cfgBIF_CFG_DEV0_EPF5_MIN_GRANT                                                                  0x003e
#define cfgBIF_CFG_DEV0_EPF5_MAX_LATENCY                                                                0x003f
#define cfgBIF_CFG_DEV0_EPF5_VENDOR_CAP_LIST                                                            0x0048
#define cfgBIF_CFG_DEV0_EPF5_ADAPTER_ID_W                                                               0x004c
#define cfgBIF_CFG_DEV0_EPF5_PMI_CAP_LIST                                                               0x0050
#define cfgBIF_CFG_DEV0_EPF5_PMI_CAP                                                                    0x0052
#define cfgBIF_CFG_DEV0_EPF5_PMI_STATUS_CNTL                                                            0x0054
#define cfgBIF_CFG_DEV0_EPF5_SBRN                                                                       0x0060
#define cfgBIF_CFG_DEV0_EPF5_FLADJ                                                                      0x0061
#define cfgBIF_CFG_DEV0_EPF5_DBESL_DBESLD                                                               0x0062
#define cfgBIF_CFG_DEV0_EPF5_PCIE_CAP_LIST                                                              0x0064
#define cfgBIF_CFG_DEV0_EPF5_PCIE_CAP                                                                   0x0066
#define cfgBIF_CFG_DEV0_EPF5_DEVICE_CAP                                                                 0x0068
#define cfgBIF_CFG_DEV0_EPF5_DEVICE_CNTL                                                                0x006c
#define cfgBIF_CFG_DEV0_EPF5_DEVICE_STATUS                                                              0x006e
#define cfgBIF_CFG_DEV0_EPF5_LINK_CAP                                                                   0x0070
#define cfgBIF_CFG_DEV0_EPF5_LINK_CNTL                                                                  0x0074
#define cfgBIF_CFG_DEV0_EPF5_LINK_STATUS                                                                0x0076
#define cfgBIF_CFG_DEV0_EPF5_DEVICE_CAP2                                                                0x0088
#define cfgBIF_CFG_DEV0_EPF5_DEVICE_CNTL2                                                               0x008c
#define cfgBIF_CFG_DEV0_EPF5_DEVICE_STATUS2                                                             0x008e
#define cfgBIF_CFG_DEV0_EPF5_LINK_CAP2                                                                  0x0090
#define cfgBIF_CFG_DEV0_EPF5_LINK_CNTL2                                                                 0x0094
#define cfgBIF_CFG_DEV0_EPF5_LINK_STATUS2                                                               0x0096
#define cfgBIF_CFG_DEV0_EPF5_MSI_CAP_LIST                                                               0x00a0
#define cfgBIF_CFG_DEV0_EPF5_MSI_MSG_CNTL                                                               0x00a2
#define cfgBIF_CFG_DEV0_EPF5_MSI_MSG_ADDR_LO                                                            0x00a4
#define cfgBIF_CFG_DEV0_EPF5_MSI_MSG_ADDR_HI                                                            0x00a8
#define cfgBIF_CFG_DEV0_EPF5_MSI_MSG_DATA                                                               0x00a8
#define cfgBIF_CFG_DEV0_EPF5_MSI_EXT_MSG_DATA                                                           0x00aa
#define cfgBIF_CFG_DEV0_EPF5_MSI_MASK                                                                   0x00ac
#define cfgBIF_CFG_DEV0_EPF5_MSI_MSG_DATA_64                                                            0x00ac
#define cfgBIF_CFG_DEV0_EPF5_MSI_EXT_MSG_DATA_64                                                        0x00ae
#define cfgBIF_CFG_DEV0_EPF5_MSI_MASK_64                                                                0x00b0
#define cfgBIF_CFG_DEV0_EPF5_MSI_PENDING                                                                0x00b0
#define cfgBIF_CFG_DEV0_EPF5_MSI_PENDING_64                                                             0x00b4
#define cfgBIF_CFG_DEV0_EPF5_MSIX_CAP_LIST                                                              0x00c0
#define cfgBIF_CFG_DEV0_EPF5_MSIX_MSG_CNTL                                                              0x00c2
#define cfgBIF_CFG_DEV0_EPF5_MSIX_TABLE                                                                 0x00c4
#define cfgBIF_CFG_DEV0_EPF5_MSIX_PBA                                                                   0x00c8
#define cfgBIF_CFG_DEV0_EPF5_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                          0x0100
#define cfgBIF_CFG_DEV0_EPF5_PCIE_VENDOR_SPECIFIC_HDR                                                   0x0104
#define cfgBIF_CFG_DEV0_EPF5_PCIE_VENDOR_SPECIFIC1                                                      0x0108
#define cfgBIF_CFG_DEV0_EPF5_PCIE_VENDOR_SPECIFIC2                                                      0x010c
#define cfgBIF_CFG_DEV0_EPF5_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                              0x0150
#define cfgBIF_CFG_DEV0_EPF5_PCIE_UNCORR_ERR_STATUS                                                     0x0154
#define cfgBIF_CFG_DEV0_EPF5_PCIE_UNCORR_ERR_MASK                                                       0x0158
#define cfgBIF_CFG_DEV0_EPF5_PCIE_UNCORR_ERR_SEVERITY                                                   0x015c
#define cfgBIF_CFG_DEV0_EPF5_PCIE_CORR_ERR_STATUS                                                       0x0160
#define cfgBIF_CFG_DEV0_EPF5_PCIE_CORR_ERR_MASK                                                         0x0164
#define cfgBIF_CFG_DEV0_EPF5_PCIE_ADV_ERR_CAP_CNTL                                                      0x0168
#define cfgBIF_CFG_DEV0_EPF5_PCIE_HDR_LOG0                                                              0x016c
#define cfgBIF_CFG_DEV0_EPF5_PCIE_HDR_LOG1                                                              0x0170
#define cfgBIF_CFG_DEV0_EPF5_PCIE_HDR_LOG2                                                              0x0174
#define cfgBIF_CFG_DEV0_EPF5_PCIE_HDR_LOG3                                                              0x0178
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TLP_PREFIX_LOG0                                                       0x0188
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TLP_PREFIX_LOG1                                                       0x018c
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TLP_PREFIX_LOG2                                                       0x0190
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TLP_PREFIX_LOG3                                                       0x0194
#define cfgBIF_CFG_DEV0_EPF5_PCIE_BAR_ENH_CAP_LIST                                                      0x0200
#define cfgBIF_CFG_DEV0_EPF5_PCIE_BAR1_CAP                                                              0x0204
#define cfgBIF_CFG_DEV0_EPF5_PCIE_BAR1_CNTL                                                             0x0208
#define cfgBIF_CFG_DEV0_EPF5_PCIE_BAR2_CAP                                                              0x020c
#define cfgBIF_CFG_DEV0_EPF5_PCIE_BAR2_CNTL                                                             0x0210
#define cfgBIF_CFG_DEV0_EPF5_PCIE_BAR3_CAP                                                              0x0214
#define cfgBIF_CFG_DEV0_EPF5_PCIE_BAR3_CNTL                                                             0x0218
#define cfgBIF_CFG_DEV0_EPF5_PCIE_BAR4_CAP                                                              0x021c
#define cfgBIF_CFG_DEV0_EPF5_PCIE_BAR4_CNTL                                                             0x0220
#define cfgBIF_CFG_DEV0_EPF5_PCIE_BAR5_CAP                                                              0x0224
#define cfgBIF_CFG_DEV0_EPF5_PCIE_BAR5_CNTL                                                             0x0228
#define cfgBIF_CFG_DEV0_EPF5_PCIE_BAR6_CAP                                                              0x022c
#define cfgBIF_CFG_DEV0_EPF5_PCIE_BAR6_CNTL                                                             0x0230
#define cfgBIF_CFG_DEV0_EPF5_PCIE_PWR_BUDGET_ENH_CAP_LIST                                               0x0240
#define cfgBIF_CFG_DEV0_EPF5_PCIE_PWR_BUDGET_DATA_SELECT                                                0x0244
#define cfgBIF_CFG_DEV0_EPF5_PCIE_PWR_BUDGET_DATA                                                       0x0248
#define cfgBIF_CFG_DEV0_EPF5_PCIE_PWR_BUDGET_CAP                                                        0x024c
#define cfgBIF_CFG_DEV0_EPF5_PCIE_DPA_ENH_CAP_LIST                                                      0x0250
#define cfgBIF_CFG_DEV0_EPF5_PCIE_DPA_CAP                                                               0x0254
#define cfgBIF_CFG_DEV0_EPF5_PCIE_DPA_LATENCY_INDICATOR                                                 0x0258
#define cfgBIF_CFG_DEV0_EPF5_PCIE_DPA_STATUS                                                            0x025c
#define cfgBIF_CFG_DEV0_EPF5_PCIE_DPA_CNTL                                                              0x025e
#define cfgBIF_CFG_DEV0_EPF5_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                              0x0260
#define cfgBIF_CFG_DEV0_EPF5_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                              0x0261
#define cfgBIF_CFG_DEV0_EPF5_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                              0x0262
#define cfgBIF_CFG_DEV0_EPF5_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                              0x0263
#define cfgBIF_CFG_DEV0_EPF5_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                              0x0264
#define cfgBIF_CFG_DEV0_EPF5_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                              0x0265
#define cfgBIF_CFG_DEV0_EPF5_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                              0x0266
#define cfgBIF_CFG_DEV0_EPF5_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                              0x0267
#define cfgBIF_CFG_DEV0_EPF5_PCIE_ACS_ENH_CAP_LIST                                                      0x02a0
#define cfgBIF_CFG_DEV0_EPF5_PCIE_ACS_CAP                                                               0x02a4
#define cfgBIF_CFG_DEV0_EPF5_PCIE_ACS_CNTL                                                              0x02a6
#define cfgBIF_CFG_DEV0_EPF5_PCIE_PASID_ENH_CAP_LIST                                                    0x02d0
#define cfgBIF_CFG_DEV0_EPF5_PCIE_PASID_CAP                                                             0x02d4
#define cfgBIF_CFG_DEV0_EPF5_PCIE_PASID_CNTL                                                            0x02d6
#define cfgBIF_CFG_DEV0_EPF5_PCIE_ARI_ENH_CAP_LIST                                                      0x0328
#define cfgBIF_CFG_DEV0_EPF5_PCIE_ARI_CAP                                                               0x032c
#define cfgBIF_CFG_DEV0_EPF5_PCIE_ARI_CNTL                                                              0x032e
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_REQR_ENH_CAP_LIST                                                 0x0370
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_REQR_CAP                                                          0x0374
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_REQR_CNTL                                                         0x0378
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_0                                                        0x037c
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_1                                                        0x037e
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_2                                                        0x0380
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_3                                                        0x0382
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_4                                                        0x0384
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_5                                                        0x0386
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_6                                                        0x0388
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_7                                                        0x038a
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_8                                                        0x038c
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_9                                                        0x038e
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_10                                                       0x0390
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_11                                                       0x0392
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_12                                                       0x0394
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_13                                                       0x0396
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_14                                                       0x0398
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_15                                                       0x039a
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_16                                                       0x039c
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_17                                                       0x039e
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_18                                                       0x03a0
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_19                                                       0x03a2
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_20                                                       0x03a4
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_21                                                       0x03a6
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_22                                                       0x03a8
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_23                                                       0x03aa
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_24                                                       0x03ac
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_25                                                       0x03ae
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_26                                                       0x03b0
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_27                                                       0x03b2
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_28                                                       0x03b4
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_29                                                       0x03b6
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_30                                                       0x03b8
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_31                                                       0x03ba
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_32                                                       0x03bc
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_33                                                       0x03be
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_34                                                       0x03c0
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_35                                                       0x03c2
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_36                                                       0x03c4
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_37                                                       0x03c6
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_38                                                       0x03c8
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_39                                                       0x03ca
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_40                                                       0x03cc
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_41                                                       0x03ce
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_42                                                       0x03d0
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_43                                                       0x03d2
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_44                                                       0x03d4
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_45                                                       0x03d6
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_46                                                       0x03d8
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_47                                                       0x03da
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_48                                                       0x03dc
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_49                                                       0x03de
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_50                                                       0x03e0
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_51                                                       0x03e2
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_52                                                       0x03e4
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_53                                                       0x03e6
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_54                                                       0x03e8
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_55                                                       0x03ea
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_56                                                       0x03ec
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_57                                                       0x03ee
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_58                                                       0x03f0
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_59                                                       0x03f2
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_60                                                       0x03f4
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_61                                                       0x03f6
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_62                                                       0x03f8
#define cfgBIF_CFG_DEV0_EPF5_PCIE_TPH_ST_TABLE_63                                                       0x03fa


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf6_bifcfgdecp
// base address: 0x0
#define cfgBIF_CFG_DEV0_EPF6_VENDOR_ID                                                                  0x0000
#define cfgBIF_CFG_DEV0_EPF6_DEVICE_ID                                                                  0x0002
#define cfgBIF_CFG_DEV0_EPF6_COMMAND                                                                    0x0004
#define cfgBIF_CFG_DEV0_EPF6_STATUS                                                                     0x0006
#define cfgBIF_CFG_DEV0_EPF6_REVISION_ID                                                                0x0008
#define cfgBIF_CFG_DEV0_EPF6_PROG_INTERFACE                                                             0x0009
#define cfgBIF_CFG_DEV0_EPF6_SUB_CLASS                                                                  0x000a
#define cfgBIF_CFG_DEV0_EPF6_BASE_CLASS                                                                 0x000b
#define cfgBIF_CFG_DEV0_EPF6_CACHE_LINE                                                                 0x000c
#define cfgBIF_CFG_DEV0_EPF6_LATENCY                                                                    0x000d
#define cfgBIF_CFG_DEV0_EPF6_HEADER                                                                     0x000e
#define cfgBIF_CFG_DEV0_EPF6_BIST                                                                       0x000f
#define cfgBIF_CFG_DEV0_EPF6_BASE_ADDR_1                                                                0x0010
#define cfgBIF_CFG_DEV0_EPF6_BASE_ADDR_2                                                                0x0014
#define cfgBIF_CFG_DEV0_EPF6_BASE_ADDR_3                                                                0x0018
#define cfgBIF_CFG_DEV0_EPF6_BASE_ADDR_4                                                                0x001c
#define cfgBIF_CFG_DEV0_EPF6_BASE_ADDR_5                                                                0x0020
#define cfgBIF_CFG_DEV0_EPF6_BASE_ADDR_6                                                                0x0024
#define cfgBIF_CFG_DEV0_EPF6_CARDBUS_CIS_PTR                                                            0x0028
#define cfgBIF_CFG_DEV0_EPF6_ADAPTER_ID                                                                 0x002c
#define cfgBIF_CFG_DEV0_EPF6_ROM_BASE_ADDR                                                              0x0030
#define cfgBIF_CFG_DEV0_EPF6_CAP_PTR                                                                    0x0034
#define cfgBIF_CFG_DEV0_EPF6_INTERRUPT_LINE                                                             0x003c
#define cfgBIF_CFG_DEV0_EPF6_INTERRUPT_PIN                                                              0x003d
#define cfgBIF_CFG_DEV0_EPF6_MIN_GRANT                                                                  0x003e
#define cfgBIF_CFG_DEV0_EPF6_MAX_LATENCY                                                                0x003f
#define cfgBIF_CFG_DEV0_EPF6_VENDOR_CAP_LIST                                                            0x0048
#define cfgBIF_CFG_DEV0_EPF6_ADAPTER_ID_W                                                               0x004c
#define cfgBIF_CFG_DEV0_EPF6_PMI_CAP_LIST                                                               0x0050
#define cfgBIF_CFG_DEV0_EPF6_PMI_CAP                                                                    0x0052
#define cfgBIF_CFG_DEV0_EPF6_PMI_STATUS_CNTL                                                            0x0054
#define cfgBIF_CFG_DEV0_EPF6_SBRN                                                                       0x0060
#define cfgBIF_CFG_DEV0_EPF6_FLADJ                                                                      0x0061
#define cfgBIF_CFG_DEV0_EPF6_DBESL_DBESLD                                                               0x0062
#define cfgBIF_CFG_DEV0_EPF6_PCIE_CAP_LIST                                                              0x0064
#define cfgBIF_CFG_DEV0_EPF6_PCIE_CAP                                                                   0x0066
#define cfgBIF_CFG_DEV0_EPF6_DEVICE_CAP                                                                 0x0068
#define cfgBIF_CFG_DEV0_EPF6_DEVICE_CNTL                                                                0x006c
#define cfgBIF_CFG_DEV0_EPF6_DEVICE_STATUS                                                              0x006e
#define cfgBIF_CFG_DEV0_EPF6_LINK_CAP                                                                   0x0070
#define cfgBIF_CFG_DEV0_EPF6_LINK_CNTL                                                                  0x0074
#define cfgBIF_CFG_DEV0_EPF6_LINK_STATUS                                                                0x0076
#define cfgBIF_CFG_DEV0_EPF6_DEVICE_CAP2                                                                0x0088
#define cfgBIF_CFG_DEV0_EPF6_DEVICE_CNTL2                                                               0x008c
#define cfgBIF_CFG_DEV0_EPF6_DEVICE_STATUS2                                                             0x008e
#define cfgBIF_CFG_DEV0_EPF6_LINK_CAP2                                                                  0x0090
#define cfgBIF_CFG_DEV0_EPF6_LINK_CNTL2                                                                 0x0094
#define cfgBIF_CFG_DEV0_EPF6_LINK_STATUS2                                                               0x0096
#define cfgBIF_CFG_DEV0_EPF6_MSI_CAP_LIST                                                               0x00a0
#define cfgBIF_CFG_DEV0_EPF6_MSI_MSG_CNTL                                                               0x00a2
#define cfgBIF_CFG_DEV0_EPF6_MSI_MSG_ADDR_LO                                                            0x00a4
#define cfgBIF_CFG_DEV0_EPF6_MSI_MSG_ADDR_HI                                                            0x00a8
#define cfgBIF_CFG_DEV0_EPF6_MSI_MSG_DATA                                                               0x00a8
#define cfgBIF_CFG_DEV0_EPF6_MSI_EXT_MSG_DATA                                                           0x00aa
#define cfgBIF_CFG_DEV0_EPF6_MSI_MASK                                                                   0x00ac
#define cfgBIF_CFG_DEV0_EPF6_MSI_MSG_DATA_64                                                            0x00ac
#define cfgBIF_CFG_DEV0_EPF6_MSI_EXT_MSG_DATA_64                                                        0x00ae
#define cfgBIF_CFG_DEV0_EPF6_MSI_MASK_64                                                                0x00b0
#define cfgBIF_CFG_DEV0_EPF6_MSI_PENDING                                                                0x00b0
#define cfgBIF_CFG_DEV0_EPF6_MSI_PENDING_64                                                             0x00b4
#define cfgBIF_CFG_DEV0_EPF6_MSIX_CAP_LIST                                                              0x00c0
#define cfgBIF_CFG_DEV0_EPF6_MSIX_MSG_CNTL                                                              0x00c2
#define cfgBIF_CFG_DEV0_EPF6_MSIX_TABLE                                                                 0x00c4
#define cfgBIF_CFG_DEV0_EPF6_MSIX_PBA                                                                   0x00c8
#define cfgBIF_CFG_DEV0_EPF6_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                          0x0100
#define cfgBIF_CFG_DEV0_EPF6_PCIE_VENDOR_SPECIFIC_HDR                                                   0x0104
#define cfgBIF_CFG_DEV0_EPF6_PCIE_VENDOR_SPECIFIC1                                                      0x0108
#define cfgBIF_CFG_DEV0_EPF6_PCIE_VENDOR_SPECIFIC2                                                      0x010c
#define cfgBIF_CFG_DEV0_EPF6_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                              0x0150
#define cfgBIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_STATUS                                                     0x0154
#define cfgBIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_MASK                                                       0x0158
#define cfgBIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_SEVERITY                                                   0x015c
#define cfgBIF_CFG_DEV0_EPF6_PCIE_CORR_ERR_STATUS                                                       0x0160
#define cfgBIF_CFG_DEV0_EPF6_PCIE_CORR_ERR_MASK                                                         0x0164
#define cfgBIF_CFG_DEV0_EPF6_PCIE_ADV_ERR_CAP_CNTL                                                      0x0168
#define cfgBIF_CFG_DEV0_EPF6_PCIE_HDR_LOG0                                                              0x016c
#define cfgBIF_CFG_DEV0_EPF6_PCIE_HDR_LOG1                                                              0x0170
#define cfgBIF_CFG_DEV0_EPF6_PCIE_HDR_LOG2                                                              0x0174
#define cfgBIF_CFG_DEV0_EPF6_PCIE_HDR_LOG3                                                              0x0178
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TLP_PREFIX_LOG0                                                       0x0188
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TLP_PREFIX_LOG1                                                       0x018c
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TLP_PREFIX_LOG2                                                       0x0190
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TLP_PREFIX_LOG3                                                       0x0194
#define cfgBIF_CFG_DEV0_EPF6_PCIE_BAR_ENH_CAP_LIST                                                      0x0200
#define cfgBIF_CFG_DEV0_EPF6_PCIE_BAR1_CAP                                                              0x0204
#define cfgBIF_CFG_DEV0_EPF6_PCIE_BAR1_CNTL                                                             0x0208
#define cfgBIF_CFG_DEV0_EPF6_PCIE_BAR2_CAP                                                              0x020c
#define cfgBIF_CFG_DEV0_EPF6_PCIE_BAR2_CNTL                                                             0x0210
#define cfgBIF_CFG_DEV0_EPF6_PCIE_BAR3_CAP                                                              0x0214
#define cfgBIF_CFG_DEV0_EPF6_PCIE_BAR3_CNTL                                                             0x0218
#define cfgBIF_CFG_DEV0_EPF6_PCIE_BAR4_CAP                                                              0x021c
#define cfgBIF_CFG_DEV0_EPF6_PCIE_BAR4_CNTL                                                             0x0220
#define cfgBIF_CFG_DEV0_EPF6_PCIE_BAR5_CAP                                                              0x0224
#define cfgBIF_CFG_DEV0_EPF6_PCIE_BAR5_CNTL                                                             0x0228
#define cfgBIF_CFG_DEV0_EPF6_PCIE_BAR6_CAP                                                              0x022c
#define cfgBIF_CFG_DEV0_EPF6_PCIE_BAR6_CNTL                                                             0x0230
#define cfgBIF_CFG_DEV0_EPF6_PCIE_PWR_BUDGET_ENH_CAP_LIST                                               0x0240
#define cfgBIF_CFG_DEV0_EPF6_PCIE_PWR_BUDGET_DATA_SELECT                                                0x0244
#define cfgBIF_CFG_DEV0_EPF6_PCIE_PWR_BUDGET_DATA                                                       0x0248
#define cfgBIF_CFG_DEV0_EPF6_PCIE_PWR_BUDGET_CAP                                                        0x024c
#define cfgBIF_CFG_DEV0_EPF6_PCIE_DPA_ENH_CAP_LIST                                                      0x0250
#define cfgBIF_CFG_DEV0_EPF6_PCIE_DPA_CAP                                                               0x0254
#define cfgBIF_CFG_DEV0_EPF6_PCIE_DPA_LATENCY_INDICATOR                                                 0x0258
#define cfgBIF_CFG_DEV0_EPF6_PCIE_DPA_STATUS                                                            0x025c
#define cfgBIF_CFG_DEV0_EPF6_PCIE_DPA_CNTL                                                              0x025e
#define cfgBIF_CFG_DEV0_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                              0x0260
#define cfgBIF_CFG_DEV0_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                              0x0261
#define cfgBIF_CFG_DEV0_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                              0x0262
#define cfgBIF_CFG_DEV0_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                              0x0263
#define cfgBIF_CFG_DEV0_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                              0x0264
#define cfgBIF_CFG_DEV0_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                              0x0265
#define cfgBIF_CFG_DEV0_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                              0x0266
#define cfgBIF_CFG_DEV0_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                              0x0267
#define cfgBIF_CFG_DEV0_EPF6_PCIE_ACS_ENH_CAP_LIST                                                      0x02a0
#define cfgBIF_CFG_DEV0_EPF6_PCIE_ACS_CAP                                                               0x02a4
#define cfgBIF_CFG_DEV0_EPF6_PCIE_ACS_CNTL                                                              0x02a6
#define cfgBIF_CFG_DEV0_EPF6_PCIE_PASID_ENH_CAP_LIST                                                    0x02d0
#define cfgBIF_CFG_DEV0_EPF6_PCIE_PASID_CAP                                                             0x02d4
#define cfgBIF_CFG_DEV0_EPF6_PCIE_PASID_CNTL                                                            0x02d6
#define cfgBIF_CFG_DEV0_EPF6_PCIE_ARI_ENH_CAP_LIST                                                      0x0328
#define cfgBIF_CFG_DEV0_EPF6_PCIE_ARI_CAP                                                               0x032c
#define cfgBIF_CFG_DEV0_EPF6_PCIE_ARI_CNTL                                                              0x032e
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_REQR_ENH_CAP_LIST                                                 0x0370
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_REQR_CAP                                                          0x0374
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_REQR_CNTL                                                         0x0378
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_0                                                        0x037c
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_1                                                        0x037e
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_2                                                        0x0380
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_3                                                        0x0382
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_4                                                        0x0384
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_5                                                        0x0386
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_6                                                        0x0388
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_7                                                        0x038a
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_8                                                        0x038c
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_9                                                        0x038e
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_10                                                       0x0390
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_11                                                       0x0392
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_12                                                       0x0394
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_13                                                       0x0396
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_14                                                       0x0398
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_15                                                       0x039a
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_16                                                       0x039c
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_17                                                       0x039e
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_18                                                       0x03a0
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_19                                                       0x03a2
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_20                                                       0x03a4
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_21                                                       0x03a6
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_22                                                       0x03a8
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_23                                                       0x03aa
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_24                                                       0x03ac
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_25                                                       0x03ae
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_26                                                       0x03b0
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_27                                                       0x03b2
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_28                                                       0x03b4
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_29                                                       0x03b6
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_30                                                       0x03b8
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_31                                                       0x03ba
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_32                                                       0x03bc
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_33                                                       0x03be
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_34                                                       0x03c0
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_35                                                       0x03c2
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_36                                                       0x03c4
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_37                                                       0x03c6
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_38                                                       0x03c8
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_39                                                       0x03ca
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_40                                                       0x03cc
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_41                                                       0x03ce
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_42                                                       0x03d0
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_43                                                       0x03d2
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_44                                                       0x03d4
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_45                                                       0x03d6
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_46                                                       0x03d8
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_47                                                       0x03da
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_48                                                       0x03dc
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_49                                                       0x03de
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_50                                                       0x03e0
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_51                                                       0x03e2
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_52                                                       0x03e4
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_53                                                       0x03e6
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_54                                                       0x03e8
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_55                                                       0x03ea
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_56                                                       0x03ec
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_57                                                       0x03ee
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_58                                                       0x03f0
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_59                                                       0x03f2
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_60                                                       0x03f4
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_61                                                       0x03f6
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_62                                                       0x03f8
#define cfgBIF_CFG_DEV0_EPF6_PCIE_TPH_ST_TABLE_63                                                       0x03fa


// addressBlock: nbio_pcie0_bifplr0_cfgdecp
// base address: 0x0
#define cfgBIFPLR0_VENDOR_ID                                                                            0x0000
#define cfgBIFPLR0_DEVICE_ID                                                                            0x0002
#define cfgBIFPLR0_COMMAND                                                                              0x0004
#define cfgBIFPLR0_STATUS                                                                               0x0006
#define cfgBIFPLR0_REVISION_ID                                                                          0x0008
#define cfgBIFPLR0_PROG_INTERFACE                                                                       0x0009
#define cfgBIFPLR0_SUB_CLASS                                                                            0x000a
#define cfgBIFPLR0_BASE_CLASS                                                                           0x000b
#define cfgBIFPLR0_CACHE_LINE                                                                           0x000c
#define cfgBIFPLR0_LATENCY                                                                              0x000d
#define cfgBIFPLR0_HEADER                                                                               0x000e
#define cfgBIFPLR0_BIST                                                                                 0x000f
#define cfgBIFPLR0_SUB_BUS_NUMBER_LATENCY                                                               0x0018
#define cfgBIFPLR0_IO_BASE_LIMIT                                                                        0x001c
#define cfgBIFPLR0_SECONDARY_STATUS                                                                     0x001e
#define cfgBIFPLR0_MEM_BASE_LIMIT                                                                       0x0020
#define cfgBIFPLR0_PREF_BASE_LIMIT                                                                      0x0024
#define cfgBIFPLR0_PREF_BASE_UPPER                                                                      0x0028
#define cfgBIFPLR0_PREF_LIMIT_UPPER                                                                     0x002c
#define cfgBIFPLR0_IO_BASE_LIMIT_HI                                                                     0x0030
#define cfgBIFPLR0_CAP_PTR                                                                              0x0034
#define cfgBIFPLR0_ROM_BASE_ADDR                                                                        0x0038
#define cfgBIFPLR0_INTERRUPT_LINE                                                                       0x003c
#define cfgBIFPLR0_INTERRUPT_PIN                                                                        0x003d
#define cfgBIFPLR0_IRQ_BRIDGE_CNTL                                                                      0x003e
#define cfgBIFPLR0_EXT_BRIDGE_CNTL                                                                      0x0040
#define cfgBIFPLR0_VENDOR_CAP_LIST                                                                      0x0048
#define cfgBIFPLR0_ADAPTER_ID_W                                                                         0x004c
#define cfgBIFPLR0_PMI_CAP_LIST                                                                         0x0050
#define cfgBIFPLR0_PMI_CAP                                                                              0x0052
#define cfgBIFPLR0_PMI_STATUS_CNTL                                                                      0x0054
#define cfgBIFPLR0_PCIE_CAP_LIST                                                                        0x0058
#define cfgBIFPLR0_PCIE_CAP                                                                             0x005a
#define cfgBIFPLR0_DEVICE_CAP                                                                           0x005c
#define cfgBIFPLR0_DEVICE_CNTL                                                                          0x0060
#define cfgBIFPLR0_DEVICE_STATUS                                                                        0x0062
#define cfgBIFPLR0_LINK_CAP                                                                             0x0064
#define cfgBIFPLR0_LINK_CNTL                                                                            0x0068
#define cfgBIFPLR0_LINK_STATUS                                                                          0x006a
#define cfgBIFPLR0_SLOT_CAP                                                                             0x006c
#define cfgBIFPLR0_SLOT_CNTL                                                                            0x0070
#define cfgBIFPLR0_SLOT_STATUS                                                                          0x0072
#define cfgBIFPLR0_ROOT_CNTL                                                                            0x0074
#define cfgBIFPLR0_ROOT_CAP                                                                             0x0076
#define cfgBIFPLR0_ROOT_STATUS                                                                          0x0078
#define cfgBIFPLR0_DEVICE_CAP2                                                                          0x007c
#define cfgBIFPLR0_DEVICE_CNTL2                                                                         0x0080
#define cfgBIFPLR0_DEVICE_STATUS2                                                                       0x0082
#define cfgBIFPLR0_LINK_CAP2                                                                            0x0084
#define cfgBIFPLR0_LINK_CNTL2                                                                           0x0088
#define cfgBIFPLR0_LINK_STATUS2                                                                         0x008a
#define cfgBIFPLR0_SLOT_CAP2                                                                            0x008c
#define cfgBIFPLR0_SLOT_CNTL2                                                                           0x0090
#define cfgBIFPLR0_SLOT_STATUS2                                                                         0x0092
#define cfgBIFPLR0_MSI_CAP_LIST                                                                         0x00a0
#define cfgBIFPLR0_MSI_MSG_CNTL                                                                         0x00a2
#define cfgBIFPLR0_MSI_MSG_ADDR_LO                                                                      0x00a4
#define cfgBIFPLR0_MSI_MSG_ADDR_HI                                                                      0x00a8
#define cfgBIFPLR0_MSI_MSG_DATA                                                                         0x00a8
#define cfgBIFPLR0_MSI_MSG_DATA_64                                                                      0x00ac
#define cfgBIFPLR0_SSID_CAP_LIST                                                                        0x00c0
#define cfgBIFPLR0_SSID_CAP                                                                             0x00c4
#define cfgBIFPLR0_MSI_MAP_CAP_LIST                                                                     0x00c8
#define cfgBIFPLR0_MSI_MAP_CAP                                                                          0x00ca
#define cfgBIFPLR0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                                    0x0100
#define cfgBIFPLR0_PCIE_VENDOR_SPECIFIC_HDR                                                             0x0104
#define cfgBIFPLR0_PCIE_VENDOR_SPECIFIC1                                                                0x0108
#define cfgBIFPLR0_PCIE_VENDOR_SPECIFIC2                                                                0x010c
#define cfgBIFPLR0_PCIE_VC_ENH_CAP_LIST                                                                 0x0110
#define cfgBIFPLR0_PCIE_PORT_VC_CAP_REG1                                                                0x0114
#define cfgBIFPLR0_PCIE_PORT_VC_CAP_REG2                                                                0x0118
#define cfgBIFPLR0_PCIE_PORT_VC_CNTL                                                                    0x011c
#define cfgBIFPLR0_PCIE_PORT_VC_STATUS                                                                  0x011e
#define cfgBIFPLR0_PCIE_VC0_RESOURCE_CAP                                                                0x0120
#define cfgBIFPLR0_PCIE_VC0_RESOURCE_CNTL                                                               0x0124
#define cfgBIFPLR0_PCIE_VC0_RESOURCE_STATUS                                                             0x012a
#define cfgBIFPLR0_PCIE_VC1_RESOURCE_CAP                                                                0x012c
#define cfgBIFPLR0_PCIE_VC1_RESOURCE_CNTL                                                               0x0130
#define cfgBIFPLR0_PCIE_VC1_RESOURCE_STATUS                                                             0x0136
#define cfgBIFPLR0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                                     0x0140
#define cfgBIFPLR0_PCIE_DEV_SERIAL_NUM_DW1                                                              0x0144
#define cfgBIFPLR0_PCIE_DEV_SERIAL_NUM_DW2                                                              0x0148
#define cfgBIFPLR0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                                        0x0150
#define cfgBIFPLR0_PCIE_UNCORR_ERR_STATUS                                                               0x0154
#define cfgBIFPLR0_PCIE_UNCORR_ERR_MASK                                                                 0x0158
#define cfgBIFPLR0_PCIE_UNCORR_ERR_SEVERITY                                                             0x015c
#define cfgBIFPLR0_PCIE_CORR_ERR_STATUS                                                                 0x0160
#define cfgBIFPLR0_PCIE_CORR_ERR_MASK                                                                   0x0164
#define cfgBIFPLR0_PCIE_ADV_ERR_CAP_CNTL                                                                0x0168
#define cfgBIFPLR0_PCIE_HDR_LOG0                                                                        0x016c
#define cfgBIFPLR0_PCIE_HDR_LOG1                                                                        0x0170
#define cfgBIFPLR0_PCIE_HDR_LOG2                                                                        0x0174
#define cfgBIFPLR0_PCIE_HDR_LOG3                                                                        0x0178
#define cfgBIFPLR0_PCIE_ROOT_ERR_CMD                                                                    0x017c
#define cfgBIFPLR0_PCIE_ROOT_ERR_STATUS                                                                 0x0180
#define cfgBIFPLR0_PCIE_ERR_SRC_ID                                                                      0x0184
#define cfgBIFPLR0_PCIE_TLP_PREFIX_LOG0                                                                 0x0188
#define cfgBIFPLR0_PCIE_TLP_PREFIX_LOG1                                                                 0x018c
#define cfgBIFPLR0_PCIE_TLP_PREFIX_LOG2                                                                 0x0190
#define cfgBIFPLR0_PCIE_TLP_PREFIX_LOG3                                                                 0x0194
#define cfgBIFPLR0_PCIE_SECONDARY_ENH_CAP_LIST                                                          0x0270
#define cfgBIFPLR0_PCIE_LINK_CNTL3                                                                      0x0274
#define cfgBIFPLR0_PCIE_LANE_ERROR_STATUS                                                               0x0278
#define cfgBIFPLR0_PCIE_LANE_0_EQUALIZATION_CNTL                                                        0x027c
#define cfgBIFPLR0_PCIE_LANE_1_EQUALIZATION_CNTL                                                        0x027e
#define cfgBIFPLR0_PCIE_LANE_2_EQUALIZATION_CNTL                                                        0x0280
#define cfgBIFPLR0_PCIE_LANE_3_EQUALIZATION_CNTL                                                        0x0282
#define cfgBIFPLR0_PCIE_LANE_4_EQUALIZATION_CNTL                                                        0x0284
#define cfgBIFPLR0_PCIE_LANE_5_EQUALIZATION_CNTL                                                        0x0286
#define cfgBIFPLR0_PCIE_LANE_6_EQUALIZATION_CNTL                                                        0x0288
#define cfgBIFPLR0_PCIE_LANE_7_EQUALIZATION_CNTL                                                        0x028a
#define cfgBIFPLR0_PCIE_LANE_8_EQUALIZATION_CNTL                                                        0x028c
#define cfgBIFPLR0_PCIE_LANE_9_EQUALIZATION_CNTL                                                        0x028e
#define cfgBIFPLR0_PCIE_LANE_10_EQUALIZATION_CNTL                                                       0x0290
#define cfgBIFPLR0_PCIE_LANE_11_EQUALIZATION_CNTL                                                       0x0292
#define cfgBIFPLR0_PCIE_LANE_12_EQUALIZATION_CNTL                                                       0x0294
#define cfgBIFPLR0_PCIE_LANE_13_EQUALIZATION_CNTL                                                       0x0296
#define cfgBIFPLR0_PCIE_LANE_14_EQUALIZATION_CNTL                                                       0x0298
#define cfgBIFPLR0_PCIE_LANE_15_EQUALIZATION_CNTL                                                       0x029a
#define cfgBIFPLR0_PCIE_ACS_ENH_CAP_LIST                                                                0x02a0
#define cfgBIFPLR0_PCIE_ACS_CAP                                                                         0x02a4
#define cfgBIFPLR0_PCIE_ACS_CNTL                                                                        0x02a6
#define cfgBIFPLR0_PCIE_MC_ENH_CAP_LIST                                                                 0x02f0
#define cfgBIFPLR0_PCIE_MC_CAP                                                                          0x02f4
#define cfgBIFPLR0_PCIE_MC_CNTL                                                                         0x02f6
#define cfgBIFPLR0_PCIE_MC_ADDR0                                                                        0x02f8
#define cfgBIFPLR0_PCIE_MC_ADDR1                                                                        0x02fc
#define cfgBIFPLR0_PCIE_MC_RCV0                                                                         0x0300
#define cfgBIFPLR0_PCIE_MC_RCV1                                                                         0x0304
#define cfgBIFPLR0_PCIE_MC_BLOCK_ALL0                                                                   0x0308
#define cfgBIFPLR0_PCIE_MC_BLOCK_ALL1                                                                   0x030c
#define cfgBIFPLR0_PCIE_MC_BLOCK_UNTRANSLATED_0                                                         0x0310
#define cfgBIFPLR0_PCIE_MC_BLOCK_UNTRANSLATED_1                                                         0x0314
#define cfgBIFPLR0_PCIE_MC_OVERLAY_BAR0                                                                 0x0318
#define cfgBIFPLR0_PCIE_MC_OVERLAY_BAR1                                                                 0x031c
#define cfgBIFPLR0_PCIE_L1_PM_SUB_CAP_LIST                                                              0x0370
#define cfgBIFPLR0_PCIE_L1_PM_SUB_CAP                                                                   0x0374
#define cfgBIFPLR0_PCIE_L1_PM_SUB_CNTL                                                                  0x0378
#define cfgBIFPLR0_PCIE_L1_PM_SUB_CNTL2                                                                 0x037c
#define cfgBIFPLR0_PCIE_DPC_ENH_CAP_LIST                                                                0x0380
#define cfgBIFPLR0_PCIE_DPC_CAP_LIST                                                                    0x0384
#define cfgBIFPLR0_PCIE_DPC_CNTL                                                                        0x0386
#define cfgBIFPLR0_PCIE_DPC_STATUS                                                                      0x0388
#define cfgBIFPLR0_PCIE_DPC_ERROR_SOURCE_ID                                                             0x038a
#define cfgBIFPLR0_PCIE_RP_PIO_STATUS                                                                   0x038c
#define cfgBIFPLR0_PCIE_RP_PIO_MASK                                                                     0x0390
#define cfgBIFPLR0_PCIE_RP_PIO_SEVERITY                                                                 0x0394
#define cfgBIFPLR0_PCIE_RP_PIO_SYSERROR                                                                 0x0398
#define cfgBIFPLR0_PCIE_RP_PIO_EXCEPTION                                                                0x039c
#define cfgBIFPLR0_PCIE_RP_PIO_HDR_LOG0                                                                 0x03a0
#define cfgBIFPLR0_PCIE_RP_PIO_HDR_LOG1                                                                 0x03a4
#define cfgBIFPLR0_PCIE_RP_PIO_HDR_LOG2                                                                 0x03a8
#define cfgBIFPLR0_PCIE_RP_PIO_HDR_LOG3                                                                 0x03ac
#define cfgBIFPLR0_PCIE_RP_PIO_PREFIX_LOG0                                                              0x03b4
#define cfgBIFPLR0_PCIE_RP_PIO_PREFIX_LOG1                                                              0x03b8
#define cfgBIFPLR0_PCIE_RP_PIO_PREFIX_LOG2                                                              0x03bc
#define cfgBIFPLR0_PCIE_RP_PIO_PREFIX_LOG3                                                              0x03c0
#define cfgBIFPLR0_PCIE_ESM_CAP_LIST                                                                    0x03c4
#define cfgBIFPLR0_PCIE_ESM_HEADER_1                                                                    0x03c8
#define cfgBIFPLR0_PCIE_ESM_HEADER_2                                                                    0x03cc
#define cfgBIFPLR0_PCIE_ESM_STATUS                                                                      0x03ce
#define cfgBIFPLR0_PCIE_ESM_CTRL                                                                        0x03d0
#define cfgBIFPLR0_PCIE_ESM_CAP_1                                                                       0x03d4
#define cfgBIFPLR0_PCIE_ESM_CAP_2                                                                       0x03d8
#define cfgBIFPLR0_PCIE_ESM_CAP_3                                                                       0x03dc
#define cfgBIFPLR0_PCIE_ESM_CAP_4                                                                       0x03e0
#define cfgBIFPLR0_PCIE_ESM_CAP_5                                                                       0x03e4
#define cfgBIFPLR0_PCIE_ESM_CAP_6                                                                       0x03e8
#define cfgBIFPLR0_PCIE_ESM_CAP_7                                                                       0x03ec
#define cfgBIFPLR0_PCIE_DLF_ENH_CAP_LIST                                                                0x0400
#define cfgBIFPLR0_DATA_LINK_FEATURE_CAP                                                                0x0404
#define cfgBIFPLR0_DATA_LINK_FEATURE_STATUS                                                             0x0408
#define cfgBIFPLR0_PCIE_PHY_16GT_ENH_CAP_LIST                                                           0x0410
#define cfgBIFPLR0_LINK_CAP_16GT                                                                        0x0414
#define cfgBIFPLR0_LINK_CNTL_16GT                                                                       0x0418
#define cfgBIFPLR0_LINK_STATUS_16GT                                                                     0x041c
#define cfgBIFPLR0_LOCAL_PARITY_MISMATCH_STATUS_16GT                                                    0x0420
#define cfgBIFPLR0_RTM1_PARITY_MISMATCH_STATUS_16GT                                                     0x0424
#define cfgBIFPLR0_RTM2_PARITY_MISMATCH_STATUS_16GT                                                     0x0428
#define cfgBIFPLR0_LANE_0_EQUALIZATION_CNTL_16GT                                                        0x0430
#define cfgBIFPLR0_LANE_1_EQUALIZATION_CNTL_16GT                                                        0x0431
#define cfgBIFPLR0_LANE_2_EQUALIZATION_CNTL_16GT                                                        0x0432
#define cfgBIFPLR0_LANE_3_EQUALIZATION_CNTL_16GT                                                        0x0433
#define cfgBIFPLR0_LANE_4_EQUALIZATION_CNTL_16GT                                                        0x0434
#define cfgBIFPLR0_LANE_5_EQUALIZATION_CNTL_16GT                                                        0x0435
#define cfgBIFPLR0_LANE_6_EQUALIZATION_CNTL_16GT                                                        0x0436
#define cfgBIFPLR0_LANE_7_EQUALIZATION_CNTL_16GT                                                        0x0437
#define cfgBIFPLR0_LANE_8_EQUALIZATION_CNTL_16GT                                                        0x0438
#define cfgBIFPLR0_LANE_9_EQUALIZATION_CNTL_16GT                                                        0x0439
#define cfgBIFPLR0_LANE_10_EQUALIZATION_CNTL_16GT                                                       0x043a
#define cfgBIFPLR0_LANE_11_EQUALIZATION_CNTL_16GT                                                       0x043b
#define cfgBIFPLR0_LANE_12_EQUALIZATION_CNTL_16GT                                                       0x043c
#define cfgBIFPLR0_LANE_13_EQUALIZATION_CNTL_16GT                                                       0x043d
#define cfgBIFPLR0_LANE_14_EQUALIZATION_CNTL_16GT                                                       0x043e
#define cfgBIFPLR0_LANE_15_EQUALIZATION_CNTL_16GT                                                       0x043f
#define cfgBIFPLR0_PCIE_MARGINING_ENH_CAP_LIST                                                          0x0440
#define cfgBIFPLR0_MARGINING_PORT_CAP                                                                   0x0444
#define cfgBIFPLR0_MARGINING_PORT_STATUS                                                                0x0446
#define cfgBIFPLR0_LANE_0_MARGINING_LANE_CNTL                                                           0x0448
#define cfgBIFPLR0_LANE_0_MARGINING_LANE_STATUS                                                         0x044a
#define cfgBIFPLR0_LANE_1_MARGINING_LANE_CNTL                                                           0x044c
#define cfgBIFPLR0_LANE_1_MARGINING_LANE_STATUS                                                         0x044e
#define cfgBIFPLR0_LANE_2_MARGINING_LANE_CNTL                                                           0x0450
#define cfgBIFPLR0_LANE_2_MARGINING_LANE_STATUS                                                         0x0452
#define cfgBIFPLR0_LANE_3_MARGINING_LANE_CNTL                                                           0x0454
#define cfgBIFPLR0_LANE_3_MARGINING_LANE_STATUS                                                         0x0456
#define cfgBIFPLR0_LANE_4_MARGINING_LANE_CNTL                                                           0x0458
#define cfgBIFPLR0_LANE_4_MARGINING_LANE_STATUS                                                         0x045a
#define cfgBIFPLR0_LANE_5_MARGINING_LANE_CNTL                                                           0x045c
#define cfgBIFPLR0_LANE_5_MARGINING_LANE_STATUS                                                         0x045e
#define cfgBIFPLR0_LANE_6_MARGINING_LANE_CNTL                                                           0x0460
#define cfgBIFPLR0_LANE_6_MARGINING_LANE_STATUS                                                         0x0462
#define cfgBIFPLR0_LANE_7_MARGINING_LANE_CNTL                                                           0x0464
#define cfgBIFPLR0_LANE_7_MARGINING_LANE_STATUS                                                         0x0466
#define cfgBIFPLR0_LANE_8_MARGINING_LANE_CNTL                                                           0x0468
#define cfgBIFPLR0_LANE_8_MARGINING_LANE_STATUS                                                         0x046a
#define cfgBIFPLR0_LANE_9_MARGINING_LANE_CNTL                                                           0x046c
#define cfgBIFPLR0_LANE_9_MARGINING_LANE_STATUS                                                         0x046e
#define cfgBIFPLR0_LANE_10_MARGINING_LANE_CNTL                                                          0x0470
#define cfgBIFPLR0_LANE_10_MARGINING_LANE_STATUS                                                        0x0472
#define cfgBIFPLR0_LANE_11_MARGINING_LANE_CNTL                                                          0x0474
#define cfgBIFPLR0_LANE_11_MARGINING_LANE_STATUS                                                        0x0476
#define cfgBIFPLR0_LANE_12_MARGINING_LANE_CNTL                                                          0x0478
#define cfgBIFPLR0_LANE_12_MARGINING_LANE_STATUS                                                        0x047a
#define cfgBIFPLR0_LANE_13_MARGINING_LANE_CNTL                                                          0x047c
#define cfgBIFPLR0_LANE_13_MARGINING_LANE_STATUS                                                        0x047e
#define cfgBIFPLR0_LANE_14_MARGINING_LANE_CNTL                                                          0x0480
#define cfgBIFPLR0_LANE_14_MARGINING_LANE_STATUS                                                        0x0482
#define cfgBIFPLR0_LANE_15_MARGINING_LANE_CNTL                                                          0x0484
#define cfgBIFPLR0_LANE_15_MARGINING_LANE_STATUS                                                        0x0486
#define cfgBIFPLR0_PCIE_CCIX_CAP_LIST                                                                   0x0488
#define cfgBIFPLR0_PCIE_CCIX_HEADER_1                                                                   0x048c
#define cfgBIFPLR0_PCIE_CCIX_HEADER_2                                                                   0x0490
#define cfgBIFPLR0_PCIE_CCIX_CAP                                                                        0x0492
#define cfgBIFPLR0_PCIE_CCIX_ESM_REQD_CAP                                                               0x0494
#define cfgBIFPLR0_PCIE_CCIX_ESM_OPTL_CAP                                                               0x0498
#define cfgBIFPLR0_PCIE_CCIX_ESM_STATUS                                                                 0x049c
#define cfgBIFPLR0_PCIE_CCIX_ESM_CNTL                                                                   0x04a0
#define cfgBIFPLR0_ESM_LANE_0_EQUALIZATION_CNTL_20GT                                                    0x04a4
#define cfgBIFPLR0_ESM_LANE_1_EQUALIZATION_CNTL_20GT                                                    0x04a5
#define cfgBIFPLR0_ESM_LANE_2_EQUALIZATION_CNTL_20GT                                                    0x04a6
#define cfgBIFPLR0_ESM_LANE_3_EQUALIZATION_CNTL_20GT                                                    0x04a7
#define cfgBIFPLR0_ESM_LANE_4_EQUALIZATION_CNTL_20GT                                                    0x04a8
#define cfgBIFPLR0_ESM_LANE_5_EQUALIZATION_CNTL_20GT                                                    0x04a9
#define cfgBIFPLR0_ESM_LANE_6_EQUALIZATION_CNTL_20GT                                                    0x04aa
#define cfgBIFPLR0_ESM_LANE_7_EQUALIZATION_CNTL_20GT                                                    0x04ab
#define cfgBIFPLR0_ESM_LANE_8_EQUALIZATION_CNTL_20GT                                                    0x04ac
#define cfgBIFPLR0_ESM_LANE_9_EQUALIZATION_CNTL_20GT                                                    0x04ad
#define cfgBIFPLR0_ESM_LANE_10_EQUALIZATION_CNTL_20GT                                                   0x04ae
#define cfgBIFPLR0_ESM_LANE_11_EQUALIZATION_CNTL_20GT                                                   0x04af
#define cfgBIFPLR0_ESM_LANE_12_EQUALIZATION_CNTL_20GT                                                   0x04b0
#define cfgBIFPLR0_ESM_LANE_13_EQUALIZATION_CNTL_20GT                                                   0x04b1
#define cfgBIFPLR0_ESM_LANE_14_EQUALIZATION_CNTL_20GT                                                   0x04b2
#define cfgBIFPLR0_ESM_LANE_15_EQUALIZATION_CNTL_20GT                                                   0x04b3
#define cfgBIFPLR0_ESM_LANE_0_EQUALIZATION_CNTL_25GT                                                    0x04b4
#define cfgBIFPLR0_ESM_LANE_1_EQUALIZATION_CNTL_25GT                                                    0x04b5
#define cfgBIFPLR0_ESM_LANE_2_EQUALIZATION_CNTL_25GT                                                    0x04b6
#define cfgBIFPLR0_ESM_LANE_3_EQUALIZATION_CNTL_25GT                                                    0x04b7
#define cfgBIFPLR0_ESM_LANE_4_EQUALIZATION_CNTL_25GT                                                    0x04b8
#define cfgBIFPLR0_ESM_LANE_5_EQUALIZATION_CNTL_25GT                                                    0x04b9
#define cfgBIFPLR0_ESM_LANE_6_EQUALIZATION_CNTL_25GT                                                    0x04ba
#define cfgBIFPLR0_ESM_LANE_7_EQUALIZATION_CNTL_25GT                                                    0x04bb
#define cfgBIFPLR0_ESM_LANE_8_EQUALIZATION_CNTL_25GT                                                    0x04bc
#define cfgBIFPLR0_ESM_LANE_9_EQUALIZATION_CNTL_25GT                                                    0x04bd
#define cfgBIFPLR0_ESM_LANE_10_EQUALIZATION_CNTL_25GT                                                   0x04be
#define cfgBIFPLR0_ESM_LANE_11_EQUALIZATION_CNTL_25GT                                                   0x04bf
#define cfgBIFPLR0_ESM_LANE_12_EQUALIZATION_CNTL_25GT                                                   0x04c0
#define cfgBIFPLR0_ESM_LANE_13_EQUALIZATION_CNTL_25GT                                                   0x04c1
#define cfgBIFPLR0_ESM_LANE_14_EQUALIZATION_CNTL_25GT                                                   0x04c2
#define cfgBIFPLR0_ESM_LANE_15_EQUALIZATION_CNTL_25GT                                                   0x04c3
#define cfgBIFPLR0_PCIE_CCIX_TRANS_CAP                                                                  0x04c4
#define cfgBIFPLR0_PCIE_CCIX_TRANS_CNTL                                                                 0x04c8


// addressBlock: nbio_pcie0_bifplr1_cfgdecp
// base address: 0x0
#define cfgBIFPLR1_VENDOR_ID                                                                            0x0000
#define cfgBIFPLR1_DEVICE_ID                                                                            0x0002
#define cfgBIFPLR1_COMMAND                                                                              0x0004
#define cfgBIFPLR1_STATUS                                                                               0x0006
#define cfgBIFPLR1_REVISION_ID                                                                          0x0008
#define cfgBIFPLR1_PROG_INTERFACE                                                                       0x0009
#define cfgBIFPLR1_SUB_CLASS                                                                            0x000a
#define cfgBIFPLR1_BASE_CLASS                                                                           0x000b
#define cfgBIFPLR1_CACHE_LINE                                                                           0x000c
#define cfgBIFPLR1_LATENCY                                                                              0x000d
#define cfgBIFPLR1_HEADER                                                                               0x000e
#define cfgBIFPLR1_BIST                                                                                 0x000f
#define cfgBIFPLR1_SUB_BUS_NUMBER_LATENCY                                                               0x0018
#define cfgBIFPLR1_IO_BASE_LIMIT                                                                        0x001c
#define cfgBIFPLR1_SECONDARY_STATUS                                                                     0x001e
#define cfgBIFPLR1_MEM_BASE_LIMIT                                                                       0x0020
#define cfgBIFPLR1_PREF_BASE_LIMIT                                                                      0x0024
#define cfgBIFPLR1_PREF_BASE_UPPER                                                                      0x0028
#define cfgBIFPLR1_PREF_LIMIT_UPPER                                                                     0x002c
#define cfgBIFPLR1_IO_BASE_LIMIT_HI                                                                     0x0030
#define cfgBIFPLR1_CAP_PTR                                                                              0x0034
#define cfgBIFPLR1_ROM_BASE_ADDR                                                                        0x0038
#define cfgBIFPLR1_INTERRUPT_LINE                                                                       0x003c
#define cfgBIFPLR1_INTERRUPT_PIN                                                                        0x003d
#define cfgBIFPLR1_IRQ_BRIDGE_CNTL                                                                      0x003e
#define cfgBIFPLR1_EXT_BRIDGE_CNTL                                                                      0x0040
#define cfgBIFPLR1_VENDOR_CAP_LIST                                                                      0x0048
#define cfgBIFPLR1_ADAPTER_ID_W                                                                         0x004c
#define cfgBIFPLR1_PMI_CAP_LIST                                                                         0x0050
#define cfgBIFPLR1_PMI_CAP                                                                              0x0052
#define cfgBIFPLR1_PMI_STATUS_CNTL                                                                      0x0054
#define cfgBIFPLR1_PCIE_CAP_LIST                                                                        0x0058
#define cfgBIFPLR1_PCIE_CAP                                                                             0x005a
#define cfgBIFPLR1_DEVICE_CAP                                                                           0x005c
#define cfgBIFPLR1_DEVICE_CNTL                                                                          0x0060
#define cfgBIFPLR1_DEVICE_STATUS                                                                        0x0062
#define cfgBIFPLR1_LINK_CAP                                                                             0x0064
#define cfgBIFPLR1_LINK_CNTL                                                                            0x0068
#define cfgBIFPLR1_LINK_STATUS                                                                          0x006a
#define cfgBIFPLR1_SLOT_CAP                                                                             0x006c
#define cfgBIFPLR1_SLOT_CNTL                                                                            0x0070
#define cfgBIFPLR1_SLOT_STATUS                                                                          0x0072
#define cfgBIFPLR1_ROOT_CNTL                                                                            0x0074
#define cfgBIFPLR1_ROOT_CAP                                                                             0x0076
#define cfgBIFPLR1_ROOT_STATUS                                                                          0x0078
#define cfgBIFPLR1_DEVICE_CAP2                                                                          0x007c
#define cfgBIFPLR1_DEVICE_CNTL2                                                                         0x0080
#define cfgBIFPLR1_DEVICE_STATUS2                                                                       0x0082
#define cfgBIFPLR1_LINK_CAP2                                                                            0x0084
#define cfgBIFPLR1_LINK_CNTL2                                                                           0x0088
#define cfgBIFPLR1_LINK_STATUS2                                                                         0x008a
#define cfgBIFPLR1_SLOT_CAP2                                                                            0x008c
#define cfgBIFPLR1_SLOT_CNTL2                                                                           0x0090
#define cfgBIFPLR1_SLOT_STATUS2                                                                         0x0092
#define cfgBIFPLR1_MSI_CAP_LIST                                                                         0x00a0
#define cfgBIFPLR1_MSI_MSG_CNTL                                                                         0x00a2
#define cfgBIFPLR1_MSI_MSG_ADDR_LO                                                                      0x00a4
#define cfgBIFPLR1_MSI_MSG_ADDR_HI                                                                      0x00a8
#define cfgBIFPLR1_MSI_MSG_DATA                                                                         0x00a8
#define cfgBIFPLR1_MSI_MSG_DATA_64                                                                      0x00ac
#define cfgBIFPLR1_SSID_CAP_LIST                                                                        0x00c0
#define cfgBIFPLR1_SSID_CAP                                                                             0x00c4
#define cfgBIFPLR1_MSI_MAP_CAP_LIST                                                                     0x00c8
#define cfgBIFPLR1_MSI_MAP_CAP                                                                          0x00ca
#define cfgBIFPLR1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                                    0x0100
#define cfgBIFPLR1_PCIE_VENDOR_SPECIFIC_HDR                                                             0x0104
#define cfgBIFPLR1_PCIE_VENDOR_SPECIFIC1                                                                0x0108
#define cfgBIFPLR1_PCIE_VENDOR_SPECIFIC2                                                                0x010c
#define cfgBIFPLR1_PCIE_VC_ENH_CAP_LIST                                                                 0x0110
#define cfgBIFPLR1_PCIE_PORT_VC_CAP_REG1                                                                0x0114
#define cfgBIFPLR1_PCIE_PORT_VC_CAP_REG2                                                                0x0118
#define cfgBIFPLR1_PCIE_PORT_VC_CNTL                                                                    0x011c
#define cfgBIFPLR1_PCIE_PORT_VC_STATUS                                                                  0x011e
#define cfgBIFPLR1_PCIE_VC0_RESOURCE_CAP                                                                0x0120
#define cfgBIFPLR1_PCIE_VC0_RESOURCE_CNTL                                                               0x0124
#define cfgBIFPLR1_PCIE_VC0_RESOURCE_STATUS                                                             0x012a
#define cfgBIFPLR1_PCIE_VC1_RESOURCE_CAP                                                                0x012c
#define cfgBIFPLR1_PCIE_VC1_RESOURCE_CNTL                                                               0x0130
#define cfgBIFPLR1_PCIE_VC1_RESOURCE_STATUS                                                             0x0136
#define cfgBIFPLR1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                                     0x0140
#define cfgBIFPLR1_PCIE_DEV_SERIAL_NUM_DW1                                                              0x0144
#define cfgBIFPLR1_PCIE_DEV_SERIAL_NUM_DW2                                                              0x0148
#define cfgBIFPLR1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                                        0x0150
#define cfgBIFPLR1_PCIE_UNCORR_ERR_STATUS                                                               0x0154
#define cfgBIFPLR1_PCIE_UNCORR_ERR_MASK                                                                 0x0158
#define cfgBIFPLR1_PCIE_UNCORR_ERR_SEVERITY                                                             0x015c
#define cfgBIFPLR1_PCIE_CORR_ERR_STATUS                                                                 0x0160
#define cfgBIFPLR1_PCIE_CORR_ERR_MASK                                                                   0x0164
#define cfgBIFPLR1_PCIE_ADV_ERR_CAP_CNTL                                                                0x0168
#define cfgBIFPLR1_PCIE_HDR_LOG0                                                                        0x016c
#define cfgBIFPLR1_PCIE_HDR_LOG1                                                                        0x0170
#define cfgBIFPLR1_PCIE_HDR_LOG2                                                                        0x0174
#define cfgBIFPLR1_PCIE_HDR_LOG3                                                                        0x0178
#define cfgBIFPLR1_PCIE_ROOT_ERR_CMD                                                                    0x017c
#define cfgBIFPLR1_PCIE_ROOT_ERR_STATUS                                                                 0x0180
#define cfgBIFPLR1_PCIE_ERR_SRC_ID                                                                      0x0184
#define cfgBIFPLR1_PCIE_TLP_PREFIX_LOG0                                                                 0x0188
#define cfgBIFPLR1_PCIE_TLP_PREFIX_LOG1                                                                 0x018c
#define cfgBIFPLR1_PCIE_TLP_PREFIX_LOG2                                                                 0x0190
#define cfgBIFPLR1_PCIE_TLP_PREFIX_LOG3                                                                 0x0194
#define cfgBIFPLR1_PCIE_SECONDARY_ENH_CAP_LIST                                                          0x0270
#define cfgBIFPLR1_PCIE_LINK_CNTL3                                                                      0x0274
#define cfgBIFPLR1_PCIE_LANE_ERROR_STATUS                                                               0x0278
#define cfgBIFPLR1_PCIE_LANE_0_EQUALIZATION_CNTL                                                        0x027c
#define cfgBIFPLR1_PCIE_LANE_1_EQUALIZATION_CNTL                                                        0x027e
#define cfgBIFPLR1_PCIE_LANE_2_EQUALIZATION_CNTL                                                        0x0280
#define cfgBIFPLR1_PCIE_LANE_3_EQUALIZATION_CNTL                                                        0x0282
#define cfgBIFPLR1_PCIE_LANE_4_EQUALIZATION_CNTL                                                        0x0284
#define cfgBIFPLR1_PCIE_LANE_5_EQUALIZATION_CNTL                                                        0x0286
#define cfgBIFPLR1_PCIE_LANE_6_EQUALIZATION_CNTL                                                        0x0288
#define cfgBIFPLR1_PCIE_LANE_7_EQUALIZATION_CNTL                                                        0x028a
#define cfgBIFPLR1_PCIE_LANE_8_EQUALIZATION_CNTL                                                        0x028c
#define cfgBIFPLR1_PCIE_LANE_9_EQUALIZATION_CNTL                                                        0x028e
#define cfgBIFPLR1_PCIE_LANE_10_EQUALIZATION_CNTL                                                       0x0290
#define cfgBIFPLR1_PCIE_LANE_11_EQUALIZATION_CNTL                                                       0x0292
#define cfgBIFPLR1_PCIE_LANE_12_EQUALIZATION_CNTL                                                       0x0294
#define cfgBIFPLR1_PCIE_LANE_13_EQUALIZATION_CNTL                                                       0x0296
#define cfgBIFPLR1_PCIE_LANE_14_EQUALIZATION_CNTL                                                       0x0298
#define cfgBIFPLR1_PCIE_LANE_15_EQUALIZATION_CNTL                                                       0x029a
#define cfgBIFPLR1_PCIE_ACS_ENH_CAP_LIST                                                                0x02a0
#define cfgBIFPLR1_PCIE_ACS_CAP                                                                         0x02a4
#define cfgBIFPLR1_PCIE_ACS_CNTL                                                                        0x02a6
#define cfgBIFPLR1_PCIE_MC_ENH_CAP_LIST                                                                 0x02f0
#define cfgBIFPLR1_PCIE_MC_CAP                                                                          0x02f4
#define cfgBIFPLR1_PCIE_MC_CNTL                                                                         0x02f6
#define cfgBIFPLR1_PCIE_MC_ADDR0                                                                        0x02f8
#define cfgBIFPLR1_PCIE_MC_ADDR1                                                                        0x02fc
#define cfgBIFPLR1_PCIE_MC_RCV0                                                                         0x0300
#define cfgBIFPLR1_PCIE_MC_RCV1                                                                         0x0304
#define cfgBIFPLR1_PCIE_MC_BLOCK_ALL0                                                                   0x0308
#define cfgBIFPLR1_PCIE_MC_BLOCK_ALL1                                                                   0x030c
#define cfgBIFPLR1_PCIE_MC_BLOCK_UNTRANSLATED_0                                                         0x0310
#define cfgBIFPLR1_PCIE_MC_BLOCK_UNTRANSLATED_1                                                         0x0314
#define cfgBIFPLR1_PCIE_MC_OVERLAY_BAR0                                                                 0x0318
#define cfgBIFPLR1_PCIE_MC_OVERLAY_BAR1                                                                 0x031c
#define cfgBIFPLR1_PCIE_L1_PM_SUB_CAP_LIST                                                              0x0370
#define cfgBIFPLR1_PCIE_L1_PM_SUB_CAP                                                                   0x0374
#define cfgBIFPLR1_PCIE_L1_PM_SUB_CNTL                                                                  0x0378
#define cfgBIFPLR1_PCIE_L1_PM_SUB_CNTL2                                                                 0x037c
#define cfgBIFPLR1_PCIE_DPC_ENH_CAP_LIST                                                                0x0380
#define cfgBIFPLR1_PCIE_DPC_CAP_LIST                                                                    0x0384
#define cfgBIFPLR1_PCIE_DPC_CNTL                                                                        0x0386
#define cfgBIFPLR1_PCIE_DPC_STATUS                                                                      0x0388
#define cfgBIFPLR1_PCIE_DPC_ERROR_SOURCE_ID                                                             0x038a
#define cfgBIFPLR1_PCIE_RP_PIO_STATUS                                                                   0x038c
#define cfgBIFPLR1_PCIE_RP_PIO_MASK                                                                     0x0390
#define cfgBIFPLR1_PCIE_RP_PIO_SEVERITY                                                                 0x0394
#define cfgBIFPLR1_PCIE_RP_PIO_SYSERROR                                                                 0x0398
#define cfgBIFPLR1_PCIE_RP_PIO_EXCEPTION                                                                0x039c
#define cfgBIFPLR1_PCIE_RP_PIO_HDR_LOG0                                                                 0x03a0
#define cfgBIFPLR1_PCIE_RP_PIO_HDR_LOG1                                                                 0x03a4
#define cfgBIFPLR1_PCIE_RP_PIO_HDR_LOG2                                                                 0x03a8
#define cfgBIFPLR1_PCIE_RP_PIO_HDR_LOG3                                                                 0x03ac
#define cfgBIFPLR1_PCIE_RP_PIO_PREFIX_LOG0                                                              0x03b4
#define cfgBIFPLR1_PCIE_RP_PIO_PREFIX_LOG1                                                              0x03b8
#define cfgBIFPLR1_PCIE_RP_PIO_PREFIX_LOG2                                                              0x03bc
#define cfgBIFPLR1_PCIE_RP_PIO_PREFIX_LOG3                                                              0x03c0
#define cfgBIFPLR1_PCIE_ESM_CAP_LIST                                                                    0x03c4
#define cfgBIFPLR1_PCIE_ESM_HEADER_1                                                                    0x03c8
#define cfgBIFPLR1_PCIE_ESM_HEADER_2                                                                    0x03cc
#define cfgBIFPLR1_PCIE_ESM_STATUS                                                                      0x03ce
#define cfgBIFPLR1_PCIE_ESM_CTRL                                                                        0x03d0
#define cfgBIFPLR1_PCIE_ESM_CAP_1                                                                       0x03d4
#define cfgBIFPLR1_PCIE_ESM_CAP_2                                                                       0x03d8
#define cfgBIFPLR1_PCIE_ESM_CAP_3                                                                       0x03dc
#define cfgBIFPLR1_PCIE_ESM_CAP_4                                                                       0x03e0
#define cfgBIFPLR1_PCIE_ESM_CAP_5                                                                       0x03e4
#define cfgBIFPLR1_PCIE_ESM_CAP_6                                                                       0x03e8
#define cfgBIFPLR1_PCIE_ESM_CAP_7                                                                       0x03ec
#define cfgBIFPLR1_PCIE_DLF_ENH_CAP_LIST                                                                0x0400
#define cfgBIFPLR1_DATA_LINK_FEATURE_CAP                                                                0x0404
#define cfgBIFPLR1_DATA_LINK_FEATURE_STATUS                                                             0x0408
#define cfgBIFPLR1_PCIE_PHY_16GT_ENH_CAP_LIST                                                           0x0410
#define cfgBIFPLR1_LINK_CAP_16GT                                                                        0x0414
#define cfgBIFPLR1_LINK_CNTL_16GT                                                                       0x0418
#define cfgBIFPLR1_LINK_STATUS_16GT                                                                     0x041c
#define cfgBIFPLR1_LOCAL_PARITY_MISMATCH_STATUS_16GT                                                    0x0420
#define cfgBIFPLR1_RTM1_PARITY_MISMATCH_STATUS_16GT                                                     0x0424
#define cfgBIFPLR1_RTM2_PARITY_MISMATCH_STATUS_16GT                                                     0x0428
#define cfgBIFPLR1_LANE_0_EQUALIZATION_CNTL_16GT                                                        0x0430
#define cfgBIFPLR1_LANE_1_EQUALIZATION_CNTL_16GT                                                        0x0431
#define cfgBIFPLR1_LANE_2_EQUALIZATION_CNTL_16GT                                                        0x0432
#define cfgBIFPLR1_LANE_3_EQUALIZATION_CNTL_16GT                                                        0x0433
#define cfgBIFPLR1_LANE_4_EQUALIZATION_CNTL_16GT                                                        0x0434
#define cfgBIFPLR1_LANE_5_EQUALIZATION_CNTL_16GT                                                        0x0435
#define cfgBIFPLR1_LANE_6_EQUALIZATION_CNTL_16GT                                                        0x0436
#define cfgBIFPLR1_LANE_7_EQUALIZATION_CNTL_16GT                                                        0x0437
#define cfgBIFPLR1_LANE_8_EQUALIZATION_CNTL_16GT                                                        0x0438
#define cfgBIFPLR1_LANE_9_EQUALIZATION_CNTL_16GT                                                        0x0439
#define cfgBIFPLR1_LANE_10_EQUALIZATION_CNTL_16GT                                                       0x043a
#define cfgBIFPLR1_LANE_11_EQUALIZATION_CNTL_16GT                                                       0x043b
#define cfgBIFPLR1_LANE_12_EQUALIZATION_CNTL_16GT                                                       0x043c
#define cfgBIFPLR1_LANE_13_EQUALIZATION_CNTL_16GT                                                       0x043d
#define cfgBIFPLR1_LANE_14_EQUALIZATION_CNTL_16GT                                                       0x043e
#define cfgBIFPLR1_LANE_15_EQUALIZATION_CNTL_16GT                                                       0x043f
#define cfgBIFPLR1_PCIE_MARGINING_ENH_CAP_LIST                                                          0x0440
#define cfgBIFPLR1_MARGINING_PORT_CAP                                                                   0x0444
#define cfgBIFPLR1_MARGINING_PORT_STATUS                                                                0x0446
#define cfgBIFPLR1_LANE_0_MARGINING_LANE_CNTL                                                           0x0448
#define cfgBIFPLR1_LANE_0_MARGINING_LANE_STATUS                                                         0x044a
#define cfgBIFPLR1_LANE_1_MARGINING_LANE_CNTL                                                           0x044c
#define cfgBIFPLR1_LANE_1_MARGINING_LANE_STATUS                                                         0x044e
#define cfgBIFPLR1_LANE_2_MARGINING_LANE_CNTL                                                           0x0450
#define cfgBIFPLR1_LANE_2_MARGINING_LANE_STATUS                                                         0x0452
#define cfgBIFPLR1_LANE_3_MARGINING_LANE_CNTL                                                           0x0454
#define cfgBIFPLR1_LANE_3_MARGINING_LANE_STATUS                                                         0x0456
#define cfgBIFPLR1_LANE_4_MARGINING_LANE_CNTL                                                           0x0458
#define cfgBIFPLR1_LANE_4_MARGINING_LANE_STATUS                                                         0x045a
#define cfgBIFPLR1_LANE_5_MARGINING_LANE_CNTL                                                           0x045c
#define cfgBIFPLR1_LANE_5_MARGINING_LANE_STATUS                                                         0x045e
#define cfgBIFPLR1_LANE_6_MARGINING_LANE_CNTL                                                           0x0460
#define cfgBIFPLR1_LANE_6_MARGINING_LANE_STATUS                                                         0x0462
#define cfgBIFPLR1_LANE_7_MARGINING_LANE_CNTL                                                           0x0464
#define cfgBIFPLR1_LANE_7_MARGINING_LANE_STATUS                                                         0x0466
#define cfgBIFPLR1_LANE_8_MARGINING_LANE_CNTL                                                           0x0468
#define cfgBIFPLR1_LANE_8_MARGINING_LANE_STATUS                                                         0x046a
#define cfgBIFPLR1_LANE_9_MARGINING_LANE_CNTL                                                           0x046c
#define cfgBIFPLR1_LANE_9_MARGINING_LANE_STATUS                                                         0x046e
#define cfgBIFPLR1_LANE_10_MARGINING_LANE_CNTL                                                          0x0470
#define cfgBIFPLR1_LANE_10_MARGINING_LANE_STATUS                                                        0x0472
#define cfgBIFPLR1_LANE_11_MARGINING_LANE_CNTL                                                          0x0474
#define cfgBIFPLR1_LANE_11_MARGINING_LANE_STATUS                                                        0x0476
#define cfgBIFPLR1_LANE_12_MARGINING_LANE_CNTL                                                          0x0478
#define cfgBIFPLR1_LANE_12_MARGINING_LANE_STATUS                                                        0x047a
#define cfgBIFPLR1_LANE_13_MARGINING_LANE_CNTL                                                          0x047c
#define cfgBIFPLR1_LANE_13_MARGINING_LANE_STATUS                                                        0x047e
#define cfgBIFPLR1_LANE_14_MARGINING_LANE_CNTL                                                          0x0480
#define cfgBIFPLR1_LANE_14_MARGINING_LANE_STATUS                                                        0x0482
#define cfgBIFPLR1_LANE_15_MARGINING_LANE_CNTL                                                          0x0484
#define cfgBIFPLR1_LANE_15_MARGINING_LANE_STATUS                                                        0x0486
#define cfgBIFPLR1_PCIE_CCIX_CAP_LIST                                                                   0x0488
#define cfgBIFPLR1_PCIE_CCIX_HEADER_1                                                                   0x048c
#define cfgBIFPLR1_PCIE_CCIX_HEADER_2                                                                   0x0490
#define cfgBIFPLR1_PCIE_CCIX_CAP                                                                        0x0492
#define cfgBIFPLR1_PCIE_CCIX_ESM_REQD_CAP                                                               0x0494
#define cfgBIFPLR1_PCIE_CCIX_ESM_OPTL_CAP                                                               0x0498
#define cfgBIFPLR1_PCIE_CCIX_ESM_STATUS                                                                 0x049c
#define cfgBIFPLR1_PCIE_CCIX_ESM_CNTL                                                                   0x04a0
#define cfgBIFPLR1_ESM_LANE_0_EQUALIZATION_CNTL_20GT                                                    0x04a4
#define cfgBIFPLR1_ESM_LANE_1_EQUALIZATION_CNTL_20GT                                                    0x04a5
#define cfgBIFPLR1_ESM_LANE_2_EQUALIZATION_CNTL_20GT                                                    0x04a6
#define cfgBIFPLR1_ESM_LANE_3_EQUALIZATION_CNTL_20GT                                                    0x04a7
#define cfgBIFPLR1_ESM_LANE_4_EQUALIZATION_CNTL_20GT                                                    0x04a8
#define cfgBIFPLR1_ESM_LANE_5_EQUALIZATION_CNTL_20GT                                                    0x04a9
#define cfgBIFPLR1_ESM_LANE_6_EQUALIZATION_CNTL_20GT                                                    0x04aa
#define cfgBIFPLR1_ESM_LANE_7_EQUALIZATION_CNTL_20GT                                                    0x04ab
#define cfgBIFPLR1_ESM_LANE_8_EQUALIZATION_CNTL_20GT                                                    0x04ac
#define cfgBIFPLR1_ESM_LANE_9_EQUALIZATION_CNTL_20GT                                                    0x04ad
#define cfgBIFPLR1_ESM_LANE_10_EQUALIZATION_CNTL_20GT                                                   0x04ae
#define cfgBIFPLR1_ESM_LANE_11_EQUALIZATION_CNTL_20GT                                                   0x04af
#define cfgBIFPLR1_ESM_LANE_12_EQUALIZATION_CNTL_20GT                                                   0x04b0
#define cfgBIFPLR1_ESM_LANE_13_EQUALIZATION_CNTL_20GT                                                   0x04b1
#define cfgBIFPLR1_ESM_LANE_14_EQUALIZATION_CNTL_20GT                                                   0x04b2
#define cfgBIFPLR1_ESM_LANE_15_EQUALIZATION_CNTL_20GT                                                   0x04b3
#define cfgBIFPLR1_ESM_LANE_0_EQUALIZATION_CNTL_25GT                                                    0x04b4
#define cfgBIFPLR1_ESM_LANE_1_EQUALIZATION_CNTL_25GT                                                    0x04b5
#define cfgBIFPLR1_ESM_LANE_2_EQUALIZATION_CNTL_25GT                                                    0x04b6
#define cfgBIFPLR1_ESM_LANE_3_EQUALIZATION_CNTL_25GT                                                    0x04b7
#define cfgBIFPLR1_ESM_LANE_4_EQUALIZATION_CNTL_25GT                                                    0x04b8
#define cfgBIFPLR1_ESM_LANE_5_EQUALIZATION_CNTL_25GT                                                    0x04b9
#define cfgBIFPLR1_ESM_LANE_6_EQUALIZATION_CNTL_25GT                                                    0x04ba
#define cfgBIFPLR1_ESM_LANE_7_EQUALIZATION_CNTL_25GT                                                    0x04bb
#define cfgBIFPLR1_ESM_LANE_8_EQUALIZATION_CNTL_25GT                                                    0x04bc
#define cfgBIFPLR1_ESM_LANE_9_EQUALIZATION_CNTL_25GT                                                    0x04bd
#define cfgBIFPLR1_ESM_LANE_10_EQUALIZATION_CNTL_25GT                                                   0x04be
#define cfgBIFPLR1_ESM_LANE_11_EQUALIZATION_CNTL_25GT                                                   0x04bf
#define cfgBIFPLR1_ESM_LANE_12_EQUALIZATION_CNTL_25GT                                                   0x04c0
#define cfgBIFPLR1_ESM_LANE_13_EQUALIZATION_CNTL_25GT                                                   0x04c1
#define cfgBIFPLR1_ESM_LANE_14_EQUALIZATION_CNTL_25GT                                                   0x04c2
#define cfgBIFPLR1_ESM_LANE_15_EQUALIZATION_CNTL_25GT                                                   0x04c3
#define cfgBIFPLR1_PCIE_CCIX_TRANS_CAP                                                                  0x04c4
#define cfgBIFPLR1_PCIE_CCIX_TRANS_CNTL                                                                 0x04c8


// addressBlock: nbio_pcie0_bifplr2_cfgdecp
// base address: 0x0
#define cfgBIFPLR2_VENDOR_ID                                                                            0x0000
#define cfgBIFPLR2_DEVICE_ID                                                                            0x0002
#define cfgBIFPLR2_COMMAND                                                                              0x0004
#define cfgBIFPLR2_STATUS                                                                               0x0006
#define cfgBIFPLR2_REVISION_ID                                                                          0x0008
#define cfgBIFPLR2_PROG_INTERFACE                                                                       0x0009
#define cfgBIFPLR2_SUB_CLASS                                                                            0x000a
#define cfgBIFPLR2_BASE_CLASS                                                                           0x000b
#define cfgBIFPLR2_CACHE_LINE                                                                           0x000c
#define cfgBIFPLR2_LATENCY                                                                              0x000d
#define cfgBIFPLR2_HEADER                                                                               0x000e
#define cfgBIFPLR2_BIST                                                                                 0x000f
#define cfgBIFPLR2_SUB_BUS_NUMBER_LATENCY                                                               0x0018
#define cfgBIFPLR2_IO_BASE_LIMIT                                                                        0x001c
#define cfgBIFPLR2_SECONDARY_STATUS                                                                     0x001e
#define cfgBIFPLR2_MEM_BASE_LIMIT                                                                       0x0020
#define cfgBIFPLR2_PREF_BASE_LIMIT                                                                      0x0024
#define cfgBIFPLR2_PREF_BASE_UPPER                                                                      0x0028
#define cfgBIFPLR2_PREF_LIMIT_UPPER                                                                     0x002c
#define cfgBIFPLR2_IO_BASE_LIMIT_HI                                                                     0x0030
#define cfgBIFPLR2_CAP_PTR                                                                              0x0034
#define cfgBIFPLR2_ROM_BASE_ADDR                                                                        0x0038
#define cfgBIFPLR2_INTERRUPT_LINE                                                                       0x003c
#define cfgBIFPLR2_INTERRUPT_PIN                                                                        0x003d
#define cfgBIFPLR2_IRQ_BRIDGE_CNTL                                                                      0x003e
#define cfgBIFPLR2_EXT_BRIDGE_CNTL                                                                      0x0040
#define cfgBIFPLR2_VENDOR_CAP_LIST                                                                      0x0048
#define cfgBIFPLR2_ADAPTER_ID_W                                                                         0x004c
#define cfgBIFPLR2_PMI_CAP_LIST                                                                         0x0050
#define cfgBIFPLR2_PMI_CAP                                                                              0x0052
#define cfgBIFPLR2_PMI_STATUS_CNTL                                                                      0x0054
#define cfgBIFPLR2_PCIE_CAP_LIST                                                                        0x0058
#define cfgBIFPLR2_PCIE_CAP                                                                             0x005a
#define cfgBIFPLR2_DEVICE_CAP                                                                           0x005c
#define cfgBIFPLR2_DEVICE_CNTL                                                                          0x0060
#define cfgBIFPLR2_DEVICE_STATUS                                                                        0x0062
#define cfgBIFPLR2_LINK_CAP                                                                             0x0064
#define cfgBIFPLR2_LINK_CNTL                                                                            0x0068
#define cfgBIFPLR2_LINK_STATUS                                                                          0x006a
#define cfgBIFPLR2_SLOT_CAP                                                                             0x006c
#define cfgBIFPLR2_SLOT_CNTL                                                                            0x0070
#define cfgBIFPLR2_SLOT_STATUS                                                                          0x0072
#define cfgBIFPLR2_ROOT_CNTL                                                                            0x0074
#define cfgBIFPLR2_ROOT_CAP                                                                             0x0076
#define cfgBIFPLR2_ROOT_STATUS                                                                          0x0078
#define cfgBIFPLR2_DEVICE_CAP2                                                                          0x007c
#define cfgBIFPLR2_DEVICE_CNTL2                                                                         0x0080
#define cfgBIFPLR2_DEVICE_STATUS2                                                                       0x0082
#define cfgBIFPLR2_LINK_CAP2                                                                            0x0084
#define cfgBIFPLR2_LINK_CNTL2                                                                           0x0088
#define cfgBIFPLR2_LINK_STATUS2                                                                         0x008a
#define cfgBIFPLR2_SLOT_CAP2                                                                            0x008c
#define cfgBIFPLR2_SLOT_CNTL2                                                                           0x0090
#define cfgBIFPLR2_SLOT_STATUS2                                                                         0x0092
#define cfgBIFPLR2_MSI_CAP_LIST                                                                         0x00a0
#define cfgBIFPLR2_MSI_MSG_CNTL                                                                         0x00a2
#define cfgBIFPLR2_MSI_MSG_ADDR_LO                                                                      0x00a4
#define cfgBIFPLR2_MSI_MSG_ADDR_HI                                                                      0x00a8
#define cfgBIFPLR2_MSI_MSG_DATA                                                                         0x00a8
#define cfgBIFPLR2_MSI_MSG_DATA_64                                                                      0x00ac
#define cfgBIFPLR2_SSID_CAP_LIST                                                                        0x00c0
#define cfgBIFPLR2_SSID_CAP                                                                             0x00c4
#define cfgBIFPLR2_MSI_MAP_CAP_LIST                                                                     0x00c8
#define cfgBIFPLR2_MSI_MAP_CAP                                                                          0x00ca
#define cfgBIFPLR2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                                    0x0100
#define cfgBIFPLR2_PCIE_VENDOR_SPECIFIC_HDR                                                             0x0104
#define cfgBIFPLR2_PCIE_VENDOR_SPECIFIC1                                                                0x0108
#define cfgBIFPLR2_PCIE_VENDOR_SPECIFIC2                                                                0x010c
#define cfgBIFPLR2_PCIE_VC_ENH_CAP_LIST                                                                 0x0110
#define cfgBIFPLR2_PCIE_PORT_VC_CAP_REG1                                                                0x0114
#define cfgBIFPLR2_PCIE_PORT_VC_CAP_REG2                                                                0x0118
#define cfgBIFPLR2_PCIE_PORT_VC_CNTL                                                                    0x011c
#define cfgBIFPLR2_PCIE_PORT_VC_STATUS                                                                  0x011e
#define cfgBIFPLR2_PCIE_VC0_RESOURCE_CAP                                                                0x0120
#define cfgBIFPLR2_PCIE_VC0_RESOURCE_CNTL                                                               0x0124
#define cfgBIFPLR2_PCIE_VC0_RESOURCE_STATUS                                                             0x012a
#define cfgBIFPLR2_PCIE_VC1_RESOURCE_CAP                                                                0x012c
#define cfgBIFPLR2_PCIE_VC1_RESOURCE_CNTL                                                               0x0130
#define cfgBIFPLR2_PCIE_VC1_RESOURCE_STATUS                                                             0x0136
#define cfgBIFPLR2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                                     0x0140
#define cfgBIFPLR2_PCIE_DEV_SERIAL_NUM_DW1                                                              0x0144
#define cfgBIFPLR2_PCIE_DEV_SERIAL_NUM_DW2                                                              0x0148
#define cfgBIFPLR2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                                        0x0150
#define cfgBIFPLR2_PCIE_UNCORR_ERR_STATUS                                                               0x0154
#define cfgBIFPLR2_PCIE_UNCORR_ERR_MASK                                                                 0x0158
#define cfgBIFPLR2_PCIE_UNCORR_ERR_SEVERITY                                                             0x015c
#define cfgBIFPLR2_PCIE_CORR_ERR_STATUS                                                                 0x0160
#define cfgBIFPLR2_PCIE_CORR_ERR_MASK                                                                   0x0164
#define cfgBIFPLR2_PCIE_ADV_ERR_CAP_CNTL                                                                0x0168
#define cfgBIFPLR2_PCIE_HDR_LOG0                                                                        0x016c
#define cfgBIFPLR2_PCIE_HDR_LOG1                                                                        0x0170
#define cfgBIFPLR2_PCIE_HDR_LOG2                                                                        0x0174
#define cfgBIFPLR2_PCIE_HDR_LOG3                                                                        0x0178
#define cfgBIFPLR2_PCIE_ROOT_ERR_CMD                                                                    0x017c
#define cfgBIFPLR2_PCIE_ROOT_ERR_STATUS                                                                 0x0180
#define cfgBIFPLR2_PCIE_ERR_SRC_ID                                                                      0x0184
#define cfgBIFPLR2_PCIE_TLP_PREFIX_LOG0                                                                 0x0188
#define cfgBIFPLR2_PCIE_TLP_PREFIX_LOG1                                                                 0x018c
#define cfgBIFPLR2_PCIE_TLP_PREFIX_LOG2                                                                 0x0190
#define cfgBIFPLR2_PCIE_TLP_PREFIX_LOG3                                                                 0x0194
#define cfgBIFPLR2_PCIE_SECONDARY_ENH_CAP_LIST                                                          0x0270
#define cfgBIFPLR2_PCIE_LINK_CNTL3                                                                      0x0274
#define cfgBIFPLR2_PCIE_LANE_ERROR_STATUS                                                               0x0278
#define cfgBIFPLR2_PCIE_LANE_0_EQUALIZATION_CNTL                                                        0x027c
#define cfgBIFPLR2_PCIE_LANE_1_EQUALIZATION_CNTL                                                        0x027e
#define cfgBIFPLR2_PCIE_LANE_2_EQUALIZATION_CNTL                                                        0x0280
#define cfgBIFPLR2_PCIE_LANE_3_EQUALIZATION_CNTL                                                        0x0282
#define cfgBIFPLR2_PCIE_LANE_4_EQUALIZATION_CNTL                                                        0x0284
#define cfgBIFPLR2_PCIE_LANE_5_EQUALIZATION_CNTL                                                        0x0286
#define cfgBIFPLR2_PCIE_LANE_6_EQUALIZATION_CNTL                                                        0x0288
#define cfgBIFPLR2_PCIE_LANE_7_EQUALIZATION_CNTL                                                        0x028a
#define cfgBIFPLR2_PCIE_LANE_8_EQUALIZATION_CNTL                                                        0x028c
#define cfgBIFPLR2_PCIE_LANE_9_EQUALIZATION_CNTL                                                        0x028e
#define cfgBIFPLR2_PCIE_LANE_10_EQUALIZATION_CNTL                                                       0x0290
#define cfgBIFPLR2_PCIE_LANE_11_EQUALIZATION_CNTL                                                       0x0292
#define cfgBIFPLR2_PCIE_LANE_12_EQUALIZATION_CNTL                                                       0x0294
#define cfgBIFPLR2_PCIE_LANE_13_EQUALIZATION_CNTL                                                       0x0296
#define cfgBIFPLR2_PCIE_LANE_14_EQUALIZATION_CNTL                                                       0x0298
#define cfgBIFPLR2_PCIE_LANE_15_EQUALIZATION_CNTL                                                       0x029a
#define cfgBIFPLR2_PCIE_ACS_ENH_CAP_LIST                                                                0x02a0
#define cfgBIFPLR2_PCIE_ACS_CAP                                                                         0x02a4
#define cfgBIFPLR2_PCIE_ACS_CNTL                                                                        0x02a6
#define cfgBIFPLR2_PCIE_MC_ENH_CAP_LIST                                                                 0x02f0
#define cfgBIFPLR2_PCIE_MC_CAP                                                                          0x02f4
#define cfgBIFPLR2_PCIE_MC_CNTL                                                                         0x02f6
#define cfgBIFPLR2_PCIE_MC_ADDR0                                                                        0x02f8
#define cfgBIFPLR2_PCIE_MC_ADDR1                                                                        0x02fc
#define cfgBIFPLR2_PCIE_MC_RCV0                                                                         0x0300
#define cfgBIFPLR2_PCIE_MC_RCV1                                                                         0x0304
#define cfgBIFPLR2_PCIE_MC_BLOCK_ALL0                                                                   0x0308
#define cfgBIFPLR2_PCIE_MC_BLOCK_ALL1                                                                   0x030c
#define cfgBIFPLR2_PCIE_MC_BLOCK_UNTRANSLATED_0                                                         0x0310
#define cfgBIFPLR2_PCIE_MC_BLOCK_UNTRANSLATED_1                                                         0x0314
#define cfgBIFPLR2_PCIE_MC_OVERLAY_BAR0                                                                 0x0318
#define cfgBIFPLR2_PCIE_MC_OVERLAY_BAR1                                                                 0x031c
#define cfgBIFPLR2_PCIE_L1_PM_SUB_CAP_LIST                                                              0x0370
#define cfgBIFPLR2_PCIE_L1_PM_SUB_CAP                                                                   0x0374
#define cfgBIFPLR2_PCIE_L1_PM_SUB_CNTL                                                                  0x0378
#define cfgBIFPLR2_PCIE_L1_PM_SUB_CNTL2                                                                 0x037c
#define cfgBIFPLR2_PCIE_DPC_ENH_CAP_LIST                                                                0x0380
#define cfgBIFPLR2_PCIE_DPC_CAP_LIST                                                                    0x0384
#define cfgBIFPLR2_PCIE_DPC_CNTL                                                                        0x0386
#define cfgBIFPLR2_PCIE_DPC_STATUS                                                                      0x0388
#define cfgBIFPLR2_PCIE_DPC_ERROR_SOURCE_ID                                                             0x038a
#define cfgBIFPLR2_PCIE_RP_PIO_STATUS                                                                   0x038c
#define cfgBIFPLR2_PCIE_RP_PIO_MASK                                                                     0x0390
#define cfgBIFPLR2_PCIE_RP_PIO_SEVERITY                                                                 0x0394
#define cfgBIFPLR2_PCIE_RP_PIO_SYSERROR                                                                 0x0398
#define cfgBIFPLR2_PCIE_RP_PIO_EXCEPTION                                                                0x039c
#define cfgBIFPLR2_PCIE_RP_PIO_HDR_LOG0                                                                 0x03a0
#define cfgBIFPLR2_PCIE_RP_PIO_HDR_LOG1                                                                 0x03a4
#define cfgBIFPLR2_PCIE_RP_PIO_HDR_LOG2                                                                 0x03a8
#define cfgBIFPLR2_PCIE_RP_PIO_HDR_LOG3                                                                 0x03ac
#define cfgBIFPLR2_PCIE_RP_PIO_PREFIX_LOG0                                                              0x03b4
#define cfgBIFPLR2_PCIE_RP_PIO_PREFIX_LOG1                                                              0x03b8
#define cfgBIFPLR2_PCIE_RP_PIO_PREFIX_LOG2                                                              0x03bc
#define cfgBIFPLR2_PCIE_RP_PIO_PREFIX_LOG3                                                              0x03c0
#define cfgBIFPLR2_PCIE_ESM_CAP_LIST                                                                    0x03c4
#define cfgBIFPLR2_PCIE_ESM_HEADER_1                                                                    0x03c8
#define cfgBIFPLR2_PCIE_ESM_HEADER_2                                                                    0x03cc
#define cfgBIFPLR2_PCIE_ESM_STATUS                                                                      0x03ce
#define cfgBIFPLR2_PCIE_ESM_CTRL                                                                        0x03d0
#define cfgBIFPLR2_PCIE_ESM_CAP_1                                                                       0x03d4
#define cfgBIFPLR2_PCIE_ESM_CAP_2                                                                       0x03d8
#define cfgBIFPLR2_PCIE_ESM_CAP_3                                                                       0x03dc
#define cfgBIFPLR2_PCIE_ESM_CAP_4                                                                       0x03e0
#define cfgBIFPLR2_PCIE_ESM_CAP_5                                                                       0x03e4
#define cfgBIFPLR2_PCIE_ESM_CAP_6                                                                       0x03e8
#define cfgBIFPLR2_PCIE_ESM_CAP_7                                                                       0x03ec
#define cfgBIFPLR2_PCIE_DLF_ENH_CAP_LIST                                                                0x0400
#define cfgBIFPLR2_DATA_LINK_FEATURE_CAP                                                                0x0404
#define cfgBIFPLR2_DATA_LINK_FEATURE_STATUS                                                             0x0408
#define cfgBIFPLR2_PCIE_PHY_16GT_ENH_CAP_LIST                                                           0x0410
#define cfgBIFPLR2_LINK_CAP_16GT                                                                        0x0414
#define cfgBIFPLR2_LINK_CNTL_16GT                                                                       0x0418
#define cfgBIFPLR2_LINK_STATUS_16GT                                                                     0x041c
#define cfgBIFPLR2_LOCAL_PARITY_MISMATCH_STATUS_16GT                                                    0x0420
#define cfgBIFPLR2_RTM1_PARITY_MISMATCH_STATUS_16GT                                                     0x0424
#define cfgBIFPLR2_RTM2_PARITY_MISMATCH_STATUS_16GT                                                     0x0428
#define cfgBIFPLR2_LANE_0_EQUALIZATION_CNTL_16GT                                                        0x0430
#define cfgBIFPLR2_LANE_1_EQUALIZATION_CNTL_16GT                                                        0x0431
#define cfgBIFPLR2_LANE_2_EQUALIZATION_CNTL_16GT                                                        0x0432
#define cfgBIFPLR2_LANE_3_EQUALIZATION_CNTL_16GT                                                        0x0433
#define cfgBIFPLR2_LANE_4_EQUALIZATION_CNTL_16GT                                                        0x0434
#define cfgBIFPLR2_LANE_5_EQUALIZATION_CNTL_16GT                                                        0x0435
#define cfgBIFPLR2_LANE_6_EQUALIZATION_CNTL_16GT                                                        0x0436
#define cfgBIFPLR2_LANE_7_EQUALIZATION_CNTL_16GT                                                        0x0437
#define cfgBIFPLR2_LANE_8_EQUALIZATION_CNTL_16GT                                                        0x0438
#define cfgBIFPLR2_LANE_9_EQUALIZATION_CNTL_16GT                                                        0x0439
#define cfgBIFPLR2_LANE_10_EQUALIZATION_CNTL_16GT                                                       0x043a
#define cfgBIFPLR2_LANE_11_EQUALIZATION_CNTL_16GT                                                       0x043b
#define cfgBIFPLR2_LANE_12_EQUALIZATION_CNTL_16GT                                                       0x043c
#define cfgBIFPLR2_LANE_13_EQUALIZATION_CNTL_16GT                                                       0x043d
#define cfgBIFPLR2_LANE_14_EQUALIZATION_CNTL_16GT                                                       0x043e
#define cfgBIFPLR2_LANE_15_EQUALIZATION_CNTL_16GT                                                       0x043f
#define cfgBIFPLR2_PCIE_MARGINING_ENH_CAP_LIST                                                          0x0440
#define cfgBIFPLR2_MARGINING_PORT_CAP                                                                   0x0444
#define cfgBIFPLR2_MARGINING_PORT_STATUS                                                                0x0446
#define cfgBIFPLR2_LANE_0_MARGINING_LANE_CNTL                                                           0x0448
#define cfgBIFPLR2_LANE_0_MARGINING_LANE_STATUS                                                         0x044a
#define cfgBIFPLR2_LANE_1_MARGINING_LANE_CNTL                                                           0x044c
#define cfgBIFPLR2_LANE_1_MARGINING_LANE_STATUS                                                         0x044e
#define cfgBIFPLR2_LANE_2_MARGINING_LANE_CNTL                                                           0x0450
#define cfgBIFPLR2_LANE_2_MARGINING_LANE_STATUS                                                         0x0452
#define cfgBIFPLR2_LANE_3_MARGINING_LANE_CNTL                                                           0x0454
#define cfgBIFPLR2_LANE_3_MARGINING_LANE_STATUS                                                         0x0456
#define cfgBIFPLR2_LANE_4_MARGINING_LANE_CNTL                                                           0x0458
#define cfgBIFPLR2_LANE_4_MARGINING_LANE_STATUS                                                         0x045a
#define cfgBIFPLR2_LANE_5_MARGINING_LANE_CNTL                                                           0x045c
#define cfgBIFPLR2_LANE_5_MARGINING_LANE_STATUS                                                         0x045e
#define cfgBIFPLR2_LANE_6_MARGINING_LANE_CNTL                                                           0x0460
#define cfgBIFPLR2_LANE_6_MARGINING_LANE_STATUS                                                         0x0462
#define cfgBIFPLR2_LANE_7_MARGINING_LANE_CNTL                                                           0x0464
#define cfgBIFPLR2_LANE_7_MARGINING_LANE_STATUS                                                         0x0466
#define cfgBIFPLR2_LANE_8_MARGINING_LANE_CNTL                                                           0x0468
#define cfgBIFPLR2_LANE_8_MARGINING_LANE_STATUS                                                         0x046a
#define cfgBIFPLR2_LANE_9_MARGINING_LANE_CNTL                                                           0x046c
#define cfgBIFPLR2_LANE_9_MARGINING_LANE_STATUS                                                         0x046e
#define cfgBIFPLR2_LANE_10_MARGINING_LANE_CNTL                                                          0x0470
#define cfgBIFPLR2_LANE_10_MARGINING_LANE_STATUS                                                        0x0472
#define cfgBIFPLR2_LANE_11_MARGINING_LANE_CNTL                                                          0x0474
#define cfgBIFPLR2_LANE_11_MARGINING_LANE_STATUS                                                        0x0476
#define cfgBIFPLR2_LANE_12_MARGINING_LANE_CNTL                                                          0x0478
#define cfgBIFPLR2_LANE_12_MARGINING_LANE_STATUS                                                        0x047a
#define cfgBIFPLR2_LANE_13_MARGINING_LANE_CNTL                                                          0x047c
#define cfgBIFPLR2_LANE_13_MARGINING_LANE_STATUS                                                        0x047e
#define cfgBIFPLR2_LANE_14_MARGINING_LANE_CNTL                                                          0x0480
#define cfgBIFPLR2_LANE_14_MARGINING_LANE_STATUS                                                        0x0482
#define cfgBIFPLR2_LANE_15_MARGINING_LANE_CNTL                                                          0x0484
#define cfgBIFPLR2_LANE_15_MARGINING_LANE_STATUS                                                        0x0486
#define cfgBIFPLR2_PCIE_CCIX_CAP_LIST                                                                   0x0488
#define cfgBIFPLR2_PCIE_CCIX_HEADER_1                                                                   0x048c
#define cfgBIFPLR2_PCIE_CCIX_HEADER_2                                                                   0x0490
#define cfgBIFPLR2_PCIE_CCIX_CAP                                                                        0x0492
#define cfgBIFPLR2_PCIE_CCIX_ESM_REQD_CAP                                                               0x0494
#define cfgBIFPLR2_PCIE_CCIX_ESM_OPTL_CAP                                                               0x0498
#define cfgBIFPLR2_PCIE_CCIX_ESM_STATUS                                                                 0x049c
#define cfgBIFPLR2_PCIE_CCIX_ESM_CNTL                                                                   0x04a0
#define cfgBIFPLR2_ESM_LANE_0_EQUALIZATION_CNTL_20GT                                                    0x04a4
#define cfgBIFPLR2_ESM_LANE_1_EQUALIZATION_CNTL_20GT                                                    0x04a5
#define cfgBIFPLR2_ESM_LANE_2_EQUALIZATION_CNTL_20GT                                                    0x04a6
#define cfgBIFPLR2_ESM_LANE_3_EQUALIZATION_CNTL_20GT                                                    0x04a7
#define cfgBIFPLR2_ESM_LANE_4_EQUALIZATION_CNTL_20GT                                                    0x04a8
#define cfgBIFPLR2_ESM_LANE_5_EQUALIZATION_CNTL_20GT                                                    0x04a9
#define cfgBIFPLR2_ESM_LANE_6_EQUALIZATION_CNTL_20GT                                                    0x04aa
#define cfgBIFPLR2_ESM_LANE_7_EQUALIZATION_CNTL_20GT                                                    0x04ab
#define cfgBIFPLR2_ESM_LANE_8_EQUALIZATION_CNTL_20GT                                                    0x04ac
#define cfgBIFPLR2_ESM_LANE_9_EQUALIZATION_CNTL_20GT                                                    0x04ad
#define cfgBIFPLR2_ESM_LANE_10_EQUALIZATION_CNTL_20GT                                                   0x04ae
#define cfgBIFPLR2_ESM_LANE_11_EQUALIZATION_CNTL_20GT                                                   0x04af
#define cfgBIFPLR2_ESM_LANE_12_EQUALIZATION_CNTL_20GT                                                   0x04b0
#define cfgBIFPLR2_ESM_LANE_13_EQUALIZATION_CNTL_20GT                                                   0x04b1
#define cfgBIFPLR2_ESM_LANE_14_EQUALIZATION_CNTL_20GT                                                   0x04b2
#define cfgBIFPLR2_ESM_LANE_15_EQUALIZATION_CNTL_20GT                                                   0x04b3
#define cfgBIFPLR2_ESM_LANE_0_EQUALIZATION_CNTL_25GT                                                    0x04b4
#define cfgBIFPLR2_ESM_LANE_1_EQUALIZATION_CNTL_25GT                                                    0x04b5
#define cfgBIFPLR2_ESM_LANE_2_EQUALIZATION_CNTL_25GT                                                    0x04b6
#define cfgBIFPLR2_ESM_LANE_3_EQUALIZATION_CNTL_25GT                                                    0x04b7
#define cfgBIFPLR2_ESM_LANE_4_EQUALIZATION_CNTL_25GT                                                    0x04b8
#define cfgBIFPLR2_ESM_LANE_5_EQUALIZATION_CNTL_25GT                                                    0x04b9
#define cfgBIFPLR2_ESM_LANE_6_EQUALIZATION_CNTL_25GT                                                    0x04ba
#define cfgBIFPLR2_ESM_LANE_7_EQUALIZATION_CNTL_25GT                                                    0x04bb
#define cfgBIFPLR2_ESM_LANE_8_EQUALIZATION_CNTL_25GT                                                    0x04bc
#define cfgBIFPLR2_ESM_LANE_9_EQUALIZATION_CNTL_25GT                                                    0x04bd
#define cfgBIFPLR2_ESM_LANE_10_EQUALIZATION_CNTL_25GT                                                   0x04be
#define cfgBIFPLR2_ESM_LANE_11_EQUALIZATION_CNTL_25GT                                                   0x04bf
#define cfgBIFPLR2_ESM_LANE_12_EQUALIZATION_CNTL_25GT                                                   0x04c0
#define cfgBIFPLR2_ESM_LANE_13_EQUALIZATION_CNTL_25GT                                                   0x04c1
#define cfgBIFPLR2_ESM_LANE_14_EQUALIZATION_CNTL_25GT                                                   0x04c2
#define cfgBIFPLR2_ESM_LANE_15_EQUALIZATION_CNTL_25GT                                                   0x04c3
#define cfgBIFPLR2_PCIE_CCIX_TRANS_CAP                                                                  0x04c4
#define cfgBIFPLR2_PCIE_CCIX_TRANS_CNTL                                                                 0x04c8


// addressBlock: nbio_pcie0_bifplr3_cfgdecp
// base address: 0x0
#define cfgBIFPLR3_VENDOR_ID                                                                            0x0000
#define cfgBIFPLR3_DEVICE_ID                                                                            0x0002
#define cfgBIFPLR3_COMMAND                                                                              0x0004
#define cfgBIFPLR3_STATUS                                                                               0x0006
#define cfgBIFPLR3_REVISION_ID                                                                          0x0008
#define cfgBIFPLR3_PROG_INTERFACE                                                                       0x0009
#define cfgBIFPLR3_SUB_CLASS                                                                            0x000a
#define cfgBIFPLR3_BASE_CLASS                                                                           0x000b
#define cfgBIFPLR3_CACHE_LINE                                                                           0x000c
#define cfgBIFPLR3_LATENCY                                                                              0x000d
#define cfgBIFPLR3_HEADER                                                                               0x000e
#define cfgBIFPLR3_BIST                                                                                 0x000f
#define cfgBIFPLR3_SUB_BUS_NUMBER_LATENCY                                                               0x0018
#define cfgBIFPLR3_IO_BASE_LIMIT                                                                        0x001c
#define cfgBIFPLR3_SECONDARY_STATUS                                                                     0x001e
#define cfgBIFPLR3_MEM_BASE_LIMIT                                                                       0x0020
#define cfgBIFPLR3_PREF_BASE_LIMIT                                                                      0x0024
#define cfgBIFPLR3_PREF_BASE_UPPER                                                                      0x0028
#define cfgBIFPLR3_PREF_LIMIT_UPPER                                                                     0x002c
#define cfgBIFPLR3_IO_BASE_LIMIT_HI                                                                     0x0030
#define cfgBIFPLR3_CAP_PTR                                                                              0x0034
#define cfgBIFPLR3_ROM_BASE_ADDR                                                                        0x0038
#define cfgBIFPLR3_INTERRUPT_LINE                                                                       0x003c
#define cfgBIFPLR3_INTERRUPT_PIN                                                                        0x003d
#define cfgBIFPLR3_IRQ_BRIDGE_CNTL                                                                      0x003e
#define cfgBIFPLR3_EXT_BRIDGE_CNTL                                                                      0x0040
#define cfgBIFPLR3_VENDOR_CAP_LIST                                                                      0x0048
#define cfgBIFPLR3_ADAPTER_ID_W                                                                         0x004c
#define cfgBIFPLR3_PMI_CAP_LIST                                                                         0x0050
#define cfgBIFPLR3_PMI_CAP                                                                              0x0052
#define cfgBIFPLR3_PMI_STATUS_CNTL                                                                      0x0054
#define cfgBIFPLR3_PCIE_CAP_LIST                                                                        0x0058
#define cfgBIFPLR3_PCIE_CAP                                                                             0x005a
#define cfgBIFPLR3_DEVICE_CAP                                                                           0x005c
#define cfgBIFPLR3_DEVICE_CNTL                                                                          0x0060
#define cfgBIFPLR3_DEVICE_STATUS                                                                        0x0062
#define cfgBIFPLR3_LINK_CAP                                                                             0x0064
#define cfgBIFPLR3_LINK_CNTL                                                                            0x0068
#define cfgBIFPLR3_LINK_STATUS                                                                          0x006a
#define cfgBIFPLR3_SLOT_CAP                                                                             0x006c
#define cfgBIFPLR3_SLOT_CNTL                                                                            0x0070
#define cfgBIFPLR3_SLOT_STATUS                                                                          0x0072
#define cfgBIFPLR3_ROOT_CNTL                                                                            0x0074
#define cfgBIFPLR3_ROOT_CAP                                                                             0x0076
#define cfgBIFPLR3_ROOT_STATUS                                                                          0x0078
#define cfgBIFPLR3_DEVICE_CAP2                                                                          0x007c
#define cfgBIFPLR3_DEVICE_CNTL2                                                                         0x0080
#define cfgBIFPLR3_DEVICE_STATUS2                                                                       0x0082
#define cfgBIFPLR3_LINK_CAP2                                                                            0x0084
#define cfgBIFPLR3_LINK_CNTL2                                                                           0x0088
#define cfgBIFPLR3_LINK_STATUS2                                                                         0x008a
#define cfgBIFPLR3_SLOT_CAP2                                                                            0x008c
#define cfgBIFPLR3_SLOT_CNTL2                                                                           0x0090
#define cfgBIFPLR3_SLOT_STATUS2                                                                         0x0092
#define cfgBIFPLR3_MSI_CAP_LIST                                                                         0x00a0
#define cfgBIFPLR3_MSI_MSG_CNTL                                                                         0x00a2
#define cfgBIFPLR3_MSI_MSG_ADDR_LO                                                                      0x00a4
#define cfgBIFPLR3_MSI_MSG_ADDR_HI                                                                      0x00a8
#define cfgBIFPLR3_MSI_MSG_DATA                                                                         0x00a8
#define cfgBIFPLR3_MSI_MSG_DATA_64                                                                      0x00ac
#define cfgBIFPLR3_SSID_CAP_LIST                                                                        0x00c0
#define cfgBIFPLR3_SSID_CAP                                                                             0x00c4
#define cfgBIFPLR3_MSI_MAP_CAP_LIST                                                                     0x00c8
#define cfgBIFPLR3_MSI_MAP_CAP                                                                          0x00ca
#define cfgBIFPLR3_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                                    0x0100
#define cfgBIFPLR3_PCIE_VENDOR_SPECIFIC_HDR                                                             0x0104
#define cfgBIFPLR3_PCIE_VENDOR_SPECIFIC1                                                                0x0108
#define cfgBIFPLR3_PCIE_VENDOR_SPECIFIC2                                                                0x010c
#define cfgBIFPLR3_PCIE_VC_ENH_CAP_LIST                                                                 0x0110
#define cfgBIFPLR3_PCIE_PORT_VC_CAP_REG1                                                                0x0114
#define cfgBIFPLR3_PCIE_PORT_VC_CAP_REG2                                                                0x0118
#define cfgBIFPLR3_PCIE_PORT_VC_CNTL                                                                    0x011c
#define cfgBIFPLR3_PCIE_PORT_VC_STATUS                                                                  0x011e
#define cfgBIFPLR3_PCIE_VC0_RESOURCE_CAP                                                                0x0120
#define cfgBIFPLR3_PCIE_VC0_RESOURCE_CNTL                                                               0x0124
#define cfgBIFPLR3_PCIE_VC0_RESOURCE_STATUS                                                             0x012a
#define cfgBIFPLR3_PCIE_VC1_RESOURCE_CAP                                                                0x012c
#define cfgBIFPLR3_PCIE_VC1_RESOURCE_CNTL                                                               0x0130
#define cfgBIFPLR3_PCIE_VC1_RESOURCE_STATUS                                                             0x0136
#define cfgBIFPLR3_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                                     0x0140
#define cfgBIFPLR3_PCIE_DEV_SERIAL_NUM_DW1                                                              0x0144
#define cfgBIFPLR3_PCIE_DEV_SERIAL_NUM_DW2                                                              0x0148
#define cfgBIFPLR3_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                                        0x0150
#define cfgBIFPLR3_PCIE_UNCORR_ERR_STATUS                                                               0x0154
#define cfgBIFPLR3_PCIE_UNCORR_ERR_MASK                                                                 0x0158
#define cfgBIFPLR3_PCIE_UNCORR_ERR_SEVERITY                                                             0x015c
#define cfgBIFPLR3_PCIE_CORR_ERR_STATUS                                                                 0x0160
#define cfgBIFPLR3_PCIE_CORR_ERR_MASK                                                                   0x0164
#define cfgBIFPLR3_PCIE_ADV_ERR_CAP_CNTL                                                                0x0168
#define cfgBIFPLR3_PCIE_HDR_LOG0                                                                        0x016c
#define cfgBIFPLR3_PCIE_HDR_LOG1                                                                        0x0170
#define cfgBIFPLR3_PCIE_HDR_LOG2                                                                        0x0174
#define cfgBIFPLR3_PCIE_HDR_LOG3                                                                        0x0178
#define cfgBIFPLR3_PCIE_ROOT_ERR_CMD                                                                    0x017c
#define cfgBIFPLR3_PCIE_ROOT_ERR_STATUS                                                                 0x0180
#define cfgBIFPLR3_PCIE_ERR_SRC_ID                                                                      0x0184
#define cfgBIFPLR3_PCIE_TLP_PREFIX_LOG0                                                                 0x0188
#define cfgBIFPLR3_PCIE_TLP_PREFIX_LOG1                                                                 0x018c
#define cfgBIFPLR3_PCIE_TLP_PREFIX_LOG2                                                                 0x0190
#define cfgBIFPLR3_PCIE_TLP_PREFIX_LOG3                                                                 0x0194
#define cfgBIFPLR3_PCIE_SECONDARY_ENH_CAP_LIST                                                          0x0270
#define cfgBIFPLR3_PCIE_LINK_CNTL3                                                                      0x0274
#define cfgBIFPLR3_PCIE_LANE_ERROR_STATUS                                                               0x0278
#define cfgBIFPLR3_PCIE_LANE_0_EQUALIZATION_CNTL                                                        0x027c
#define cfgBIFPLR3_PCIE_LANE_1_EQUALIZATION_CNTL                                                        0x027e
#define cfgBIFPLR3_PCIE_LANE_2_EQUALIZATION_CNTL                                                        0x0280
#define cfgBIFPLR3_PCIE_LANE_3_EQUALIZATION_CNTL                                                        0x0282
#define cfgBIFPLR3_PCIE_LANE_4_EQUALIZATION_CNTL                                                        0x0284
#define cfgBIFPLR3_PCIE_LANE_5_EQUALIZATION_CNTL                                                        0x0286
#define cfgBIFPLR3_PCIE_LANE_6_EQUALIZATION_CNTL                                                        0x0288
#define cfgBIFPLR3_PCIE_LANE_7_EQUALIZATION_CNTL                                                        0x028a
#define cfgBIFPLR3_PCIE_LANE_8_EQUALIZATION_CNTL                                                        0x028c
#define cfgBIFPLR3_PCIE_LANE_9_EQUALIZATION_CNTL                                                        0x028e
#define cfgBIFPLR3_PCIE_LANE_10_EQUALIZATION_CNTL                                                       0x0290
#define cfgBIFPLR3_PCIE_LANE_11_EQUALIZATION_CNTL                                                       0x0292
#define cfgBIFPLR3_PCIE_LANE_12_EQUALIZATION_CNTL                                                       0x0294
#define cfgBIFPLR3_PCIE_LANE_13_EQUALIZATION_CNTL                                                       0x0296
#define cfgBIFPLR3_PCIE_LANE_14_EQUALIZATION_CNTL                                                       0x0298
#define cfgBIFPLR3_PCIE_LANE_15_EQUALIZATION_CNTL                                                       0x029a
#define cfgBIFPLR3_PCIE_ACS_ENH_CAP_LIST                                                                0x02a0
#define cfgBIFPLR3_PCIE_ACS_CAP                                                                         0x02a4
#define cfgBIFPLR3_PCIE_ACS_CNTL                                                                        0x02a6
#define cfgBIFPLR3_PCIE_MC_ENH_CAP_LIST                                                                 0x02f0
#define cfgBIFPLR3_PCIE_MC_CAP                                                                          0x02f4
#define cfgBIFPLR3_PCIE_MC_CNTL                                                                         0x02f6
#define cfgBIFPLR3_PCIE_MC_ADDR0                                                                        0x02f8
#define cfgBIFPLR3_PCIE_MC_ADDR1                                                                        0x02fc
#define cfgBIFPLR3_PCIE_MC_RCV0                                                                         0x0300
#define cfgBIFPLR3_PCIE_MC_RCV1                                                                         0x0304
#define cfgBIFPLR3_PCIE_MC_BLOCK_ALL0                                                                   0x0308
#define cfgBIFPLR3_PCIE_MC_BLOCK_ALL1                                                                   0x030c
#define cfgBIFPLR3_PCIE_MC_BLOCK_UNTRANSLATED_0                                                         0x0310
#define cfgBIFPLR3_PCIE_MC_BLOCK_UNTRANSLATED_1                                                         0x0314
#define cfgBIFPLR3_PCIE_MC_OVERLAY_BAR0                                                                 0x0318
#define cfgBIFPLR3_PCIE_MC_OVERLAY_BAR1                                                                 0x031c
#define cfgBIFPLR3_PCIE_L1_PM_SUB_CAP_LIST                                                              0x0370
#define cfgBIFPLR3_PCIE_L1_PM_SUB_CAP                                                                   0x0374
#define cfgBIFPLR3_PCIE_L1_PM_SUB_CNTL                                                                  0x0378
#define cfgBIFPLR3_PCIE_L1_PM_SUB_CNTL2                                                                 0x037c
#define cfgBIFPLR3_PCIE_DPC_ENH_CAP_LIST                                                                0x0380
#define cfgBIFPLR3_PCIE_DPC_CAP_LIST                                                                    0x0384
#define cfgBIFPLR3_PCIE_DPC_CNTL                                                                        0x0386
#define cfgBIFPLR3_PCIE_DPC_STATUS                                                                      0x0388
#define cfgBIFPLR3_PCIE_DPC_ERROR_SOURCE_ID                                                             0x038a
#define cfgBIFPLR3_PCIE_RP_PIO_STATUS                                                                   0x038c
#define cfgBIFPLR3_PCIE_RP_PIO_MASK                                                                     0x0390
#define cfgBIFPLR3_PCIE_RP_PIO_SEVERITY                                                                 0x0394
#define cfgBIFPLR3_PCIE_RP_PIO_SYSERROR                                                                 0x0398
#define cfgBIFPLR3_PCIE_RP_PIO_EXCEPTION                                                                0x039c
#define cfgBIFPLR3_PCIE_RP_PIO_HDR_LOG0                                                                 0x03a0
#define cfgBIFPLR3_PCIE_RP_PIO_HDR_LOG1                                                                 0x03a4
#define cfgBIFPLR3_PCIE_RP_PIO_HDR_LOG2                                                                 0x03a8
#define cfgBIFPLR3_PCIE_RP_PIO_HDR_LOG3                                                                 0x03ac
#define cfgBIFPLR3_PCIE_RP_PIO_PREFIX_LOG0                                                              0x03b4
#define cfgBIFPLR3_PCIE_RP_PIO_PREFIX_LOG1                                                              0x03b8
#define cfgBIFPLR3_PCIE_RP_PIO_PREFIX_LOG2                                                              0x03bc
#define cfgBIFPLR3_PCIE_RP_PIO_PREFIX_LOG3                                                              0x03c0
#define cfgBIFPLR3_PCIE_ESM_CAP_LIST                                                                    0x03c4
#define cfgBIFPLR3_PCIE_ESM_HEADER_1                                                                    0x03c8
#define cfgBIFPLR3_PCIE_ESM_HEADER_2                                                                    0x03cc
#define cfgBIFPLR3_PCIE_ESM_STATUS                                                                      0x03ce
#define cfgBIFPLR3_PCIE_ESM_CTRL                                                                        0x03d0
#define cfgBIFPLR3_PCIE_ESM_CAP_1                                                                       0x03d4
#define cfgBIFPLR3_PCIE_ESM_CAP_2                                                                       0x03d8
#define cfgBIFPLR3_PCIE_ESM_CAP_3                                                                       0x03dc
#define cfgBIFPLR3_PCIE_ESM_CAP_4                                                                       0x03e0
#define cfgBIFPLR3_PCIE_ESM_CAP_5                                                                       0x03e4
#define cfgBIFPLR3_PCIE_ESM_CAP_6                                                                       0x03e8
#define cfgBIFPLR3_PCIE_ESM_CAP_7                                                                       0x03ec
#define cfgBIFPLR3_PCIE_DLF_ENH_CAP_LIST                                                                0x0400
#define cfgBIFPLR3_DATA_LINK_FEATURE_CAP                                                                0x0404
#define cfgBIFPLR3_DATA_LINK_FEATURE_STATUS                                                             0x0408
#define cfgBIFPLR3_PCIE_PHY_16GT_ENH_CAP_LIST                                                           0x0410
#define cfgBIFPLR3_LINK_CAP_16GT                                                                        0x0414
#define cfgBIFPLR3_LINK_CNTL_16GT                                                                       0x0418
#define cfgBIFPLR3_LINK_STATUS_16GT                                                                     0x041c
#define cfgBIFPLR3_LOCAL_PARITY_MISMATCH_STATUS_16GT                                                    0x0420
#define cfgBIFPLR3_RTM1_PARITY_MISMATCH_STATUS_16GT                                                     0x0424
#define cfgBIFPLR3_RTM2_PARITY_MISMATCH_STATUS_16GT                                                     0x0428
#define cfgBIFPLR3_LANE_0_EQUALIZATION_CNTL_16GT                                                        0x0430
#define cfgBIFPLR3_LANE_1_EQUALIZATION_CNTL_16GT                                                        0x0431
#define cfgBIFPLR3_LANE_2_EQUALIZATION_CNTL_16GT                                                        0x0432
#define cfgBIFPLR3_LANE_3_EQUALIZATION_CNTL_16GT                                                        0x0433
#define cfgBIFPLR3_LANE_4_EQUALIZATION_CNTL_16GT                                                        0x0434
#define cfgBIFPLR3_LANE_5_EQUALIZATION_CNTL_16GT                                                        0x0435
#define cfgBIFPLR3_LANE_6_EQUALIZATION_CNTL_16GT                                                        0x0436
#define cfgBIFPLR3_LANE_7_EQUALIZATION_CNTL_16GT                                                        0x0437
#define cfgBIFPLR3_LANE_8_EQUALIZATION_CNTL_16GT                                                        0x0438
#define cfgBIFPLR3_LANE_9_EQUALIZATION_CNTL_16GT                                                        0x0439
#define cfgBIFPLR3_LANE_10_EQUALIZATION_CNTL_16GT                                                       0x043a
#define cfgBIFPLR3_LANE_11_EQUALIZATION_CNTL_16GT                                                       0x043b
#define cfgBIFPLR3_LANE_12_EQUALIZATION_CNTL_16GT                                                       0x043c
#define cfgBIFPLR3_LANE_13_EQUALIZATION_CNTL_16GT                                                       0x043d
#define cfgBIFPLR3_LANE_14_EQUALIZATION_CNTL_16GT                                                       0x043e
#define cfgBIFPLR3_LANE_15_EQUALIZATION_CNTL_16GT                                                       0x043f
#define cfgBIFPLR3_PCIE_MARGINING_ENH_CAP_LIST                                                          0x0440
#define cfgBIFPLR3_MARGINING_PORT_CAP                                                                   0x0444
#define cfgBIFPLR3_MARGINING_PORT_STATUS                                                                0x0446
#define cfgBIFPLR3_LANE_0_MARGINING_LANE_CNTL                                                           0x0448
#define cfgBIFPLR3_LANE_0_MARGINING_LANE_STATUS                                                         0x044a
#define cfgBIFPLR3_LANE_1_MARGINING_LANE_CNTL                                                           0x044c
#define cfgBIFPLR3_LANE_1_MARGINING_LANE_STATUS                                                         0x044e
#define cfgBIFPLR3_LANE_2_MARGINING_LANE_CNTL                                                           0x0450
#define cfgBIFPLR3_LANE_2_MARGINING_LANE_STATUS                                                         0x0452
#define cfgBIFPLR3_LANE_3_MARGINING_LANE_CNTL                                                           0x0454
#define cfgBIFPLR3_LANE_3_MARGINING_LANE_STATUS                                                         0x0456
#define cfgBIFPLR3_LANE_4_MARGINING_LANE_CNTL                                                           0x0458
#define cfgBIFPLR3_LANE_4_MARGINING_LANE_STATUS                                                         0x045a
#define cfgBIFPLR3_LANE_5_MARGINING_LANE_CNTL                                                           0x045c
#define cfgBIFPLR3_LANE_5_MARGINING_LANE_STATUS                                                         0x045e
#define cfgBIFPLR3_LANE_6_MARGINING_LANE_CNTL                                                           0x0460
#define cfgBIFPLR3_LANE_6_MARGINING_LANE_STATUS                                                         0x0462
#define cfgBIFPLR3_LANE_7_MARGINING_LANE_CNTL                                                           0x0464
#define cfgBIFPLR3_LANE_7_MARGINING_LANE_STATUS                                                         0x0466
#define cfgBIFPLR3_LANE_8_MARGINING_LANE_CNTL                                                           0x0468
#define cfgBIFPLR3_LANE_8_MARGINING_LANE_STATUS                                                         0x046a
#define cfgBIFPLR3_LANE_9_MARGINING_LANE_CNTL                                                           0x046c
#define cfgBIFPLR3_LANE_9_MARGINING_LANE_STATUS                                                         0x046e
#define cfgBIFPLR3_LANE_10_MARGINING_LANE_CNTL                                                          0x0470
#define cfgBIFPLR3_LANE_10_MARGINING_LANE_STATUS                                                        0x0472
#define cfgBIFPLR3_LANE_11_MARGINING_LANE_CNTL                                                          0x0474
#define cfgBIFPLR3_LANE_11_MARGINING_LANE_STATUS                                                        0x0476
#define cfgBIFPLR3_LANE_12_MARGINING_LANE_CNTL                                                          0x0478
#define cfgBIFPLR3_LANE_12_MARGINING_LANE_STATUS                                                        0x047a
#define cfgBIFPLR3_LANE_13_MARGINING_LANE_CNTL                                                          0x047c
#define cfgBIFPLR3_LANE_13_MARGINING_LANE_STATUS                                                        0x047e
#define cfgBIFPLR3_LANE_14_MARGINING_LANE_CNTL                                                          0x0480
#define cfgBIFPLR3_LANE_14_MARGINING_LANE_STATUS                                                        0x0482
#define cfgBIFPLR3_LANE_15_MARGINING_LANE_CNTL                                                          0x0484
#define cfgBIFPLR3_LANE_15_MARGINING_LANE_STATUS                                                        0x0486
#define cfgBIFPLR3_PCIE_CCIX_CAP_LIST                                                                   0x0488
#define cfgBIFPLR3_PCIE_CCIX_HEADER_1                                                                   0x048c
#define cfgBIFPLR3_PCIE_CCIX_HEADER_2                                                                   0x0490
#define cfgBIFPLR3_PCIE_CCIX_CAP                                                                        0x0492
#define cfgBIFPLR3_PCIE_CCIX_ESM_REQD_CAP                                                               0x0494
#define cfgBIFPLR3_PCIE_CCIX_ESM_OPTL_CAP                                                               0x0498
#define cfgBIFPLR3_PCIE_CCIX_ESM_STATUS                                                                 0x049c
#define cfgBIFPLR3_PCIE_CCIX_ESM_CNTL                                                                   0x04a0
#define cfgBIFPLR3_ESM_LANE_0_EQUALIZATION_CNTL_20GT                                                    0x04a4
#define cfgBIFPLR3_ESM_LANE_1_EQUALIZATION_CNTL_20GT                                                    0x04a5
#define cfgBIFPLR3_ESM_LANE_2_EQUALIZATION_CNTL_20GT                                                    0x04a6
#define cfgBIFPLR3_ESM_LANE_3_EQUALIZATION_CNTL_20GT                                                    0x04a7
#define cfgBIFPLR3_ESM_LANE_4_EQUALIZATION_CNTL_20GT                                                    0x04a8
#define cfgBIFPLR3_ESM_LANE_5_EQUALIZATION_CNTL_20GT                                                    0x04a9
#define cfgBIFPLR3_ESM_LANE_6_EQUALIZATION_CNTL_20GT                                                    0x04aa
#define cfgBIFPLR3_ESM_LANE_7_EQUALIZATION_CNTL_20GT                                                    0x04ab
#define cfgBIFPLR3_ESM_LANE_8_EQUALIZATION_CNTL_20GT                                                    0x04ac
#define cfgBIFPLR3_ESM_LANE_9_EQUALIZATION_CNTL_20GT                                                    0x04ad
#define cfgBIFPLR3_ESM_LANE_10_EQUALIZATION_CNTL_20GT                                                   0x04ae
#define cfgBIFPLR3_ESM_LANE_11_EQUALIZATION_CNTL_20GT                                                   0x04af
#define cfgBIFPLR3_ESM_LANE_12_EQUALIZATION_CNTL_20GT                                                   0x04b0
#define cfgBIFPLR3_ESM_LANE_13_EQUALIZATION_CNTL_20GT                                                   0x04b1
#define cfgBIFPLR3_ESM_LANE_14_EQUALIZATION_CNTL_20GT                                                   0x04b2
#define cfgBIFPLR3_ESM_LANE_15_EQUALIZATION_CNTL_20GT                                                   0x04b3
#define cfgBIFPLR3_ESM_LANE_0_EQUALIZATION_CNTL_25GT                                                    0x04b4
#define cfgBIFPLR3_ESM_LANE_1_EQUALIZATION_CNTL_25GT                                                    0x04b5
#define cfgBIFPLR3_ESM_LANE_2_EQUALIZATION_CNTL_25GT                                                    0x04b6
#define cfgBIFPLR3_ESM_LANE_3_EQUALIZATION_CNTL_25GT                                                    0x04b7
#define cfgBIFPLR3_ESM_LANE_4_EQUALIZATION_CNTL_25GT                                                    0x04b8
#define cfgBIFPLR3_ESM_LANE_5_EQUALIZATION_CNTL_25GT                                                    0x04b9
#define cfgBIFPLR3_ESM_LANE_6_EQUALIZATION_CNTL_25GT                                                    0x04ba
#define cfgBIFPLR3_ESM_LANE_7_EQUALIZATION_CNTL_25GT                                                    0x04bb
#define cfgBIFPLR3_ESM_LANE_8_EQUALIZATION_CNTL_25GT                                                    0x04bc
#define cfgBIFPLR3_ESM_LANE_9_EQUALIZATION_CNTL_25GT                                                    0x04bd
#define cfgBIFPLR3_ESM_LANE_10_EQUALIZATION_CNTL_25GT                                                   0x04be
#define cfgBIFPLR3_ESM_LANE_11_EQUALIZATION_CNTL_25GT                                                   0x04bf
#define cfgBIFPLR3_ESM_LANE_12_EQUALIZATION_CNTL_25GT                                                   0x04c0
#define cfgBIFPLR3_ESM_LANE_13_EQUALIZATION_CNTL_25GT                                                   0x04c1
#define cfgBIFPLR3_ESM_LANE_14_EQUALIZATION_CNTL_25GT                                                   0x04c2
#define cfgBIFPLR3_ESM_LANE_15_EQUALIZATION_CNTL_25GT                                                   0x04c3
#define cfgBIFPLR3_PCIE_CCIX_TRANS_CAP                                                                  0x04c4
#define cfgBIFPLR3_PCIE_CCIX_TRANS_CNTL                                                                 0x04c8


// addressBlock: nbio_pcie0_bifplr4_cfgdecp
// base address: 0x0
#define cfgBIFPLR4_VENDOR_ID                                                                            0x0000
#define cfgBIFPLR4_DEVICE_ID                                                                            0x0002
#define cfgBIFPLR4_COMMAND                                                                              0x0004
#define cfgBIFPLR4_STATUS                                                                               0x0006
#define cfgBIFPLR4_REVISION_ID                                                                          0x0008
#define cfgBIFPLR4_PROG_INTERFACE                                                                       0x0009
#define cfgBIFPLR4_SUB_CLASS                                                                            0x000a
#define cfgBIFPLR4_BASE_CLASS                                                                           0x000b
#define cfgBIFPLR4_CACHE_LINE                                                                           0x000c
#define cfgBIFPLR4_LATENCY                                                                              0x000d
#define cfgBIFPLR4_HEADER                                                                               0x000e
#define cfgBIFPLR4_BIST                                                                                 0x000f
#define cfgBIFPLR4_SUB_BUS_NUMBER_LATENCY                                                               0x0018
#define cfgBIFPLR4_IO_BASE_LIMIT                                                                        0x001c
#define cfgBIFPLR4_SECONDARY_STATUS                                                                     0x001e
#define cfgBIFPLR4_MEM_BASE_LIMIT                                                                       0x0020
#define cfgBIFPLR4_PREF_BASE_LIMIT                                                                      0x0024
#define cfgBIFPLR4_PREF_BASE_UPPER                                                                      0x0028
#define cfgBIFPLR4_PREF_LIMIT_UPPER                                                                     0x002c
#define cfgBIFPLR4_IO_BASE_LIMIT_HI                                                                     0x0030
#define cfgBIFPLR4_CAP_PTR                                                                              0x0034
#define cfgBIFPLR4_ROM_BASE_ADDR                                                                        0x0038
#define cfgBIFPLR4_INTERRUPT_LINE                                                                       0x003c
#define cfgBIFPLR4_INTERRUPT_PIN                                                                        0x003d
#define cfgBIFPLR4_IRQ_BRIDGE_CNTL                                                                      0x003e
#define cfgBIFPLR4_EXT_BRIDGE_CNTL                                                                      0x0040
#define cfgBIFPLR4_VENDOR_CAP_LIST                                                                      0x0048
#define cfgBIFPLR4_ADAPTER_ID_W                                                                         0x004c
#define cfgBIFPLR4_PMI_CAP_LIST                                                                         0x0050
#define cfgBIFPLR4_PMI_CAP                                                                              0x0052
#define cfgBIFPLR4_PMI_STATUS_CNTL                                                                      0x0054
#define cfgBIFPLR4_PCIE_CAP_LIST                                                                        0x0058
#define cfgBIFPLR4_PCIE_CAP                                                                             0x005a
#define cfgBIFPLR4_DEVICE_CAP                                                                           0x005c
#define cfgBIFPLR4_DEVICE_CNTL                                                                          0x0060
#define cfgBIFPLR4_DEVICE_STATUS                                                                        0x0062
#define cfgBIFPLR4_LINK_CAP                                                                             0x0064
#define cfgBIFPLR4_LINK_CNTL                                                                            0x0068
#define cfgBIFPLR4_LINK_STATUS                                                                          0x006a
#define cfgBIFPLR4_SLOT_CAP                                                                             0x006c
#define cfgBIFPLR4_SLOT_CNTL                                                                            0x0070
#define cfgBIFPLR4_SLOT_STATUS                                                                          0x0072
#define cfgBIFPLR4_ROOT_CNTL                                                                            0x0074
#define cfgBIFPLR4_ROOT_CAP                                                                             0x0076
#define cfgBIFPLR4_ROOT_STATUS                                                                          0x0078
#define cfgBIFPLR4_DEVICE_CAP2                                                                          0x007c
#define cfgBIFPLR4_DEVICE_CNTL2                                                                         0x0080
#define cfgBIFPLR4_DEVICE_STATUS2                                                                       0x0082
#define cfgBIFPLR4_LINK_CAP2                                                                            0x0084
#define cfgBIFPLR4_LINK_CNTL2                                                                           0x0088
#define cfgBIFPLR4_LINK_STATUS2                                                                         0x008a
#define cfgBIFPLR4_SLOT_CAP2                                                                            0x008c
#define cfgBIFPLR4_SLOT_CNTL2                                                                           0x0090
#define cfgBIFPLR4_SLOT_STATUS2                                                                         0x0092
#define cfgBIFPLR4_MSI_CAP_LIST                                                                         0x00a0
#define cfgBIFPLR4_MSI_MSG_CNTL                                                                         0x00a2
#define cfgBIFPLR4_MSI_MSG_ADDR_LO                                                                      0x00a4
#define cfgBIFPLR4_MSI_MSG_ADDR_HI                                                                      0x00a8
#define cfgBIFPLR4_MSI_MSG_DATA                                                                         0x00a8
#define cfgBIFPLR4_MSI_MSG_DATA_64                                                                      0x00ac
#define cfgBIFPLR4_SSID_CAP_LIST                                                                        0x00c0
#define cfgBIFPLR4_SSID_CAP                                                                             0x00c4
#define cfgBIFPLR4_MSI_MAP_CAP_LIST                                                                     0x00c8
#define cfgBIFPLR4_MSI_MAP_CAP                                                                          0x00ca
#define cfgBIFPLR4_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                                    0x0100
#define cfgBIFPLR4_PCIE_VENDOR_SPECIFIC_HDR                                                             0x0104
#define cfgBIFPLR4_PCIE_VENDOR_SPECIFIC1                                                                0x0108
#define cfgBIFPLR4_PCIE_VENDOR_SPECIFIC2                                                                0x010c
#define cfgBIFPLR4_PCIE_VC_ENH_CAP_LIST                                                                 0x0110
#define cfgBIFPLR4_PCIE_PORT_VC_CAP_REG1                                                                0x0114
#define cfgBIFPLR4_PCIE_PORT_VC_CAP_REG2                                                                0x0118
#define cfgBIFPLR4_PCIE_PORT_VC_CNTL                                                                    0x011c
#define cfgBIFPLR4_PCIE_PORT_VC_STATUS                                                                  0x011e
#define cfgBIFPLR4_PCIE_VC0_RESOURCE_CAP                                                                0x0120
#define cfgBIFPLR4_PCIE_VC0_RESOURCE_CNTL                                                               0x0124
#define cfgBIFPLR4_PCIE_VC0_RESOURCE_STATUS                                                             0x012a
#define cfgBIFPLR4_PCIE_VC1_RESOURCE_CAP                                                                0x012c
#define cfgBIFPLR4_PCIE_VC1_RESOURCE_CNTL                                                               0x0130
#define cfgBIFPLR4_PCIE_VC1_RESOURCE_STATUS                                                             0x0136
#define cfgBIFPLR4_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                                     0x0140
#define cfgBIFPLR4_PCIE_DEV_SERIAL_NUM_DW1                                                              0x0144
#define cfgBIFPLR4_PCIE_DEV_SERIAL_NUM_DW2                                                              0x0148
#define cfgBIFPLR4_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                                        0x0150
#define cfgBIFPLR4_PCIE_UNCORR_ERR_STATUS                                                               0x0154
#define cfgBIFPLR4_PCIE_UNCORR_ERR_MASK                                                                 0x0158
#define cfgBIFPLR4_PCIE_UNCORR_ERR_SEVERITY                                                             0x015c
#define cfgBIFPLR4_PCIE_CORR_ERR_STATUS                                                                 0x0160
#define cfgBIFPLR4_PCIE_CORR_ERR_MASK                                                                   0x0164
#define cfgBIFPLR4_PCIE_ADV_ERR_CAP_CNTL                                                                0x0168
#define cfgBIFPLR4_PCIE_HDR_LOG0                                                                        0x016c
#define cfgBIFPLR4_PCIE_HDR_LOG1                                                                        0x0170
#define cfgBIFPLR4_PCIE_HDR_LOG2                                                                        0x0174
#define cfgBIFPLR4_PCIE_HDR_LOG3                                                                        0x0178
#define cfgBIFPLR4_PCIE_ROOT_ERR_CMD                                                                    0x017c
#define cfgBIFPLR4_PCIE_ROOT_ERR_STATUS                                                                 0x0180
#define cfgBIFPLR4_PCIE_ERR_SRC_ID                                                                      0x0184
#define cfgBIFPLR4_PCIE_TLP_PREFIX_LOG0                                                                 0x0188
#define cfgBIFPLR4_PCIE_TLP_PREFIX_LOG1                                                                 0x018c
#define cfgBIFPLR4_PCIE_TLP_PREFIX_LOG2                                                                 0x0190
#define cfgBIFPLR4_PCIE_TLP_PREFIX_LOG3                                                                 0x0194
#define cfgBIFPLR4_PCIE_SECONDARY_ENH_CAP_LIST                                                          0x0270
#define cfgBIFPLR4_PCIE_LINK_CNTL3                                                                      0x0274
#define cfgBIFPLR4_PCIE_LANE_ERROR_STATUS                                                               0x0278
#define cfgBIFPLR4_PCIE_LANE_0_EQUALIZATION_CNTL                                                        0x027c
#define cfgBIFPLR4_PCIE_LANE_1_EQUALIZATION_CNTL                                                        0x027e
#define cfgBIFPLR4_PCIE_LANE_2_EQUALIZATION_CNTL                                                        0x0280
#define cfgBIFPLR4_PCIE_LANE_3_EQUALIZATION_CNTL                                                        0x0282
#define cfgBIFPLR4_PCIE_LANE_4_EQUALIZATION_CNTL                                                        0x0284
#define cfgBIFPLR4_PCIE_LANE_5_EQUALIZATION_CNTL                                                        0x0286
#define cfgBIFPLR4_PCIE_LANE_6_EQUALIZATION_CNTL                                                        0x0288
#define cfgBIFPLR4_PCIE_LANE_7_EQUALIZATION_CNTL                                                        0x028a
#define cfgBIFPLR4_PCIE_LANE_8_EQUALIZATION_CNTL                                                        0x028c
#define cfgBIFPLR4_PCIE_LANE_9_EQUALIZATION_CNTL                                                        0x028e
#define cfgBIFPLR4_PCIE_LANE_10_EQUALIZATION_CNTL                                                       0x0290
#define cfgBIFPLR4_PCIE_LANE_11_EQUALIZATION_CNTL                                                       0x0292
#define cfgBIFPLR4_PCIE_LANE_12_EQUALIZATION_CNTL                                                       0x0294
#define cfgBIFPLR4_PCIE_LANE_13_EQUALIZATION_CNTL                                                       0x0296
#define cfgBIFPLR4_PCIE_LANE_14_EQUALIZATION_CNTL                                                       0x0298
#define cfgBIFPLR4_PCIE_LANE_15_EQUALIZATION_CNTL                                                       0x029a
#define cfgBIFPLR4_PCIE_ACS_ENH_CAP_LIST                                                                0x02a0
#define cfgBIFPLR4_PCIE_ACS_CAP                                                                         0x02a4
#define cfgBIFPLR4_PCIE_ACS_CNTL                                                                        0x02a6
#define cfgBIFPLR4_PCIE_MC_ENH_CAP_LIST                                                                 0x02f0
#define cfgBIFPLR4_PCIE_MC_CAP                                                                          0x02f4
#define cfgBIFPLR4_PCIE_MC_CNTL                                                                         0x02f6
#define cfgBIFPLR4_PCIE_MC_ADDR0                                                                        0x02f8
#define cfgBIFPLR4_PCIE_MC_ADDR1                                                                        0x02fc
#define cfgBIFPLR4_PCIE_MC_RCV0                                                                         0x0300
#define cfgBIFPLR4_PCIE_MC_RCV1                                                                         0x0304
#define cfgBIFPLR4_PCIE_MC_BLOCK_ALL0                                                                   0x0308
#define cfgBIFPLR4_PCIE_MC_BLOCK_ALL1                                                                   0x030c
#define cfgBIFPLR4_PCIE_MC_BLOCK_UNTRANSLATED_0                                                         0x0310
#define cfgBIFPLR4_PCIE_MC_BLOCK_UNTRANSLATED_1                                                         0x0314
#define cfgBIFPLR4_PCIE_MC_OVERLAY_BAR0                                                                 0x0318
#define cfgBIFPLR4_PCIE_MC_OVERLAY_BAR1                                                                 0x031c
#define cfgBIFPLR4_PCIE_L1_PM_SUB_CAP_LIST                                                              0x0370
#define cfgBIFPLR4_PCIE_L1_PM_SUB_CAP                                                                   0x0374
#define cfgBIFPLR4_PCIE_L1_PM_SUB_CNTL                                                                  0x0378
#define cfgBIFPLR4_PCIE_L1_PM_SUB_CNTL2                                                                 0x037c
#define cfgBIFPLR4_PCIE_DPC_ENH_CAP_LIST                                                                0x0380
#define cfgBIFPLR4_PCIE_DPC_CAP_LIST                                                                    0x0384
#define cfgBIFPLR4_PCIE_DPC_CNTL                                                                        0x0386
#define cfgBIFPLR4_PCIE_DPC_STATUS                                                                      0x0388
#define cfgBIFPLR4_PCIE_DPC_ERROR_SOURCE_ID                                                             0x038a
#define cfgBIFPLR4_PCIE_RP_PIO_STATUS                                                                   0x038c
#define cfgBIFPLR4_PCIE_RP_PIO_MASK                                                                     0x0390
#define cfgBIFPLR4_PCIE_RP_PIO_SEVERITY                                                                 0x0394
#define cfgBIFPLR4_PCIE_RP_PIO_SYSERROR                                                                 0x0398
#define cfgBIFPLR4_PCIE_RP_PIO_EXCEPTION                                                                0x039c
#define cfgBIFPLR4_PCIE_RP_PIO_HDR_LOG0                                                                 0x03a0
#define cfgBIFPLR4_PCIE_RP_PIO_HDR_LOG1                                                                 0x03a4
#define cfgBIFPLR4_PCIE_RP_PIO_HDR_LOG2                                                                 0x03a8
#define cfgBIFPLR4_PCIE_RP_PIO_HDR_LOG3                                                                 0x03ac
#define cfgBIFPLR4_PCIE_RP_PIO_PREFIX_LOG0                                                              0x03b4
#define cfgBIFPLR4_PCIE_RP_PIO_PREFIX_LOG1                                                              0x03b8
#define cfgBIFPLR4_PCIE_RP_PIO_PREFIX_LOG2                                                              0x03bc
#define cfgBIFPLR4_PCIE_RP_PIO_PREFIX_LOG3                                                              0x03c0
#define cfgBIFPLR4_PCIE_ESM_CAP_LIST                                                                    0x03c4
#define cfgBIFPLR4_PCIE_ESM_HEADER_1                                                                    0x03c8
#define cfgBIFPLR4_PCIE_ESM_HEADER_2                                                                    0x03cc
#define cfgBIFPLR4_PCIE_ESM_STATUS                                                                      0x03ce
#define cfgBIFPLR4_PCIE_ESM_CTRL                                                                        0x03d0
#define cfgBIFPLR4_PCIE_ESM_CAP_1                                                                       0x03d4
#define cfgBIFPLR4_PCIE_ESM_CAP_2                                                                       0x03d8
#define cfgBIFPLR4_PCIE_ESM_CAP_3                                                                       0x03dc
#define cfgBIFPLR4_PCIE_ESM_CAP_4                                                                       0x03e0
#define cfgBIFPLR4_PCIE_ESM_CAP_5                                                                       0x03e4
#define cfgBIFPLR4_PCIE_ESM_CAP_6                                                                       0x03e8
#define cfgBIFPLR4_PCIE_ESM_CAP_7                                                                       0x03ec
#define cfgBIFPLR4_PCIE_DLF_ENH_CAP_LIST                                                                0x0400
#define cfgBIFPLR4_DATA_LINK_FEATURE_CAP                                                                0x0404
#define cfgBIFPLR4_DATA_LINK_FEATURE_STATUS                                                             0x0408
#define cfgBIFPLR4_PCIE_PHY_16GT_ENH_CAP_LIST                                                           0x0410
#define cfgBIFPLR4_LINK_CAP_16GT                                                                        0x0414
#define cfgBIFPLR4_LINK_CNTL_16GT                                                                       0x0418
#define cfgBIFPLR4_LINK_STATUS_16GT                                                                     0x041c
#define cfgBIFPLR4_LOCAL_PARITY_MISMATCH_STATUS_16GT                                                    0x0420
#define cfgBIFPLR4_RTM1_PARITY_MISMATCH_STATUS_16GT                                                     0x0424
#define cfgBIFPLR4_RTM2_PARITY_MISMATCH_STATUS_16GT                                                     0x0428
#define cfgBIFPLR4_LANE_0_EQUALIZATION_CNTL_16GT                                                        0x0430
#define cfgBIFPLR4_LANE_1_EQUALIZATION_CNTL_16GT                                                        0x0431
#define cfgBIFPLR4_LANE_2_EQUALIZATION_CNTL_16GT                                                        0x0432
#define cfgBIFPLR4_LANE_3_EQUALIZATION_CNTL_16GT                                                        0x0433
#define cfgBIFPLR4_LANE_4_EQUALIZATION_CNTL_16GT                                                        0x0434
#define cfgBIFPLR4_LANE_5_EQUALIZATION_CNTL_16GT                                                        0x0435
#define cfgBIFPLR4_LANE_6_EQUALIZATION_CNTL_16GT                                                        0x0436
#define cfgBIFPLR4_LANE_7_EQUALIZATION_CNTL_16GT                                                        0x0437
#define cfgBIFPLR4_LANE_8_EQUALIZATION_CNTL_16GT                                                        0x0438
#define cfgBIFPLR4_LANE_9_EQUALIZATION_CNTL_16GT                                                        0x0439
#define cfgBIFPLR4_LANE_10_EQUALIZATION_CNTL_16GT                                                       0x043a
#define cfgBIFPLR4_LANE_11_EQUALIZATION_CNTL_16GT                                                       0x043b
#define cfgBIFPLR4_LANE_12_EQUALIZATION_CNTL_16GT                                                       0x043c
#define cfgBIFPLR4_LANE_13_EQUALIZATION_CNTL_16GT                                                       0x043d
#define cfgBIFPLR4_LANE_14_EQUALIZATION_CNTL_16GT                                                       0x043e
#define cfgBIFPLR4_LANE_15_EQUALIZATION_CNTL_16GT                                                       0x043f
#define cfgBIFPLR4_PCIE_MARGINING_ENH_CAP_LIST                                                          0x0440
#define cfgBIFPLR4_MARGINING_PORT_CAP                                                                   0x0444
#define cfgBIFPLR4_MARGINING_PORT_STATUS                                                                0x0446
#define cfgBIFPLR4_LANE_0_MARGINING_LANE_CNTL                                                           0x0448
#define cfgBIFPLR4_LANE_0_MARGINING_LANE_STATUS                                                         0x044a
#define cfgBIFPLR4_LANE_1_MARGINING_LANE_CNTL                                                           0x044c
#define cfgBIFPLR4_LANE_1_MARGINING_LANE_STATUS                                                         0x044e
#define cfgBIFPLR4_LANE_2_MARGINING_LANE_CNTL                                                           0x0450
#define cfgBIFPLR4_LANE_2_MARGINING_LANE_STATUS                                                         0x0452
#define cfgBIFPLR4_LANE_3_MARGINING_LANE_CNTL                                                           0x0454
#define cfgBIFPLR4_LANE_3_MARGINING_LANE_STATUS                                                         0x0456
#define cfgBIFPLR4_LANE_4_MARGINING_LANE_CNTL                                                           0x0458
#define cfgBIFPLR4_LANE_4_MARGINING_LANE_STATUS                                                         0x045a
#define cfgBIFPLR4_LANE_5_MARGINING_LANE_CNTL                                                           0x045c
#define cfgBIFPLR4_LANE_5_MARGINING_LANE_STATUS                                                         0x045e
#define cfgBIFPLR4_LANE_6_MARGINING_LANE_CNTL                                                           0x0460
#define cfgBIFPLR4_LANE_6_MARGINING_LANE_STATUS                                                         0x0462
#define cfgBIFPLR4_LANE_7_MARGINING_LANE_CNTL                                                           0x0464
#define cfgBIFPLR4_LANE_7_MARGINING_LANE_STATUS                                                         0x0466
#define cfgBIFPLR4_LANE_8_MARGINING_LANE_CNTL                                                           0x0468
#define cfgBIFPLR4_LANE_8_MARGINING_LANE_STATUS                                                         0x046a
#define cfgBIFPLR4_LANE_9_MARGINING_LANE_CNTL                                                           0x046c
#define cfgBIFPLR4_LANE_9_MARGINING_LANE_STATUS                                                         0x046e
#define cfgBIFPLR4_LANE_10_MARGINING_LANE_CNTL                                                          0x0470
#define cfgBIFPLR4_LANE_10_MARGINING_LANE_STATUS                                                        0x0472
#define cfgBIFPLR4_LANE_11_MARGINING_LANE_CNTL                                                          0x0474
#define cfgBIFPLR4_LANE_11_MARGINING_LANE_STATUS                                                        0x0476
#define cfgBIFPLR4_LANE_12_MARGINING_LANE_CNTL                                                          0x0478
#define cfgBIFPLR4_LANE_12_MARGINING_LANE_STATUS                                                        0x047a
#define cfgBIFPLR4_LANE_13_MARGINING_LANE_CNTL                                                          0x047c
#define cfgBIFPLR4_LANE_13_MARGINING_LANE_STATUS                                                        0x047e
#define cfgBIFPLR4_LANE_14_MARGINING_LANE_CNTL                                                          0x0480
#define cfgBIFPLR4_LANE_14_MARGINING_LANE_STATUS                                                        0x0482
#define cfgBIFPLR4_LANE_15_MARGINING_LANE_CNTL                                                          0x0484
#define cfgBIFPLR4_LANE_15_MARGINING_LANE_STATUS                                                        0x0486
#define cfgBIFPLR4_PCIE_CCIX_CAP_LIST                                                                   0x0488
#define cfgBIFPLR4_PCIE_CCIX_HEADER_1                                                                   0x048c
#define cfgBIFPLR4_PCIE_CCIX_HEADER_2                                                                   0x0490
#define cfgBIFPLR4_PCIE_CCIX_CAP                                                                        0x0492
#define cfgBIFPLR4_PCIE_CCIX_ESM_REQD_CAP                                                               0x0494
#define cfgBIFPLR4_PCIE_CCIX_ESM_OPTL_CAP                                                               0x0498
#define cfgBIFPLR4_PCIE_CCIX_ESM_STATUS                                                                 0x049c
#define cfgBIFPLR4_PCIE_CCIX_ESM_CNTL                                                                   0x04a0
#define cfgBIFPLR4_ESM_LANE_0_EQUALIZATION_CNTL_20GT                                                    0x04a4
#define cfgBIFPLR4_ESM_LANE_1_EQUALIZATION_CNTL_20GT                                                    0x04a5
#define cfgBIFPLR4_ESM_LANE_2_EQUALIZATION_CNTL_20GT                                                    0x04a6
#define cfgBIFPLR4_ESM_LANE_3_EQUALIZATION_CNTL_20GT                                                    0x04a7
#define cfgBIFPLR4_ESM_LANE_4_EQUALIZATION_CNTL_20GT                                                    0x04a8
#define cfgBIFPLR4_ESM_LANE_5_EQUALIZATION_CNTL_20GT                                                    0x04a9
#define cfgBIFPLR4_ESM_LANE_6_EQUALIZATION_CNTL_20GT                                                    0x04aa
#define cfgBIFPLR4_ESM_LANE_7_EQUALIZATION_CNTL_20GT                                                    0x04ab
#define cfgBIFPLR4_ESM_LANE_8_EQUALIZATION_CNTL_20GT                                                    0x04ac
#define cfgBIFPLR4_ESM_LANE_9_EQUALIZATION_CNTL_20GT                                                    0x04ad
#define cfgBIFPLR4_ESM_LANE_10_EQUALIZATION_CNTL_20GT                                                   0x04ae
#define cfgBIFPLR4_ESM_LANE_11_EQUALIZATION_CNTL_20GT                                                   0x04af
#define cfgBIFPLR4_ESM_LANE_12_EQUALIZATION_CNTL_20GT                                                   0x04b0
#define cfgBIFPLR4_ESM_LANE_13_EQUALIZATION_CNTL_20GT                                                   0x04b1
#define cfgBIFPLR4_ESM_LANE_14_EQUALIZATION_CNTL_20GT                                                   0x04b2
#define cfgBIFPLR4_ESM_LANE_15_EQUALIZATION_CNTL_20GT                                                   0x04b3
#define cfgBIFPLR4_ESM_LANE_0_EQUALIZATION_CNTL_25GT                                                    0x04b4
#define cfgBIFPLR4_ESM_LANE_1_EQUALIZATION_CNTL_25GT                                                    0x04b5
#define cfgBIFPLR4_ESM_LANE_2_EQUALIZATION_CNTL_25GT                                                    0x04b6
#define cfgBIFPLR4_ESM_LANE_3_EQUALIZATION_CNTL_25GT                                                    0x04b7
#define cfgBIFPLR4_ESM_LANE_4_EQUALIZATION_CNTL_25GT                                                    0x04b8
#define cfgBIFPLR4_ESM_LANE_5_EQUALIZATION_CNTL_25GT                                                    0x04b9
#define cfgBIFPLR4_ESM_LANE_6_EQUALIZATION_CNTL_25GT                                                    0x04ba
#define cfgBIFPLR4_ESM_LANE_7_EQUALIZATION_CNTL_25GT                                                    0x04bb
#define cfgBIFPLR4_ESM_LANE_8_EQUALIZATION_CNTL_25GT                                                    0x04bc
#define cfgBIFPLR4_ESM_LANE_9_EQUALIZATION_CNTL_25GT                                                    0x04bd
#define cfgBIFPLR4_ESM_LANE_10_EQUALIZATION_CNTL_25GT                                                   0x04be
#define cfgBIFPLR4_ESM_LANE_11_EQUALIZATION_CNTL_25GT                                                   0x04bf
#define cfgBIFPLR4_ESM_LANE_12_EQUALIZATION_CNTL_25GT                                                   0x04c0
#define cfgBIFPLR4_ESM_LANE_13_EQUALIZATION_CNTL_25GT                                                   0x04c1
#define cfgBIFPLR4_ESM_LANE_14_EQUALIZATION_CNTL_25GT                                                   0x04c2
#define cfgBIFPLR4_ESM_LANE_15_EQUALIZATION_CNTL_25GT                                                   0x04c3
#define cfgBIFPLR4_PCIE_CCIX_TRANS_CAP                                                                  0x04c4
#define cfgBIFPLR4_PCIE_CCIX_TRANS_CNTL                                                                 0x04c8


// addressBlock: nbio_pcie0_bifplr5_cfgdecp
// base address: 0x0
#define cfgBIFPLR5_VENDOR_ID                                                                            0x0000
#define cfgBIFPLR5_DEVICE_ID                                                                            0x0002
#define cfgBIFPLR5_COMMAND                                                                              0x0004
#define cfgBIFPLR5_STATUS                                                                               0x0006
#define cfgBIFPLR5_REVISION_ID                                                                          0x0008
#define cfgBIFPLR5_PROG_INTERFACE                                                                       0x0009
#define cfgBIFPLR5_SUB_CLASS                                                                            0x000a
#define cfgBIFPLR5_BASE_CLASS                                                                           0x000b
#define cfgBIFPLR5_CACHE_LINE                                                                           0x000c
#define cfgBIFPLR5_LATENCY                                                                              0x000d
#define cfgBIFPLR5_HEADER                                                                               0x000e
#define cfgBIFPLR5_BIST                                                                                 0x000f
#define cfgBIFPLR5_SUB_BUS_NUMBER_LATENCY                                                               0x0018
#define cfgBIFPLR5_IO_BASE_LIMIT                                                                        0x001c
#define cfgBIFPLR5_SECONDARY_STATUS                                                                     0x001e
#define cfgBIFPLR5_MEM_BASE_LIMIT                                                                       0x0020
#define cfgBIFPLR5_PREF_BASE_LIMIT                                                                      0x0024
#define cfgBIFPLR5_PREF_BASE_UPPER                                                                      0x0028
#define cfgBIFPLR5_PREF_LIMIT_UPPER                                                                     0x002c
#define cfgBIFPLR5_IO_BASE_LIMIT_HI                                                                     0x0030
#define cfgBIFPLR5_CAP_PTR                                                                              0x0034
#define cfgBIFPLR5_ROM_BASE_ADDR                                                                        0x0038
#define cfgBIFPLR5_INTERRUPT_LINE                                                                       0x003c
#define cfgBIFPLR5_INTERRUPT_PIN                                                                        0x003d
#define cfgBIFPLR5_IRQ_BRIDGE_CNTL                                                                      0x003e
#define cfgBIFPLR5_EXT_BRIDGE_CNTL                                                                      0x0040
#define cfgBIFPLR5_VENDOR_CAP_LIST                                                                      0x0048
#define cfgBIFPLR5_ADAPTER_ID_W                                                                         0x004c
#define cfgBIFPLR5_PMI_CAP_LIST                                                                         0x0050
#define cfgBIFPLR5_PMI_CAP                                                                              0x0052
#define cfgBIFPLR5_PMI_STATUS_CNTL                                                                      0x0054
#define cfgBIFPLR5_PCIE_CAP_LIST                                                                        0x0058
#define cfgBIFPLR5_PCIE_CAP                                                                             0x005a
#define cfgBIFPLR5_DEVICE_CAP                                                                           0x005c
#define cfgBIFPLR5_DEVICE_CNTL                                                                          0x0060
#define cfgBIFPLR5_DEVICE_STATUS                                                                        0x0062
#define cfgBIFPLR5_LINK_CAP                                                                             0x0064
#define cfgBIFPLR5_LINK_CNTL                                                                            0x0068
#define cfgBIFPLR5_LINK_STATUS                                                                          0x006a
#define cfgBIFPLR5_SLOT_CAP                                                                             0x006c
#define cfgBIFPLR5_SLOT_CNTL                                                                            0x0070
#define cfgBIFPLR5_SLOT_STATUS                                                                          0x0072
#define cfgBIFPLR5_ROOT_CNTL                                                                            0x0074
#define cfgBIFPLR5_ROOT_CAP                                                                             0x0076
#define cfgBIFPLR5_ROOT_STATUS                                                                          0x0078
#define cfgBIFPLR5_DEVICE_CAP2                                                                          0x007c
#define cfgBIFPLR5_DEVICE_CNTL2                                                                         0x0080
#define cfgBIFPLR5_DEVICE_STATUS2                                                                       0x0082
#define cfgBIFPLR5_LINK_CAP2                                                                            0x0084
#define cfgBIFPLR5_LINK_CNTL2                                                                           0x0088
#define cfgBIFPLR5_LINK_STATUS2                                                                         0x008a
#define cfgBIFPLR5_SLOT_CAP2                                                                            0x008c
#define cfgBIFPLR5_SLOT_CNTL2                                                                           0x0090
#define cfgBIFPLR5_SLOT_STATUS2                                                                         0x0092
#define cfgBIFPLR5_MSI_CAP_LIST                                                                         0x00a0
#define cfgBIFPLR5_MSI_MSG_CNTL                                                                         0x00a2
#define cfgBIFPLR5_MSI_MSG_ADDR_LO                                                                      0x00a4
#define cfgBIFPLR5_MSI_MSG_ADDR_HI                                                                      0x00a8
#define cfgBIFPLR5_MSI_MSG_DATA                                                                         0x00a8
#define cfgBIFPLR5_MSI_MSG_DATA_64                                                                      0x00ac
#define cfgBIFPLR5_SSID_CAP_LIST                                                                        0x00c0
#define cfgBIFPLR5_SSID_CAP                                                                             0x00c4
#define cfgBIFPLR5_MSI_MAP_CAP_LIST                                                                     0x00c8
#define cfgBIFPLR5_MSI_MAP_CAP                                                                          0x00ca
#define cfgBIFPLR5_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                                    0x0100
#define cfgBIFPLR5_PCIE_VENDOR_SPECIFIC_HDR                                                             0x0104
#define cfgBIFPLR5_PCIE_VENDOR_SPECIFIC1                                                                0x0108
#define cfgBIFPLR5_PCIE_VENDOR_SPECIFIC2                                                                0x010c
#define cfgBIFPLR5_PCIE_VC_ENH_CAP_LIST                                                                 0x0110
#define cfgBIFPLR5_PCIE_PORT_VC_CAP_REG1                                                                0x0114
#define cfgBIFPLR5_PCIE_PORT_VC_CAP_REG2                                                                0x0118
#define cfgBIFPLR5_PCIE_PORT_VC_CNTL                                                                    0x011c
#define cfgBIFPLR5_PCIE_PORT_VC_STATUS                                                                  0x011e
#define cfgBIFPLR5_PCIE_VC0_RESOURCE_CAP                                                                0x0120
#define cfgBIFPLR5_PCIE_VC0_RESOURCE_CNTL                                                               0x0124
#define cfgBIFPLR5_PCIE_VC0_RESOURCE_STATUS                                                             0x012a
#define cfgBIFPLR5_PCIE_VC1_RESOURCE_CAP                                                                0x012c
#define cfgBIFPLR5_PCIE_VC1_RESOURCE_CNTL                                                               0x0130
#define cfgBIFPLR5_PCIE_VC1_RESOURCE_STATUS                                                             0x0136
#define cfgBIFPLR5_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                                     0x0140
#define cfgBIFPLR5_PCIE_DEV_SERIAL_NUM_DW1                                                              0x0144
#define cfgBIFPLR5_PCIE_DEV_SERIAL_NUM_DW2                                                              0x0148
#define cfgBIFPLR5_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                                        0x0150
#define cfgBIFPLR5_PCIE_UNCORR_ERR_STATUS                                                               0x0154
#define cfgBIFPLR5_PCIE_UNCORR_ERR_MASK                                                                 0x0158
#define cfgBIFPLR5_PCIE_UNCORR_ERR_SEVERITY                                                             0x015c
#define cfgBIFPLR5_PCIE_CORR_ERR_STATUS                                                                 0x0160
#define cfgBIFPLR5_PCIE_CORR_ERR_MASK                                                                   0x0164
#define cfgBIFPLR5_PCIE_ADV_ERR_CAP_CNTL                                                                0x0168
#define cfgBIFPLR5_PCIE_HDR_LOG0                                                                        0x016c
#define cfgBIFPLR5_PCIE_HDR_LOG1                                                                        0x0170
#define cfgBIFPLR5_PCIE_HDR_LOG2                                                                        0x0174
#define cfgBIFPLR5_PCIE_HDR_LOG3                                                                        0x0178
#define cfgBIFPLR5_PCIE_ROOT_ERR_CMD                                                                    0x017c
#define cfgBIFPLR5_PCIE_ROOT_ERR_STATUS                                                                 0x0180
#define cfgBIFPLR5_PCIE_ERR_SRC_ID                                                                      0x0184
#define cfgBIFPLR5_PCIE_TLP_PREFIX_LOG0                                                                 0x0188
#define cfgBIFPLR5_PCIE_TLP_PREFIX_LOG1                                                                 0x018c
#define cfgBIFPLR5_PCIE_TLP_PREFIX_LOG2                                                                 0x0190
#define cfgBIFPLR5_PCIE_TLP_PREFIX_LOG3                                                                 0x0194
#define cfgBIFPLR5_PCIE_SECONDARY_ENH_CAP_LIST                                                          0x0270
#define cfgBIFPLR5_PCIE_LINK_CNTL3                                                                      0x0274
#define cfgBIFPLR5_PCIE_LANE_ERROR_STATUS                                                               0x0278
#define cfgBIFPLR5_PCIE_LANE_0_EQUALIZATION_CNTL                                                        0x027c
#define cfgBIFPLR5_PCIE_LANE_1_EQUALIZATION_CNTL                                                        0x027e
#define cfgBIFPLR5_PCIE_LANE_2_EQUALIZATION_CNTL                                                        0x0280
#define cfgBIFPLR5_PCIE_LANE_3_EQUALIZATION_CNTL                                                        0x0282
#define cfgBIFPLR5_PCIE_LANE_4_EQUALIZATION_CNTL                                                        0x0284
#define cfgBIFPLR5_PCIE_LANE_5_EQUALIZATION_CNTL                                                        0x0286
#define cfgBIFPLR5_PCIE_LANE_6_EQUALIZATION_CNTL                                                        0x0288
#define cfgBIFPLR5_PCIE_LANE_7_EQUALIZATION_CNTL                                                        0x028a
#define cfgBIFPLR5_PCIE_LANE_8_EQUALIZATION_CNTL                                                        0x028c
#define cfgBIFPLR5_PCIE_LANE_9_EQUALIZATION_CNTL                                                        0x028e
#define cfgBIFPLR5_PCIE_LANE_10_EQUALIZATION_CNTL                                                       0x0290
#define cfgBIFPLR5_PCIE_LANE_11_EQUALIZATION_CNTL                                                       0x0292
#define cfgBIFPLR5_PCIE_LANE_12_EQUALIZATION_CNTL                                                       0x0294
#define cfgBIFPLR5_PCIE_LANE_13_EQUALIZATION_CNTL                                                       0x0296
#define cfgBIFPLR5_PCIE_LANE_14_EQUALIZATION_CNTL                                                       0x0298
#define cfgBIFPLR5_PCIE_LANE_15_EQUALIZATION_CNTL                                                       0x029a
#define cfgBIFPLR5_PCIE_ACS_ENH_CAP_LIST                                                                0x02a0
#define cfgBIFPLR5_PCIE_ACS_CAP                                                                         0x02a4
#define cfgBIFPLR5_PCIE_ACS_CNTL                                                                        0x02a6
#define cfgBIFPLR5_PCIE_MC_ENH_CAP_LIST                                                                 0x02f0
#define cfgBIFPLR5_PCIE_MC_CAP                                                                          0x02f4
#define cfgBIFPLR5_PCIE_MC_CNTL                                                                         0x02f6
#define cfgBIFPLR5_PCIE_MC_ADDR0                                                                        0x02f8
#define cfgBIFPLR5_PCIE_MC_ADDR1                                                                        0x02fc
#define cfgBIFPLR5_PCIE_MC_RCV0                                                                         0x0300
#define cfgBIFPLR5_PCIE_MC_RCV1                                                                         0x0304
#define cfgBIFPLR5_PCIE_MC_BLOCK_ALL0                                                                   0x0308
#define cfgBIFPLR5_PCIE_MC_BLOCK_ALL1                                                                   0x030c
#define cfgBIFPLR5_PCIE_MC_BLOCK_UNTRANSLATED_0                                                         0x0310
#define cfgBIFPLR5_PCIE_MC_BLOCK_UNTRANSLATED_1                                                         0x0314
#define cfgBIFPLR5_PCIE_MC_OVERLAY_BAR0                                                                 0x0318
#define cfgBIFPLR5_PCIE_MC_OVERLAY_BAR1                                                                 0x031c
#define cfgBIFPLR5_PCIE_L1_PM_SUB_CAP_LIST                                                              0x0370
#define cfgBIFPLR5_PCIE_L1_PM_SUB_CAP                                                                   0x0374
#define cfgBIFPLR5_PCIE_L1_PM_SUB_CNTL                                                                  0x0378
#define cfgBIFPLR5_PCIE_L1_PM_SUB_CNTL2                                                                 0x037c
#define cfgBIFPLR5_PCIE_DPC_ENH_CAP_LIST                                                                0x0380
#define cfgBIFPLR5_PCIE_DPC_CAP_LIST                                                                    0x0384
#define cfgBIFPLR5_PCIE_DPC_CNTL                                                                        0x0386
#define cfgBIFPLR5_PCIE_DPC_STATUS                                                                      0x0388
#define cfgBIFPLR5_PCIE_DPC_ERROR_SOURCE_ID                                                             0x038a
#define cfgBIFPLR5_PCIE_RP_PIO_STATUS                                                                   0x038c
#define cfgBIFPLR5_PCIE_RP_PIO_MASK                                                                     0x0390
#define cfgBIFPLR5_PCIE_RP_PIO_SEVERITY                                                                 0x0394
#define cfgBIFPLR5_PCIE_RP_PIO_SYSERROR                                                                 0x0398
#define cfgBIFPLR5_PCIE_RP_PIO_EXCEPTION                                                                0x039c
#define cfgBIFPLR5_PCIE_RP_PIO_HDR_LOG0                                                                 0x03a0
#define cfgBIFPLR5_PCIE_RP_PIO_HDR_LOG1                                                                 0x03a4
#define cfgBIFPLR5_PCIE_RP_PIO_HDR_LOG2                                                                 0x03a8
#define cfgBIFPLR5_PCIE_RP_PIO_HDR_LOG3                                                                 0x03ac
#define cfgBIFPLR5_PCIE_RP_PIO_PREFIX_LOG0                                                              0x03b4
#define cfgBIFPLR5_PCIE_RP_PIO_PREFIX_LOG1                                                              0x03b8
#define cfgBIFPLR5_PCIE_RP_PIO_PREFIX_LOG2                                                              0x03bc
#define cfgBIFPLR5_PCIE_RP_PIO_PREFIX_LOG3                                                              0x03c0
#define cfgBIFPLR5_PCIE_ESM_CAP_LIST                                                                    0x03c4
#define cfgBIFPLR5_PCIE_ESM_HEADER_1                                                                    0x03c8
#define cfgBIFPLR5_PCIE_ESM_HEADER_2                                                                    0x03cc
#define cfgBIFPLR5_PCIE_ESM_STATUS                                                                      0x03ce
#define cfgBIFPLR5_PCIE_ESM_CTRL                                                                        0x03d0
#define cfgBIFPLR5_PCIE_ESM_CAP_1                                                                       0x03d4
#define cfgBIFPLR5_PCIE_ESM_CAP_2                                                                       0x03d8
#define cfgBIFPLR5_PCIE_ESM_CAP_3                                                                       0x03dc
#define cfgBIFPLR5_PCIE_ESM_CAP_4                                                                       0x03e0
#define cfgBIFPLR5_PCIE_ESM_CAP_5                                                                       0x03e4
#define cfgBIFPLR5_PCIE_ESM_CAP_6                                                                       0x03e8
#define cfgBIFPLR5_PCIE_ESM_CAP_7                                                                       0x03ec
#define cfgBIFPLR5_PCIE_DLF_ENH_CAP_LIST                                                                0x0400
#define cfgBIFPLR5_DATA_LINK_FEATURE_CAP                                                                0x0404
#define cfgBIFPLR5_DATA_LINK_FEATURE_STATUS                                                             0x0408
#define cfgBIFPLR5_PCIE_PHY_16GT_ENH_CAP_LIST                                                           0x0410
#define cfgBIFPLR5_LINK_CAP_16GT                                                                        0x0414
#define cfgBIFPLR5_LINK_CNTL_16GT                                                                       0x0418
#define cfgBIFPLR5_LINK_STATUS_16GT                                                                     0x041c
#define cfgBIFPLR5_LOCAL_PARITY_MISMATCH_STATUS_16GT                                                    0x0420
#define cfgBIFPLR5_RTM1_PARITY_MISMATCH_STATUS_16GT                                                     0x0424
#define cfgBIFPLR5_RTM2_PARITY_MISMATCH_STATUS_16GT                                                     0x0428
#define cfgBIFPLR5_LANE_0_EQUALIZATION_CNTL_16GT                                                        0x0430
#define cfgBIFPLR5_LANE_1_EQUALIZATION_CNTL_16GT                                                        0x0431
#define cfgBIFPLR5_LANE_2_EQUALIZATION_CNTL_16GT                                                        0x0432
#define cfgBIFPLR5_LANE_3_EQUALIZATION_CNTL_16GT                                                        0x0433
#define cfgBIFPLR5_LANE_4_EQUALIZATION_CNTL_16GT                                                        0x0434
#define cfgBIFPLR5_LANE_5_EQUALIZATION_CNTL_16GT                                                        0x0435
#define cfgBIFPLR5_LANE_6_EQUALIZATION_CNTL_16GT                                                        0x0436
#define cfgBIFPLR5_LANE_7_EQUALIZATION_CNTL_16GT                                                        0x0437
#define cfgBIFPLR5_LANE_8_EQUALIZATION_CNTL_16GT                                                        0x0438
#define cfgBIFPLR5_LANE_9_EQUALIZATION_CNTL_16GT                                                        0x0439
#define cfgBIFPLR5_LANE_10_EQUALIZATION_CNTL_16GT                                                       0x043a
#define cfgBIFPLR5_LANE_11_EQUALIZATION_CNTL_16GT                                                       0x043b
#define cfgBIFPLR5_LANE_12_EQUALIZATION_CNTL_16GT                                                       0x043c
#define cfgBIFPLR5_LANE_13_EQUALIZATION_CNTL_16GT                                                       0x043d
#define cfgBIFPLR5_LANE_14_EQUALIZATION_CNTL_16GT                                                       0x043e
#define cfgBIFPLR5_LANE_15_EQUALIZATION_CNTL_16GT                                                       0x043f
#define cfgBIFPLR5_PCIE_MARGINING_ENH_CAP_LIST                                                          0x0440
#define cfgBIFPLR5_MARGINING_PORT_CAP                                                                   0x0444
#define cfgBIFPLR5_MARGINING_PORT_STATUS                                                                0x0446
#define cfgBIFPLR5_LANE_0_MARGINING_LANE_CNTL                                                           0x0448
#define cfgBIFPLR5_LANE_0_MARGINING_LANE_STATUS                                                         0x044a
#define cfgBIFPLR5_LANE_1_MARGINING_LANE_CNTL                                                           0x044c
#define cfgBIFPLR5_LANE_1_MARGINING_LANE_STATUS                                                         0x044e
#define cfgBIFPLR5_LANE_2_MARGINING_LANE_CNTL                                                           0x0450
#define cfgBIFPLR5_LANE_2_MARGINING_LANE_STATUS                                                         0x0452
#define cfgBIFPLR5_LANE_3_MARGINING_LANE_CNTL                                                           0x0454
#define cfgBIFPLR5_LANE_3_MARGINING_LANE_STATUS                                                         0x0456
#define cfgBIFPLR5_LANE_4_MARGINING_LANE_CNTL                                                           0x0458
#define cfgBIFPLR5_LANE_4_MARGINING_LANE_STATUS                                                         0x045a
#define cfgBIFPLR5_LANE_5_MARGINING_LANE_CNTL                                                           0x045c
#define cfgBIFPLR5_LANE_5_MARGINING_LANE_STATUS                                                         0x045e
#define cfgBIFPLR5_LANE_6_MARGINING_LANE_CNTL                                                           0x0460
#define cfgBIFPLR5_LANE_6_MARGINING_LANE_STATUS                                                         0x0462
#define cfgBIFPLR5_LANE_7_MARGINING_LANE_CNTL                                                           0x0464
#define cfgBIFPLR5_LANE_7_MARGINING_LANE_STATUS                                                         0x0466
#define cfgBIFPLR5_LANE_8_MARGINING_LANE_CNTL                                                           0x0468
#define cfgBIFPLR5_LANE_8_MARGINING_LANE_STATUS                                                         0x046a
#define cfgBIFPLR5_LANE_9_MARGINING_LANE_CNTL                                                           0x046c
#define cfgBIFPLR5_LANE_9_MARGINING_LANE_STATUS                                                         0x046e
#define cfgBIFPLR5_LANE_10_MARGINING_LANE_CNTL                                                          0x0470
#define cfgBIFPLR5_LANE_10_MARGINING_LANE_STATUS                                                        0x0472
#define cfgBIFPLR5_LANE_11_MARGINING_LANE_CNTL                                                          0x0474
#define cfgBIFPLR5_LANE_11_MARGINING_LANE_STATUS                                                        0x0476
#define cfgBIFPLR5_LANE_12_MARGINING_LANE_CNTL                                                          0x0478
#define cfgBIFPLR5_LANE_12_MARGINING_LANE_STATUS                                                        0x047a
#define cfgBIFPLR5_LANE_13_MARGINING_LANE_CNTL                                                          0x047c
#define cfgBIFPLR5_LANE_13_MARGINING_LANE_STATUS                                                        0x047e
#define cfgBIFPLR5_LANE_14_MARGINING_LANE_CNTL                                                          0x0480
#define cfgBIFPLR5_LANE_14_MARGINING_LANE_STATUS                                                        0x0482
#define cfgBIFPLR5_LANE_15_MARGINING_LANE_CNTL                                                          0x0484
#define cfgBIFPLR5_LANE_15_MARGINING_LANE_STATUS                                                        0x0486
#define cfgBIFPLR5_PCIE_CCIX_CAP_LIST                                                                   0x0488
#define cfgBIFPLR5_PCIE_CCIX_HEADER_1                                                                   0x048c
#define cfgBIFPLR5_PCIE_CCIX_HEADER_2                                                                   0x0490
#define cfgBIFPLR5_PCIE_CCIX_CAP                                                                        0x0492
#define cfgBIFPLR5_PCIE_CCIX_ESM_REQD_CAP                                                               0x0494
#define cfgBIFPLR5_PCIE_CCIX_ESM_OPTL_CAP                                                               0x0498
#define cfgBIFPLR5_PCIE_CCIX_ESM_STATUS                                                                 0x049c
#define cfgBIFPLR5_PCIE_CCIX_ESM_CNTL                                                                   0x04a0
#define cfgBIFPLR5_ESM_LANE_0_EQUALIZATION_CNTL_20GT                                                    0x04a4
#define cfgBIFPLR5_ESM_LANE_1_EQUALIZATION_CNTL_20GT                                                    0x04a5
#define cfgBIFPLR5_ESM_LANE_2_EQUALIZATION_CNTL_20GT                                                    0x04a6
#define cfgBIFPLR5_ESM_LANE_3_EQUALIZATION_CNTL_20GT                                                    0x04a7
#define cfgBIFPLR5_ESM_LANE_4_EQUALIZATION_CNTL_20GT                                                    0x04a8
#define cfgBIFPLR5_ESM_LANE_5_EQUALIZATION_CNTL_20GT                                                    0x04a9
#define cfgBIFPLR5_ESM_LANE_6_EQUALIZATION_CNTL_20GT                                                    0x04aa
#define cfgBIFPLR5_ESM_LANE_7_EQUALIZATION_CNTL_20GT                                                    0x04ab
#define cfgBIFPLR5_ESM_LANE_8_EQUALIZATION_CNTL_20GT                                                    0x04ac
#define cfgBIFPLR5_ESM_LANE_9_EQUALIZATION_CNTL_20GT                                                    0x04ad
#define cfgBIFPLR5_ESM_LANE_10_EQUALIZATION_CNTL_20GT                                                   0x04ae
#define cfgBIFPLR5_ESM_LANE_11_EQUALIZATION_CNTL_20GT                                                   0x04af
#define cfgBIFPLR5_ESM_LANE_12_EQUALIZATION_CNTL_20GT                                                   0x04b0
#define cfgBIFPLR5_ESM_LANE_13_EQUALIZATION_CNTL_20GT                                                   0x04b1
#define cfgBIFPLR5_ESM_LANE_14_EQUALIZATION_CNTL_20GT                                                   0x04b2
#define cfgBIFPLR5_ESM_LANE_15_EQUALIZATION_CNTL_20GT                                                   0x04b3
#define cfgBIFPLR5_ESM_LANE_0_EQUALIZATION_CNTL_25GT                                                    0x04b4
#define cfgBIFPLR5_ESM_LANE_1_EQUALIZATION_CNTL_25GT                                                    0x04b5
#define cfgBIFPLR5_ESM_LANE_2_EQUALIZATION_CNTL_25GT                                                    0x04b6
#define cfgBIFPLR5_ESM_LANE_3_EQUALIZATION_CNTL_25GT                                                    0x04b7
#define cfgBIFPLR5_ESM_LANE_4_EQUALIZATION_CNTL_25GT                                                    0x04b8
#define cfgBIFPLR5_ESM_LANE_5_EQUALIZATION_CNTL_25GT                                                    0x04b9
#define cfgBIFPLR5_ESM_LANE_6_EQUALIZATION_CNTL_25GT                                                    0x04ba
#define cfgBIFPLR5_ESM_LANE_7_EQUALIZATION_CNTL_25GT                                                    0x04bb
#define cfgBIFPLR5_ESM_LANE_8_EQUALIZATION_CNTL_25GT                                                    0x04bc
#define cfgBIFPLR5_ESM_LANE_9_EQUALIZATION_CNTL_25GT                                                    0x04bd
#define cfgBIFPLR5_ESM_LANE_10_EQUALIZATION_CNTL_25GT                                                   0x04be
#define cfgBIFPLR5_ESM_LANE_11_EQUALIZATION_CNTL_25GT                                                   0x04bf
#define cfgBIFPLR5_ESM_LANE_12_EQUALIZATION_CNTL_25GT                                                   0x04c0
#define cfgBIFPLR5_ESM_LANE_13_EQUALIZATION_CNTL_25GT                                                   0x04c1
#define cfgBIFPLR5_ESM_LANE_14_EQUALIZATION_CNTL_25GT                                                   0x04c2
#define cfgBIFPLR5_ESM_LANE_15_EQUALIZATION_CNTL_25GT                                                   0x04c3
#define cfgBIFPLR5_PCIE_CCIX_TRANS_CAP                                                                  0x04c4
#define cfgBIFPLR5_PCIE_CCIX_TRANS_CNTL                                                                 0x04c8


// addressBlock: nbio_pcie0_bifplr6_cfgdecp
// base address: 0x0
#define cfgBIFPLR6_VENDOR_ID                                                                            0x0000
#define cfgBIFPLR6_DEVICE_ID                                                                            0x0002
#define cfgBIFPLR6_COMMAND                                                                              0x0004
#define cfgBIFPLR6_STATUS                                                                               0x0006
#define cfgBIFPLR6_REVISION_ID                                                                          0x0008
#define cfgBIFPLR6_PROG_INTERFACE                                                                       0x0009
#define cfgBIFPLR6_SUB_CLASS                                                                            0x000a
#define cfgBIFPLR6_BASE_CLASS                                                                           0x000b
#define cfgBIFPLR6_CACHE_LINE                                                                           0x000c
#define cfgBIFPLR6_LATENCY                                                                              0x000d
#define cfgBIFPLR6_HEADER                                                                               0x000e
#define cfgBIFPLR6_BIST                                                                                 0x000f
#define cfgBIFPLR6_SUB_BUS_NUMBER_LATENCY                                                               0x0018
#define cfgBIFPLR6_IO_BASE_LIMIT                                                                        0x001c
#define cfgBIFPLR6_SECONDARY_STATUS                                                                     0x001e
#define cfgBIFPLR6_MEM_BASE_LIMIT                                                                       0x0020
#define cfgBIFPLR6_PREF_BASE_LIMIT                                                                      0x0024
#define cfgBIFPLR6_PREF_BASE_UPPER                                                                      0x0028
#define cfgBIFPLR6_PREF_LIMIT_UPPER                                                                     0x002c
#define cfgBIFPLR6_IO_BASE_LIMIT_HI                                                                     0x0030
#define cfgBIFPLR6_CAP_PTR                                                                              0x0034
#define cfgBIFPLR6_ROM_BASE_ADDR                                                                        0x0038
#define cfgBIFPLR6_INTERRUPT_LINE                                                                       0x003c
#define cfgBIFPLR6_INTERRUPT_PIN                                                                        0x003d
#define cfgBIFPLR6_IRQ_BRIDGE_CNTL                                                                      0x003e
#define cfgBIFPLR6_EXT_BRIDGE_CNTL                                                                      0x0040
#define cfgBIFPLR6_VENDOR_CAP_LIST                                                                      0x0048
#define cfgBIFPLR6_ADAPTER_ID_W                                                                         0x004c
#define cfgBIFPLR6_PMI_CAP_LIST                                                                         0x0050
#define cfgBIFPLR6_PMI_CAP                                                                              0x0052
#define cfgBIFPLR6_PMI_STATUS_CNTL                                                                      0x0054
#define cfgBIFPLR6_PCIE_CAP_LIST                                                                        0x0058
#define cfgBIFPLR6_PCIE_CAP                                                                             0x005a
#define cfgBIFPLR6_DEVICE_CAP                                                                           0x005c
#define cfgBIFPLR6_DEVICE_CNTL                                                                          0x0060
#define cfgBIFPLR6_DEVICE_STATUS                                                                        0x0062
#define cfgBIFPLR6_LINK_CAP                                                                             0x0064
#define cfgBIFPLR6_LINK_CNTL                                                                            0x0068
#define cfgBIFPLR6_LINK_STATUS                                                                          0x006a
#define cfgBIFPLR6_SLOT_CAP                                                                             0x006c
#define cfgBIFPLR6_SLOT_CNTL                                                                            0x0070
#define cfgBIFPLR6_SLOT_STATUS                                                                          0x0072
#define cfgBIFPLR6_ROOT_CNTL                                                                            0x0074
#define cfgBIFPLR6_ROOT_CAP                                                                             0x0076
#define cfgBIFPLR6_ROOT_STATUS                                                                          0x0078
#define cfgBIFPLR6_DEVICE_CAP2                                                                          0x007c
#define cfgBIFPLR6_DEVICE_CNTL2                                                                         0x0080
#define cfgBIFPLR6_DEVICE_STATUS2                                                                       0x0082
#define cfgBIFPLR6_LINK_CAP2                                                                            0x0084
#define cfgBIFPLR6_LINK_CNTL2                                                                           0x0088
#define cfgBIFPLR6_LINK_STATUS2                                                                         0x008a
#define cfgBIFPLR6_SLOT_CAP2                                                                            0x008c
#define cfgBIFPLR6_SLOT_CNTL2                                                                           0x0090
#define cfgBIFPLR6_SLOT_STATUS2                                                                         0x0092
#define cfgBIFPLR6_MSI_CAP_LIST                                                                         0x00a0
#define cfgBIFPLR6_MSI_MSG_CNTL                                                                         0x00a2
#define cfgBIFPLR6_MSI_MSG_ADDR_LO                                                                      0x00a4
#define cfgBIFPLR6_MSI_MSG_ADDR_HI                                                                      0x00a8
#define cfgBIFPLR6_MSI_MSG_DATA                                                                         0x00a8
#define cfgBIFPLR6_MSI_MSG_DATA_64                                                                      0x00ac
#define cfgBIFPLR6_SSID_CAP_LIST                                                                        0x00c0
#define cfgBIFPLR6_SSID_CAP                                                                             0x00c4
#define cfgBIFPLR6_MSI_MAP_CAP_LIST                                                                     0x00c8
#define cfgBIFPLR6_MSI_MAP_CAP                                                                          0x00ca
#define cfgBIFPLR6_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                                    0x0100
#define cfgBIFPLR6_PCIE_VENDOR_SPECIFIC_HDR                                                             0x0104
#define cfgBIFPLR6_PCIE_VENDOR_SPECIFIC1                                                                0x0108
#define cfgBIFPLR6_PCIE_VENDOR_SPECIFIC2                                                                0x010c
#define cfgBIFPLR6_PCIE_VC_ENH_CAP_LIST                                                                 0x0110
#define cfgBIFPLR6_PCIE_PORT_VC_CAP_REG1                                                                0x0114
#define cfgBIFPLR6_PCIE_PORT_VC_CAP_REG2                                                                0x0118
#define cfgBIFPLR6_PCIE_PORT_VC_CNTL                                                                    0x011c
#define cfgBIFPLR6_PCIE_PORT_VC_STATUS                                                                  0x011e
#define cfgBIFPLR6_PCIE_VC0_RESOURCE_CAP                                                                0x0120
#define cfgBIFPLR6_PCIE_VC0_RESOURCE_CNTL                                                               0x0124
#define cfgBIFPLR6_PCIE_VC0_RESOURCE_STATUS                                                             0x012a
#define cfgBIFPLR6_PCIE_VC1_RESOURCE_CAP                                                                0x012c
#define cfgBIFPLR6_PCIE_VC1_RESOURCE_CNTL                                                               0x0130
#define cfgBIFPLR6_PCIE_VC1_RESOURCE_STATUS                                                             0x0136
#define cfgBIFPLR6_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                                     0x0140
#define cfgBIFPLR6_PCIE_DEV_SERIAL_NUM_DW1                                                              0x0144
#define cfgBIFPLR6_PCIE_DEV_SERIAL_NUM_DW2                                                              0x0148
#define cfgBIFPLR6_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                                        0x0150
#define cfgBIFPLR6_PCIE_UNCORR_ERR_STATUS                                                               0x0154
#define cfgBIFPLR6_PCIE_UNCORR_ERR_MASK                                                                 0x0158
#define cfgBIFPLR6_PCIE_UNCORR_ERR_SEVERITY                                                             0x015c
#define cfgBIFPLR6_PCIE_CORR_ERR_STATUS                                                                 0x0160
#define cfgBIFPLR6_PCIE_CORR_ERR_MASK                                                                   0x0164
#define cfgBIFPLR6_PCIE_ADV_ERR_CAP_CNTL                                                                0x0168
#define cfgBIFPLR6_PCIE_HDR_LOG0                                                                        0x016c
#define cfgBIFPLR6_PCIE_HDR_LOG1                                                                        0x0170
#define cfgBIFPLR6_PCIE_HDR_LOG2                                                                        0x0174
#define cfgBIFPLR6_PCIE_HDR_LOG3                                                                        0x0178
#define cfgBIFPLR6_PCIE_ROOT_ERR_CMD                                                                    0x017c
#define cfgBIFPLR6_PCIE_ROOT_ERR_STATUS                                                                 0x0180
#define cfgBIFPLR6_PCIE_ERR_SRC_ID                                                                      0x0184
#define cfgBIFPLR6_PCIE_TLP_PREFIX_LOG0                                                                 0x0188
#define cfgBIFPLR6_PCIE_TLP_PREFIX_LOG1                                                                 0x018c
#define cfgBIFPLR6_PCIE_TLP_PREFIX_LOG2                                                                 0x0190
#define cfgBIFPLR6_PCIE_TLP_PREFIX_LOG3                                                                 0x0194
#define cfgBIFPLR6_PCIE_SECONDARY_ENH_CAP_LIST                                                          0x0270
#define cfgBIFPLR6_PCIE_LINK_CNTL3                                                                      0x0274
#define cfgBIFPLR6_PCIE_LANE_ERROR_STATUS                                                               0x0278
#define cfgBIFPLR6_PCIE_LANE_0_EQUALIZATION_CNTL                                                        0x027c
#define cfgBIFPLR6_PCIE_LANE_1_EQUALIZATION_CNTL                                                        0x027e
#define cfgBIFPLR6_PCIE_LANE_2_EQUALIZATION_CNTL                                                        0x0280
#define cfgBIFPLR6_PCIE_LANE_3_EQUALIZATION_CNTL                                                        0x0282
#define cfgBIFPLR6_PCIE_LANE_4_EQUALIZATION_CNTL                                                        0x0284
#define cfgBIFPLR6_PCIE_LANE_5_EQUALIZATION_CNTL                                                        0x0286
#define cfgBIFPLR6_PCIE_LANE_6_EQUALIZATION_CNTL                                                        0x0288
#define cfgBIFPLR6_PCIE_LANE_7_EQUALIZATION_CNTL                                                        0x028a
#define cfgBIFPLR6_PCIE_LANE_8_EQUALIZATION_CNTL                                                        0x028c
#define cfgBIFPLR6_PCIE_LANE_9_EQUALIZATION_CNTL                                                        0x028e
#define cfgBIFPLR6_PCIE_LANE_10_EQUALIZATION_CNTL                                                       0x0290
#define cfgBIFPLR6_PCIE_LANE_11_EQUALIZATION_CNTL                                                       0x0292
#define cfgBIFPLR6_PCIE_LANE_12_EQUALIZATION_CNTL                                                       0x0294
#define cfgBIFPLR6_PCIE_LANE_13_EQUALIZATION_CNTL                                                       0x0296
#define cfgBIFPLR6_PCIE_LANE_14_EQUALIZATION_CNTL                                                       0x0298
#define cfgBIFPLR6_PCIE_LANE_15_EQUALIZATION_CNTL                                                       0x029a
#define cfgBIFPLR6_PCIE_ACS_ENH_CAP_LIST                                                                0x02a0
#define cfgBIFPLR6_PCIE_ACS_CAP                                                                         0x02a4
#define cfgBIFPLR6_PCIE_ACS_CNTL                                                                        0x02a6
#define cfgBIFPLR6_PCIE_MC_ENH_CAP_LIST                                                                 0x02f0
#define cfgBIFPLR6_PCIE_MC_CAP                                                                          0x02f4
#define cfgBIFPLR6_PCIE_MC_CNTL                                                                         0x02f6
#define cfgBIFPLR6_PCIE_MC_ADDR0                                                                        0x02f8
#define cfgBIFPLR6_PCIE_MC_ADDR1                                                                        0x02fc
#define cfgBIFPLR6_PCIE_MC_RCV0                                                                         0x0300
#define cfgBIFPLR6_PCIE_MC_RCV1                                                                         0x0304
#define cfgBIFPLR6_PCIE_MC_BLOCK_ALL0                                                                   0x0308
#define cfgBIFPLR6_PCIE_MC_BLOCK_ALL1                                                                   0x030c
#define cfgBIFPLR6_PCIE_MC_BLOCK_UNTRANSLATED_0                                                         0x0310
#define cfgBIFPLR6_PCIE_MC_BLOCK_UNTRANSLATED_1                                                         0x0314
#define cfgBIFPLR6_PCIE_MC_OVERLAY_BAR0                                                                 0x0318
#define cfgBIFPLR6_PCIE_MC_OVERLAY_BAR1                                                                 0x031c
#define cfgBIFPLR6_PCIE_L1_PM_SUB_CAP_LIST                                                              0x0370
#define cfgBIFPLR6_PCIE_L1_PM_SUB_CAP                                                                   0x0374
#define cfgBIFPLR6_PCIE_L1_PM_SUB_CNTL                                                                  0x0378
#define cfgBIFPLR6_PCIE_L1_PM_SUB_CNTL2                                                                 0x037c
#define cfgBIFPLR6_PCIE_DPC_ENH_CAP_LIST                                                                0x0380
#define cfgBIFPLR6_PCIE_DPC_CAP_LIST                                                                    0x0384
#define cfgBIFPLR6_PCIE_DPC_CNTL                                                                        0x0386
#define cfgBIFPLR6_PCIE_DPC_STATUS                                                                      0x0388
#define cfgBIFPLR6_PCIE_DPC_ERROR_SOURCE_ID                                                             0x038a
#define cfgBIFPLR6_PCIE_RP_PIO_STATUS                                                                   0x038c
#define cfgBIFPLR6_PCIE_RP_PIO_MASK                                                                     0x0390
#define cfgBIFPLR6_PCIE_RP_PIO_SEVERITY                                                                 0x0394
#define cfgBIFPLR6_PCIE_RP_PIO_SYSERROR                                                                 0x0398
#define cfgBIFPLR6_PCIE_RP_PIO_EXCEPTION                                                                0x039c
#define cfgBIFPLR6_PCIE_RP_PIO_HDR_LOG0                                                                 0x03a0
#define cfgBIFPLR6_PCIE_RP_PIO_HDR_LOG1                                                                 0x03a4
#define cfgBIFPLR6_PCIE_RP_PIO_HDR_LOG2                                                                 0x03a8
#define cfgBIFPLR6_PCIE_RP_PIO_HDR_LOG3                                                                 0x03ac
#define cfgBIFPLR6_PCIE_RP_PIO_PREFIX_LOG0                                                              0x03b4
#define cfgBIFPLR6_PCIE_RP_PIO_PREFIX_LOG1                                                              0x03b8
#define cfgBIFPLR6_PCIE_RP_PIO_PREFIX_LOG2                                                              0x03bc
#define cfgBIFPLR6_PCIE_RP_PIO_PREFIX_LOG3                                                              0x03c0
#define cfgBIFPLR6_PCIE_ESM_CAP_LIST                                                                    0x03c4
#define cfgBIFPLR6_PCIE_ESM_HEADER_1                                                                    0x03c8
#define cfgBIFPLR6_PCIE_ESM_HEADER_2                                                                    0x03cc
#define cfgBIFPLR6_PCIE_ESM_STATUS                                                                      0x03ce
#define cfgBIFPLR6_PCIE_ESM_CTRL                                                                        0x03d0
#define cfgBIFPLR6_PCIE_ESM_CAP_1                                                                       0x03d4
#define cfgBIFPLR6_PCIE_ESM_CAP_2                                                                       0x03d8
#define cfgBIFPLR6_PCIE_ESM_CAP_3                                                                       0x03dc
#define cfgBIFPLR6_PCIE_ESM_CAP_4                                                                       0x03e0
#define cfgBIFPLR6_PCIE_ESM_CAP_5                                                                       0x03e4
#define cfgBIFPLR6_PCIE_ESM_CAP_6                                                                       0x03e8
#define cfgBIFPLR6_PCIE_ESM_CAP_7                                                                       0x03ec
#define cfgBIFPLR6_PCIE_DLF_ENH_CAP_LIST                                                                0x0400
#define cfgBIFPLR6_DATA_LINK_FEATURE_CAP                                                                0x0404
#define cfgBIFPLR6_DATA_LINK_FEATURE_STATUS                                                             0x0408
#define cfgBIFPLR6_PCIE_PHY_16GT_ENH_CAP_LIST                                                           0x0410
#define cfgBIFPLR6_LINK_CAP_16GT                                                                        0x0414
#define cfgBIFPLR6_LINK_CNTL_16GT                                                                       0x0418
#define cfgBIFPLR6_LINK_STATUS_16GT                                                                     0x041c
#define cfgBIFPLR6_LOCAL_PARITY_MISMATCH_STATUS_16GT                                                    0x0420
#define cfgBIFPLR6_RTM1_PARITY_MISMATCH_STATUS_16GT                                                     0x0424
#define cfgBIFPLR6_RTM2_PARITY_MISMATCH_STATUS_16GT                                                     0x0428
#define cfgBIFPLR6_LANE_0_EQUALIZATION_CNTL_16GT                                                        0x0430
#define cfgBIFPLR6_LANE_1_EQUALIZATION_CNTL_16GT                                                        0x0431
#define cfgBIFPLR6_LANE_2_EQUALIZATION_CNTL_16GT                                                        0x0432
#define cfgBIFPLR6_LANE_3_EQUALIZATION_CNTL_16GT                                                        0x0433
#define cfgBIFPLR6_LANE_4_EQUALIZATION_CNTL_16GT                                                        0x0434
#define cfgBIFPLR6_LANE_5_EQUALIZATION_CNTL_16GT                                                        0x0435
#define cfgBIFPLR6_LANE_6_EQUALIZATION_CNTL_16GT                                                        0x0436
#define cfgBIFPLR6_LANE_7_EQUALIZATION_CNTL_16GT                                                        0x0437
#define cfgBIFPLR6_LANE_8_EQUALIZATION_CNTL_16GT                                                        0x0438
#define cfgBIFPLR6_LANE_9_EQUALIZATION_CNTL_16GT                                                        0x0439
#define cfgBIFPLR6_LANE_10_EQUALIZATION_CNTL_16GT                                                       0x043a
#define cfgBIFPLR6_LANE_11_EQUALIZATION_CNTL_16GT                                                       0x043b
#define cfgBIFPLR6_LANE_12_EQUALIZATION_CNTL_16GT                                                       0x043c
#define cfgBIFPLR6_LANE_13_EQUALIZATION_CNTL_16GT                                                       0x043d
#define cfgBIFPLR6_LANE_14_EQUALIZATION_CNTL_16GT                                                       0x043e
#define cfgBIFPLR6_LANE_15_EQUALIZATION_CNTL_16GT                                                       0x043f
#define cfgBIFPLR6_PCIE_MARGINING_ENH_CAP_LIST                                                          0x0440
#define cfgBIFPLR6_MARGINING_PORT_CAP                                                                   0x0444
#define cfgBIFPLR6_MARGINING_PORT_STATUS                                                                0x0446
#define cfgBIFPLR6_LANE_0_MARGINING_LANE_CNTL                                                           0x0448
#define cfgBIFPLR6_LANE_0_MARGINING_LANE_STATUS                                                         0x044a
#define cfgBIFPLR6_LANE_1_MARGINING_LANE_CNTL                                                           0x044c
#define cfgBIFPLR6_LANE_1_MARGINING_LANE_STATUS                                                         0x044e
#define cfgBIFPLR6_LANE_2_MARGINING_LANE_CNTL                                                           0x0450
#define cfgBIFPLR6_LANE_2_MARGINING_LANE_STATUS                                                         0x0452
#define cfgBIFPLR6_LANE_3_MARGINING_LANE_CNTL                                                           0x0454
#define cfgBIFPLR6_LANE_3_MARGINING_LANE_STATUS                                                         0x0456
#define cfgBIFPLR6_LANE_4_MARGINING_LANE_CNTL                                                           0x0458
#define cfgBIFPLR6_LANE_4_MARGINING_LANE_STATUS                                                         0x045a
#define cfgBIFPLR6_LANE_5_MARGINING_LANE_CNTL                                                           0x045c
#define cfgBIFPLR6_LANE_5_MARGINING_LANE_STATUS                                                         0x045e
#define cfgBIFPLR6_LANE_6_MARGINING_LANE_CNTL                                                           0x0460
#define cfgBIFPLR6_LANE_6_MARGINING_LANE_STATUS                                                         0x0462
#define cfgBIFPLR6_LANE_7_MARGINING_LANE_CNTL                                                           0x0464
#define cfgBIFPLR6_LANE_7_MARGINING_LANE_STATUS                                                         0x0466
#define cfgBIFPLR6_LANE_8_MARGINING_LANE_CNTL                                                           0x0468
#define cfgBIFPLR6_LANE_8_MARGINING_LANE_STATUS                                                         0x046a
#define cfgBIFPLR6_LANE_9_MARGINING_LANE_CNTL                                                           0x046c
#define cfgBIFPLR6_LANE_9_MARGINING_LANE_STATUS                                                         0x046e
#define cfgBIFPLR6_LANE_10_MARGINING_LANE_CNTL                                                          0x0470
#define cfgBIFPLR6_LANE_10_MARGINING_LANE_STATUS                                                        0x0472
#define cfgBIFPLR6_LANE_11_MARGINING_LANE_CNTL                                                          0x0474
#define cfgBIFPLR6_LANE_11_MARGINING_LANE_STATUS                                                        0x0476
#define cfgBIFPLR6_LANE_12_MARGINING_LANE_CNTL                                                          0x0478
#define cfgBIFPLR6_LANE_12_MARGINING_LANE_STATUS                                                        0x047a
#define cfgBIFPLR6_LANE_13_MARGINING_LANE_CNTL                                                          0x047c
#define cfgBIFPLR6_LANE_13_MARGINING_LANE_STATUS                                                        0x047e
#define cfgBIFPLR6_LANE_14_MARGINING_LANE_CNTL                                                          0x0480
#define cfgBIFPLR6_LANE_14_MARGINING_LANE_STATUS                                                        0x0482
#define cfgBIFPLR6_LANE_15_MARGINING_LANE_CNTL                                                          0x0484
#define cfgBIFPLR6_LANE_15_MARGINING_LANE_STATUS                                                        0x0486
#define cfgBIFPLR6_PCIE_CCIX_CAP_LIST                                                                   0x0488
#define cfgBIFPLR6_PCIE_CCIX_HEADER_1                                                                   0x048c
#define cfgBIFPLR6_PCIE_CCIX_HEADER_2                                                                   0x0490
#define cfgBIFPLR6_PCIE_CCIX_CAP                                                                        0x0492
#define cfgBIFPLR6_PCIE_CCIX_ESM_REQD_CAP                                                               0x0494
#define cfgBIFPLR6_PCIE_CCIX_ESM_OPTL_CAP                                                               0x0498
#define cfgBIFPLR6_PCIE_CCIX_ESM_STATUS                                                                 0x049c
#define cfgBIFPLR6_PCIE_CCIX_ESM_CNTL                                                                   0x04a0
#define cfgBIFPLR6_ESM_LANE_0_EQUALIZATION_CNTL_20GT                                                    0x04a4
#define cfgBIFPLR6_ESM_LANE_1_EQUALIZATION_CNTL_20GT                                                    0x04a5
#define cfgBIFPLR6_ESM_LANE_2_EQUALIZATION_CNTL_20GT                                                    0x04a6
#define cfgBIFPLR6_ESM_LANE_3_EQUALIZATION_CNTL_20GT                                                    0x04a7
#define cfgBIFPLR6_ESM_LANE_4_EQUALIZATION_CNTL_20GT                                                    0x04a8
#define cfgBIFPLR6_ESM_LANE_5_EQUALIZATION_CNTL_20GT                                                    0x04a9
#define cfgBIFPLR6_ESM_LANE_6_EQUALIZATION_CNTL_20GT                                                    0x04aa
#define cfgBIFPLR6_ESM_LANE_7_EQUALIZATION_CNTL_20GT                                                    0x04ab
#define cfgBIFPLR6_ESM_LANE_8_EQUALIZATION_CNTL_20GT                                                    0x04ac
#define cfgBIFPLR6_ESM_LANE_9_EQUALIZATION_CNTL_20GT                                                    0x04ad
#define cfgBIFPLR6_ESM_LANE_10_EQUALIZATION_CNTL_20GT                                                   0x04ae
#define cfgBIFPLR6_ESM_LANE_11_EQUALIZATION_CNTL_20GT                                                   0x04af
#define cfgBIFPLR6_ESM_LANE_12_EQUALIZATION_CNTL_20GT                                                   0x04b0
#define cfgBIFPLR6_ESM_LANE_13_EQUALIZATION_CNTL_20GT                                                   0x04b1
#define cfgBIFPLR6_ESM_LANE_14_EQUALIZATION_CNTL_20GT                                                   0x04b2
#define cfgBIFPLR6_ESM_LANE_15_EQUALIZATION_CNTL_20GT                                                   0x04b3
#define cfgBIFPLR6_ESM_LANE_0_EQUALIZATION_CNTL_25GT                                                    0x04b4
#define cfgBIFPLR6_ESM_LANE_1_EQUALIZATION_CNTL_25GT                                                    0x04b5
#define cfgBIFPLR6_ESM_LANE_2_EQUALIZATION_CNTL_25GT                                                    0x04b6
#define cfgBIFPLR6_ESM_LANE_3_EQUALIZATION_CNTL_25GT                                                    0x04b7
#define cfgBIFPLR6_ESM_LANE_4_EQUALIZATION_CNTL_25GT                                                    0x04b8
#define cfgBIFPLR6_ESM_LANE_5_EQUALIZATION_CNTL_25GT                                                    0x04b9
#define cfgBIFPLR6_ESM_LANE_6_EQUALIZATION_CNTL_25GT                                                    0x04ba
#define cfgBIFPLR6_ESM_LANE_7_EQUALIZATION_CNTL_25GT                                                    0x04bb
#define cfgBIFPLR6_ESM_LANE_8_EQUALIZATION_CNTL_25GT                                                    0x04bc
#define cfgBIFPLR6_ESM_LANE_9_EQUALIZATION_CNTL_25GT                                                    0x04bd
#define cfgBIFPLR6_ESM_LANE_10_EQUALIZATION_CNTL_25GT                                                   0x04be
#define cfgBIFPLR6_ESM_LANE_11_EQUALIZATION_CNTL_25GT                                                   0x04bf
#define cfgBIFPLR6_ESM_LANE_12_EQUALIZATION_CNTL_25GT                                                   0x04c0
#define cfgBIFPLR6_ESM_LANE_13_EQUALIZATION_CNTL_25GT                                                   0x04c1
#define cfgBIFPLR6_ESM_LANE_14_EQUALIZATION_CNTL_25GT                                                   0x04c2
#define cfgBIFPLR6_ESM_LANE_15_EQUALIZATION_CNTL_25GT                                                   0x04c3
#define cfgBIFPLR6_PCIE_CCIX_TRANS_CAP                                                                  0x04c4
#define cfgBIFPLR6_PCIE_CCIX_TRANS_CNTL                                                                 0x04c8


// addressBlock: nbio_nbif0_bif_bx_pf_SYSPFVFDEC:1
// base address: 0x0
#define regBIF_BX_PF0_MM_INDEX                                                                          0x0000
#define regBIF_BX_PF0_MM_INDEX_BASE_IDX                                                                 0
#define regBIF_BX_PF0_MM_DATA                                                                           0x0001
#define regBIF_BX_PF0_MM_DATA_BASE_IDX                                                                  0
#define regBIF_BX_PF0_MM_INDEX_HI                                                                       0x0006
#define regBIF_BX_PF0_MM_INDEX_HI_BASE_IDX                                                              0
#define regBIF_BX_PF0_RSMU_INDEX                                                                        0x0000
#define regBIF_BX_PF0_RSMU_INDEX_BASE_IDX                                                               1
#define regBIF_BX_PF0_RSMU_DATA                                                                         0x0001
#define regBIF_BX_PF0_RSMU_DATA_BASE_IDX                                                                1


// addressBlock: nbio_nbif0_bif_bx_SYSDEC:1
// base address: 0x0
#define regBIF_BX0_PCIE_INDEX                                                                           0x000c
#define regBIF_BX0_PCIE_INDEX_BASE_IDX                                                                  0
#define regBIF_BX0_PCIE_DATA                                                                            0x000d
#define regBIF_BX0_PCIE_DATA_BASE_IDX                                                                   0
#define regBIF_BX0_PCIE_INDEX2                                                                          0x000e
#define regBIF_BX0_PCIE_INDEX2_BASE_IDX                                                                 0
#define regBIF_BX0_PCIE_DATA2                                                                           0x000f
#define regBIF_BX0_PCIE_DATA2_BASE_IDX                                                                  0
#define regBIF_BX0_SBIOS_SCRATCH_0                                                                      0x0034
#define regBIF_BX0_SBIOS_SCRATCH_0_BASE_IDX                                                             1
#define regBIF_BX0_SBIOS_SCRATCH_1                                                                      0x0035
#define regBIF_BX0_SBIOS_SCRATCH_1_BASE_IDX                                                             1
#define regBIF_BX0_SBIOS_SCRATCH_2                                                                      0x0036
#define regBIF_BX0_SBIOS_SCRATCH_2_BASE_IDX                                                             1
#define regBIF_BX0_SBIOS_SCRATCH_3                                                                      0x0037
#define regBIF_BX0_SBIOS_SCRATCH_3_BASE_IDX                                                             1
#define regBIF_BX0_BIOS_SCRATCH_0                                                                       0x0038
#define regBIF_BX0_BIOS_SCRATCH_0_BASE_IDX                                                              1
#define regBIF_BX0_BIOS_SCRATCH_1                                                                       0x0039
#define regBIF_BX0_BIOS_SCRATCH_1_BASE_IDX                                                              1
#define regBIF_BX0_BIOS_SCRATCH_2                                                                       0x003a
#define regBIF_BX0_BIOS_SCRATCH_2_BASE_IDX                                                              1
#define regBIF_BX0_BIOS_SCRATCH_3                                                                       0x003b
#define regBIF_BX0_BIOS_SCRATCH_3_BASE_IDX                                                              1
#define regBIF_BX0_BIOS_SCRATCH_4                                                                       0x003c
#define regBIF_BX0_BIOS_SCRATCH_4_BASE_IDX                                                              1
#define regBIF_BX0_BIOS_SCRATCH_5                                                                       0x003d
#define regBIF_BX0_BIOS_SCRATCH_5_BASE_IDX                                                              1
#define regBIF_BX0_BIOS_SCRATCH_6                                                                       0x003e
#define regBIF_BX0_BIOS_SCRATCH_6_BASE_IDX                                                              1
#define regBIF_BX0_BIOS_SCRATCH_7                                                                       0x003f
#define regBIF_BX0_BIOS_SCRATCH_7_BASE_IDX                                                              1
#define regBIF_BX0_BIOS_SCRATCH_8                                                                       0x0040
#define regBIF_BX0_BIOS_SCRATCH_8_BASE_IDX                                                              1
#define regBIF_BX0_BIOS_SCRATCH_9                                                                       0x0041
#define regBIF_BX0_BIOS_SCRATCH_9_BASE_IDX                                                              1
#define regBIF_BX0_BIOS_SCRATCH_10                                                                      0x0042
#define regBIF_BX0_BIOS_SCRATCH_10_BASE_IDX                                                             1
#define regBIF_BX0_BIOS_SCRATCH_11                                                                      0x0043
#define regBIF_BX0_BIOS_SCRATCH_11_BASE_IDX                                                             1
#define regBIF_BX0_BIOS_SCRATCH_12                                                                      0x0044
#define regBIF_BX0_BIOS_SCRATCH_12_BASE_IDX                                                             1
#define regBIF_BX0_BIOS_SCRATCH_13                                                                      0x0045
#define regBIF_BX0_BIOS_SCRATCH_13_BASE_IDX                                                             1
#define regBIF_BX0_BIOS_SCRATCH_14                                                                      0x0046
#define regBIF_BX0_BIOS_SCRATCH_14_BASE_IDX                                                             1
#define regBIF_BX0_BIOS_SCRATCH_15                                                                      0x0047
#define regBIF_BX0_BIOS_SCRATCH_15_BASE_IDX                                                             1
#define regBIF_BX0_BIF_RLC_INTR_CNTL                                                                    0x004c
#define regBIF_BX0_BIF_RLC_INTR_CNTL_BASE_IDX                                                           1
#define regBIF_BX0_BIF_VCE_INTR_CNTL                                                                    0x004d
#define regBIF_BX0_BIF_VCE_INTR_CNTL_BASE_IDX                                                           1
#define regBIF_BX0_BIF_UVD_INTR_CNTL                                                                    0x004e
#define regBIF_BX0_BIF_UVD_INTR_CNTL_BASE_IDX                                                           1
#define regBIF_BX0_GFX_MMIOREG_CAM_ADDR0                                                                0x006c
#define regBIF_BX0_GFX_MMIOREG_CAM_ADDR0_BASE_IDX                                                       1
#define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR0                                                          0x006d
#define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR0_BASE_IDX                                                 1
#define regBIF_BX0_GFX_MMIOREG_CAM_ADDR1                                                                0x006e
#define regBIF_BX0_GFX_MMIOREG_CAM_ADDR1_BASE_IDX                                                       1
#define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR1                                                          0x006f
#define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR1_BASE_IDX                                                 1
#define regBIF_BX0_GFX_MMIOREG_CAM_ADDR2                                                                0x0070
#define regBIF_BX0_GFX_MMIOREG_CAM_ADDR2_BASE_IDX                                                       1
#define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR2                                                          0x0071
#define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR2_BASE_IDX                                                 1
#define regBIF_BX0_GFX_MMIOREG_CAM_ADDR3                                                                0x0072
#define regBIF_BX0_GFX_MMIOREG_CAM_ADDR3_BASE_IDX                                                       1
#define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR3                                                          0x0073
#define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR3_BASE_IDX                                                 1
#define regBIF_BX0_GFX_MMIOREG_CAM_ADDR4                                                                0x0074
#define regBIF_BX0_GFX_MMIOREG_CAM_ADDR4_BASE_IDX                                                       1
#define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR4                                                          0x0075
#define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR4_BASE_IDX                                                 1
#define regBIF_BX0_GFX_MMIOREG_CAM_ADDR5                                                                0x0076
#define regBIF_BX0_GFX_MMIOREG_CAM_ADDR5_BASE_IDX                                                       1
#define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR5                                                          0x0077
#define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR5_BASE_IDX                                                 1
#define regBIF_BX0_GFX_MMIOREG_CAM_ADDR6                                                                0x0078
#define regBIF_BX0_GFX_MMIOREG_CAM_ADDR6_BASE_IDX                                                       1
#define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR6                                                          0x0079
#define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR6_BASE_IDX                                                 1
#define regBIF_BX0_GFX_MMIOREG_CAM_ADDR7                                                                0x007a
#define regBIF_BX0_GFX_MMIOREG_CAM_ADDR7_BASE_IDX                                                       1
#define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR7                                                          0x007b
#define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR7_BASE_IDX                                                 1
#define regBIF_BX0_GFX_MMIOREG_CAM_CNTL                                                                 0x007c
#define regBIF_BX0_GFX_MMIOREG_CAM_CNTL_BASE_IDX                                                        1
#define regBIF_BX0_GFX_MMIOREG_CAM_ZERO_CPL                                                             0x007d
#define regBIF_BX0_GFX_MMIOREG_CAM_ZERO_CPL_BASE_IDX                                                    1
#define regBIF_BX0_GFX_MMIOREG_CAM_ONE_CPL                                                              0x007e
#define regBIF_BX0_GFX_MMIOREG_CAM_ONE_CPL_BASE_IDX                                                     1
#define regBIF_BX0_GFX_MMIOREG_CAM_PROGRAMMABLE_CPL                                                     0x007f
#define regBIF_BX0_GFX_MMIOREG_CAM_PROGRAMMABLE_CPL_BASE_IDX                                            1


// addressBlock: nbio_nbif0_rcc_strap_BIFDEC1
// base address: 0x0
#define regRCC_STRAP0_RCC_BIF_STRAP0                                                                    0x0000
#define regRCC_STRAP0_RCC_BIF_STRAP0_BASE_IDX                                                           2
#define regRCC_STRAP0_RCC_BIF_STRAP1                                                                    0x0001
#define regRCC_STRAP0_RCC_BIF_STRAP1_BASE_IDX                                                           2
#define regRCC_STRAP0_RCC_BIF_STRAP2                                                                    0x0002
#define regRCC_STRAP0_RCC_BIF_STRAP2_BASE_IDX                                                           2
#define regRCC_STRAP0_RCC_BIF_STRAP3                                                                    0x0003
#define regRCC_STRAP0_RCC_BIF_STRAP3_BASE_IDX                                                           2
#define regRCC_STRAP0_RCC_BIF_STRAP4                                                                    0x0004
#define regRCC_STRAP0_RCC_BIF_STRAP4_BASE_IDX                                                           2
#define regRCC_STRAP0_RCC_BIF_STRAP5                                                                    0x0005
#define regRCC_STRAP0_RCC_BIF_STRAP5_BASE_IDX                                                           2
#define regRCC_STRAP0_RCC_BIF_STRAP6                                                                    0x0006
#define regRCC_STRAP0_RCC_BIF_STRAP6_BASE_IDX                                                           2
#define regRCC_STRAP0_RCC_DEV0_PORT_STRAP0                                                              0x0007
#define regRCC_STRAP0_RCC_DEV0_PORT_STRAP0_BASE_IDX                                                     2
#define regRCC_STRAP0_RCC_DEV0_PORT_STRAP1                                                              0x0008
#define regRCC_STRAP0_RCC_DEV0_PORT_STRAP1_BASE_IDX                                                     2
#define regRCC_STRAP0_RCC_DEV0_PORT_STRAP2                                                              0x0009
#define regRCC_STRAP0_RCC_DEV0_PORT_STRAP2_BASE_IDX                                                     2
#define regRCC_STRAP0_RCC_DEV0_PORT_STRAP3                                                              0x000a
#define regRCC_STRAP0_RCC_DEV0_PORT_STRAP3_BASE_IDX                                                     2
#define regRCC_STRAP0_RCC_DEV0_PORT_STRAP4                                                              0x000b
#define regRCC_STRAP0_RCC_DEV0_PORT_STRAP4_BASE_IDX                                                     2
#define regRCC_STRAP0_RCC_DEV0_PORT_STRAP5                                                              0x000c
#define regRCC_STRAP0_RCC_DEV0_PORT_STRAP5_BASE_IDX                                                     2
#define regRCC_STRAP0_RCC_DEV0_PORT_STRAP6                                                              0x000d
#define regRCC_STRAP0_RCC_DEV0_PORT_STRAP6_BASE_IDX                                                     2
#define regRCC_STRAP0_RCC_DEV0_PORT_STRAP7                                                              0x000e
#define regRCC_STRAP0_RCC_DEV0_PORT_STRAP7_BASE_IDX                                                     2
#define regRCC_STRAP0_RCC_DEV0_PORT_STRAP8                                                              0x000f
#define regRCC_STRAP0_RCC_DEV0_PORT_STRAP8_BASE_IDX                                                     2
#define regRCC_STRAP0_RCC_DEV0_PORT_STRAP9                                                              0x0010
#define regRCC_STRAP0_RCC_DEV0_PORT_STRAP9_BASE_IDX                                                     2
#define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP0                                                              0x0011
#define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP0_BASE_IDX                                                     2
#define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP1                                                              0x0012
#define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP1_BASE_IDX                                                     2
#define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP13                                                             0x0013
#define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP13_BASE_IDX                                                    2
#define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP14                                                             0x0014
#define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP14_BASE_IDX                                                    2
#define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP2                                                              0x0015
#define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP2_BASE_IDX                                                     2
#define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP3                                                              0x0016
#define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP3_BASE_IDX                                                     2
#define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP4                                                              0x0017
#define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP4_BASE_IDX                                                     2
#define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP5                                                              0x0018
#define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP5_BASE_IDX                                                     2
#define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP8                                                              0x0019
#define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP8_BASE_IDX                                                     2
#define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP9                                                              0x001a
#define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP9_BASE_IDX                                                     2
#define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP0                                                              0x001b
#define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP0_BASE_IDX                                                     2
#define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP10                                                             0x001c
#define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP10_BASE_IDX                                                    2
#define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP11                                                             0x001d
#define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP11_BASE_IDX                                                    2
#define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP12                                                             0x001e
#define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP12_BASE_IDX                                                    2
#define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP13                                                             0x001f
#define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP13_BASE_IDX                                                    2
#define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP14                                                             0x0020
#define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP14_BASE_IDX                                                    2
#define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP2                                                              0x0021
#define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP2_BASE_IDX                                                     2
#define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP3                                                              0x0022
#define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP3_BASE_IDX                                                     2
#define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP4                                                              0x0023
#define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP4_BASE_IDX                                                     2
#define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP5                                                              0x0024
#define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP5_BASE_IDX                                                     2
#define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP6                                                              0x0025
#define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP6_BASE_IDX                                                     2
#define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP7                                                              0x0026
#define regRCC_STRAP0_RCC_DEV0_EPF1_STRAP7_BASE_IDX                                                     2


// addressBlock: nbio_nbif0_rcc_ep_dev0_BIFDEC1:1
// base address: 0x0
#define regRCC_EP_DEV0_0_EP_PCIE_SCRATCH                                                                0x0027
#define regRCC_EP_DEV0_0_EP_PCIE_SCRATCH_BASE_IDX                                                       2
#define regRCC_EP_DEV0_0_EP_PCIE_CNTL                                                                   0x0029
#define regRCC_EP_DEV0_0_EP_PCIE_CNTL_BASE_IDX                                                          2
#define regRCC_EP_DEV0_0_EP_PCIE_INT_CNTL                                                               0x002a
#define regRCC_EP_DEV0_0_EP_PCIE_INT_CNTL_BASE_IDX                                                      2
#define regRCC_EP_DEV0_0_EP_PCIE_INT_STATUS                                                             0x002b
#define regRCC_EP_DEV0_0_EP_PCIE_INT_STATUS_BASE_IDX                                                    2
#define regRCC_EP_DEV0_0_EP_PCIE_RX_CNTL2                                                               0x002c
#define regRCC_EP_DEV0_0_EP_PCIE_RX_CNTL2_BASE_IDX                                                      2
#define regRCC_EP_DEV0_0_EP_PCIE_BUS_CNTL                                                               0x002d
#define regRCC_EP_DEV0_0_EP_PCIE_BUS_CNTL_BASE_IDX                                                      2
#define regRCC_EP_DEV0_0_EP_PCIE_CFG_CNTL                                                               0x002e
#define regRCC_EP_DEV0_0_EP_PCIE_CFG_CNTL_BASE_IDX                                                      2
#define regRCC_EP_DEV0_0_EP_PCIE_TX_LTR_CNTL                                                            0x0030
#define regRCC_EP_DEV0_0_EP_PCIE_TX_LTR_CNTL_BASE_IDX                                                   2
#define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0                                               0x0031
#define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                      2
#define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1                                               0x0031
#define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                      2
#define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2                                               0x0031
#define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                      2
#define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3                                               0x0031
#define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                      2
#define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4                                               0x0032
#define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                      2
#define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5                                               0x0032
#define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                      2
#define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6                                               0x0032
#define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                      2
#define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7                                               0x0032
#define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                      2
#define regRCC_EP_DEV0_0_EP_PCIE_STRAP_MISC                                                             0x0033
#define regRCC_EP_DEV0_0_EP_PCIE_STRAP_MISC_BASE_IDX                                                    2
#define regRCC_EP_DEV0_0_EP_PCIE_STRAP_MISC2                                                            0x0034
#define regRCC_EP_DEV0_0_EP_PCIE_STRAP_MISC2_BASE_IDX                                                   2
#define regRCC_EP_DEV0_0_EP_PCIE_F0_DPA_CAP                                                             0x0036
#define regRCC_EP_DEV0_0_EP_PCIE_F0_DPA_CAP_BASE_IDX                                                    2
#define regRCC_EP_DEV0_0_EP_PCIE_F0_DPA_LATENCY_INDICATOR                                               0x0037
#define regRCC_EP_DEV0_0_EP_PCIE_F0_DPA_LATENCY_INDICATOR_BASE_IDX                                      2
#define regRCC_EP_DEV0_0_EP_PCIE_F0_DPA_CNTL                                                            0x0037
#define regRCC_EP_DEV0_0_EP_PCIE_F0_DPA_CNTL_BASE_IDX                                                   2
#define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0                                               0x0037
#define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                      2
#define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1                                               0x0038
#define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                      2
#define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2                                               0x0038
#define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                      2
#define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3                                               0x0038
#define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                      2
#define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4                                               0x0038
#define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                      2
#define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5                                               0x0039
#define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                      2
#define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6                                               0x0039
#define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                      2
#define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7                                               0x0039
#define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                      2
#define regRCC_EP_DEV0_0_EP_PCIE_PME_CONTROL                                                            0x0039
#define regRCC_EP_DEV0_0_EP_PCIE_PME_CONTROL_BASE_IDX                                                   2
#define regRCC_EP_DEV0_0_EP_PCIEP_RESERVED                                                              0x003a
#define regRCC_EP_DEV0_0_EP_PCIEP_RESERVED_BASE_IDX                                                     2
#define regRCC_EP_DEV0_0_EP_PCIE_TX_CNTL                                                                0x003c
#define regRCC_EP_DEV0_0_EP_PCIE_TX_CNTL_BASE_IDX                                                       2
#define regRCC_EP_DEV0_0_EP_PCIE_TX_REQUESTER_ID                                                        0x003d
#define regRCC_EP_DEV0_0_EP_PCIE_TX_REQUESTER_ID_BASE_IDX                                               2
#define regRCC_EP_DEV0_0_EP_PCIE_ERR_CNTL                                                               0x003e
#define regRCC_EP_DEV0_0_EP_PCIE_ERR_CNTL_BASE_IDX                                                      2
#define regRCC_EP_DEV0_0_EP_PCIE_RX_CNTL                                                                0x003f
#define regRCC_EP_DEV0_0_EP_PCIE_RX_CNTL_BASE_IDX                                                       2
#define regRCC_EP_DEV0_0_EP_PCIE_LC_SPEED_CNTL                                                          0x0040
#define regRCC_EP_DEV0_0_EP_PCIE_LC_SPEED_CNTL_BASE_IDX                                                 2


// addressBlock: nbio_nbif0_rcc_dwn_dev0_BIFDEC1:1
// base address: 0x0
#define regRCC_DWN_DEV0_0_DN_PCIE_RESERVED                                                              0x0042
#define regRCC_DWN_DEV0_0_DN_PCIE_RESERVED_BASE_IDX                                                     2
#define regRCC_DWN_DEV0_0_DN_PCIE_SCRATCH                                                               0x0043
#define regRCC_DWN_DEV0_0_DN_PCIE_SCRATCH_BASE_IDX                                                      2
#define regRCC_DWN_DEV0_0_DN_PCIE_CNTL                                                                  0x0045
#define regRCC_DWN_DEV0_0_DN_PCIE_CNTL_BASE_IDX                                                         2
#define regRCC_DWN_DEV0_0_DN_PCIE_CONFIG_CNTL                                                           0x0046
#define regRCC_DWN_DEV0_0_DN_PCIE_CONFIG_CNTL_BASE_IDX                                                  2
#define regRCC_DWN_DEV0_0_DN_PCIE_RX_CNTL2                                                              0x0047
#define regRCC_DWN_DEV0_0_DN_PCIE_RX_CNTL2_BASE_IDX                                                     2
#define regRCC_DWN_DEV0_0_DN_PCIE_BUS_CNTL                                                              0x0048
#define regRCC_DWN_DEV0_0_DN_PCIE_BUS_CNTL_BASE_IDX                                                     2
#define regRCC_DWN_DEV0_0_DN_PCIE_CFG_CNTL                                                              0x0049
#define regRCC_DWN_DEV0_0_DN_PCIE_CFG_CNTL_BASE_IDX                                                     2
#define regRCC_DWN_DEV0_0_DN_PCIE_STRAP_F0                                                              0x004a
#define regRCC_DWN_DEV0_0_DN_PCIE_STRAP_F0_BASE_IDX                                                     2
#define regRCC_DWN_DEV0_0_DN_PCIE_STRAP_MISC                                                            0x004b
#define regRCC_DWN_DEV0_0_DN_PCIE_STRAP_MISC_BASE_IDX                                                   2
#define regRCC_DWN_DEV0_0_DN_PCIE_STRAP_MISC2                                                           0x004c
#define regRCC_DWN_DEV0_0_DN_PCIE_STRAP_MISC2_BASE_IDX                                                  2


// addressBlock: nbio_nbif0_rcc_dwnp_dev0_BIFDEC1:1
// base address: 0x0
#define regRCC_DWNP_DEV0_0_PCIE_ERR_CNTL                                                                0x004f
#define regRCC_DWNP_DEV0_0_PCIE_ERR_CNTL_BASE_IDX                                                       2
#define regRCC_DWNP_DEV0_0_PCIE_RX_CNTL                                                                 0x0050
#define regRCC_DWNP_DEV0_0_PCIE_RX_CNTL_BASE_IDX                                                        2
#define regRCC_DWNP_DEV0_0_PCIE_LC_SPEED_CNTL                                                           0x0051
#define regRCC_DWNP_DEV0_0_PCIE_LC_SPEED_CNTL_BASE_IDX                                                  2
#define regRCC_DWNP_DEV0_0_PCIE_LC_CNTL2                                                                0x0052
#define regRCC_DWNP_DEV0_0_PCIE_LC_CNTL2_BASE_IDX                                                       2
#define regRCC_DWNP_DEV0_0_PCIEP_STRAP_MISC                                                             0x0053
#define regRCC_DWNP_DEV0_0_PCIEP_STRAP_MISC_BASE_IDX                                                    2
#define regRCC_DWNP_DEV0_0_LTR_MSG_INFO_FROM_EP                                                         0x0054
#define regRCC_DWNP_DEV0_0_LTR_MSG_INFO_FROM_EP_BASE_IDX                                                2


// addressBlock: nbio_nbif0_rcc_dev0_epf0_BIFPFVFDEC1
// base address: 0x0
#define regRCC_DEV0_EPF0_0_RCC_ERR_LOG                                                                  0x0085
#define regRCC_DEV0_EPF0_0_RCC_ERR_LOG_BASE_IDX                                                         2
#define regRCC_DEV0_EPF0_0_RCC_ERR_LOG_1                                                                0x0085
#define regRCC_DEV0_EPF0_0_RCC_ERR_LOG_1_BASE_IDX                                                       2
#define regRCC_DEV0_EPF0_0_RCC_ERR_LOG_2                                                                0x0085
#define regRCC_DEV0_EPF0_0_RCC_ERR_LOG_2_BASE_IDX                                                       2
#define regRCC_DEV0_EPF0_0_RCC_DOORBELL_APER_EN                                                         0x00c0
#define regRCC_DEV0_EPF0_0_RCC_DOORBELL_APER_EN_BASE_IDX                                                2
#define regRCC_DEV0_EPF0_0_RCC_DOORBELL_APER_EN_1                                                       0x00c0
#define regRCC_DEV0_EPF0_0_RCC_DOORBELL_APER_EN_1_BASE_IDX                                              2
#define regRCC_DEV0_EPF0_0_RCC_DOORBELL_APER_EN_2                                                       0x00c0
#define regRCC_DEV0_EPF0_0_RCC_DOORBELL_APER_EN_2_BASE_IDX                                              2
#define regRCC_DEV0_EPF0_0_RCC_CONFIG_MEMSIZE                                                           0x00c3
#define regRCC_DEV0_EPF0_0_RCC_CONFIG_MEMSIZE_BASE_IDX                                                  2
#define regRCC_DEV0_EPF0_0_RCC_CONFIG_MEMSIZE_1                                                         0x00c3
#define regRCC_DEV0_EPF0_0_RCC_CONFIG_MEMSIZE_1_BASE_IDX                                                2
#define regRCC_DEV0_EPF0_0_RCC_CONFIG_MEMSIZE_2                                                         0x00c3
#define regRCC_DEV0_EPF0_0_RCC_CONFIG_MEMSIZE_2_BASE_IDX                                                2
#define regRCC_DEV0_EPF0_0_RCC_CONFIG_RESERVED                                                          0x00c4
#define regRCC_DEV0_EPF0_0_RCC_CONFIG_RESERVED_BASE_IDX                                                 2
#define regRCC_DEV0_EPF0_0_RCC_CONFIG_RESERVED_1                                                        0x00c4
#define regRCC_DEV0_EPF0_0_RCC_CONFIG_RESERVED_1_BASE_IDX                                               2
#define regRCC_DEV0_EPF0_0_RCC_CONFIG_RESERVED_2                                                        0x00c4
#define regRCC_DEV0_EPF0_0_RCC_CONFIG_RESERVED_2_BASE_IDX                                               2
#define regRCC_DEV0_EPF0_0_RCC_IOV_FUNC_IDENTIFIER                                                      0x00c5
#define regRCC_DEV0_EPF0_0_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX                                             2
#define regRCC_DEV0_EPF0_0_RCC_IOV_FUNC_IDENTIFIER_1                                                    0x00c5
#define regRCC_DEV0_EPF0_0_RCC_IOV_FUNC_IDENTIFIER_1_BASE_IDX                                           2
#define regRCC_DEV0_EPF0_0_RCC_IOV_FUNC_IDENTIFIER_2                                                    0x00c5
#define regRCC_DEV0_EPF0_0_RCC_IOV_FUNC_IDENTIFIER_2_BASE_IDX                                           2


// addressBlock: nbio_nbif0_rcc_dev0_BIFDEC1:1
// base address: 0x0
#define regRCC_DEV0_0_RCC_ERR_INT_CNTL                                                                  0x0086
#define regRCC_DEV0_0_RCC_ERR_INT_CNTL_BASE_IDX                                                         2
#define regRCC_DEV0_0_RCC_BACO_CNTL_MISC                                                                0x0087
#define regRCC_DEV0_0_RCC_BACO_CNTL_MISC_BASE_IDX                                                       2
#define regRCC_DEV0_0_RCC_RESET_EN                                                                      0x0088
#define regRCC_DEV0_0_RCC_RESET_EN_BASE_IDX                                                             2
#define regRCC_DEV0_0_RCC_VDM_SUPPORT                                                                   0x0089
#define regRCC_DEV0_0_RCC_VDM_SUPPORT_BASE_IDX                                                          2
#define regRCC_DEV0_0_RCC_MARGIN_PARAM_CNTL0                                                            0x008a
#define regRCC_DEV0_0_RCC_MARGIN_PARAM_CNTL0_BASE_IDX                                                   2
#define regRCC_DEV0_0_RCC_MARGIN_PARAM_CNTL1                                                            0x008b
#define regRCC_DEV0_0_RCC_MARGIN_PARAM_CNTL1_BASE_IDX                                                   2
#define regRCC_DEV0_0_RCC_GPUIOV_REGION                                                                 0x008c
#define regRCC_DEV0_0_RCC_GPUIOV_REGION_BASE_IDX                                                        2
#define regRCC_DEV0_0_RCC_GPU_HOSTVM_EN                                                                 0x008d
#define regRCC_DEV0_0_RCC_GPU_HOSTVM_EN_BASE_IDX                                                        2
#define regRCC_DEV0_0_RCC_CONSOLE_IOV_MODE_CNTL                                                         0x008e
#define regRCC_DEV0_0_RCC_CONSOLE_IOV_MODE_CNTL_BASE_IDX                                                2
#define regRCC_DEV0_0_RCC_CONSOLE_IOV_FIRST_VF_OFFSET                                                   0x008f
#define regRCC_DEV0_0_RCC_CONSOLE_IOV_FIRST_VF_OFFSET_BASE_IDX                                          2
#define regRCC_DEV0_0_RCC_CONSOLE_IOV_VF_STRIDE                                                         0x008f
#define regRCC_DEV0_0_RCC_CONSOLE_IOV_VF_STRIDE_BASE_IDX                                                2
#define regRCC_DEV0_0_RCC_PEER_REG_RANGE0                                                               0x00be
#define regRCC_DEV0_0_RCC_PEER_REG_RANGE0_BASE_IDX                                                      2
#define regRCC_DEV0_0_RCC_PEER_REG_RANGE1                                                               0x00bf
#define regRCC_DEV0_0_RCC_PEER_REG_RANGE1_BASE_IDX                                                      2
#define regRCC_DEV0_0_RCC_BUS_CNTL                                                                      0x00c1
#define regRCC_DEV0_0_RCC_BUS_CNTL_BASE_IDX                                                             2
#define regRCC_DEV0_0_RCC_CONFIG_CNTL                                                                   0x00c2
#define regRCC_DEV0_0_RCC_CONFIG_CNTL_BASE_IDX                                                          2
#define regRCC_DEV0_0_RCC_CONFIG_F0_BASE                                                                0x00c6
#define regRCC_DEV0_0_RCC_CONFIG_F0_BASE_BASE_IDX                                                       2
#define regRCC_DEV0_0_RCC_CONFIG_APER_SIZE                                                              0x00c7
#define regRCC_DEV0_0_RCC_CONFIG_APER_SIZE_BASE_IDX                                                     2
#define regRCC_DEV0_0_RCC_CONFIG_REG_APER_SIZE                                                          0x00c8
#define regRCC_DEV0_0_RCC_CONFIG_REG_APER_SIZE_BASE_IDX                                                 2
#define regRCC_DEV0_0_RCC_XDMA_LO                                                                       0x00c9
#define regRCC_DEV0_0_RCC_XDMA_LO_BASE_IDX                                                              2
#define regRCC_DEV0_0_RCC_XDMA_HI                                                                       0x00ca
#define regRCC_DEV0_0_RCC_XDMA_HI_BASE_IDX                                                              2
#define regRCC_DEV0_0_RCC_FEATURES_CONTROL_MISC                                                         0x00cb
#define regRCC_DEV0_0_RCC_FEATURES_CONTROL_MISC_BASE_IDX                                                2
#define regRCC_DEV0_0_RCC_BUSNUM_CNTL1                                                                  0x00cc
#define regRCC_DEV0_0_RCC_BUSNUM_CNTL1_BASE_IDX                                                         2
#define regRCC_DEV0_0_RCC_BUSNUM_LIST0                                                                  0x00cd
#define regRCC_DEV0_0_RCC_BUSNUM_LIST0_BASE_IDX                                                         2
#define regRCC_DEV0_0_RCC_BUSNUM_LIST1                                                                  0x00ce
#define regRCC_DEV0_0_RCC_BUSNUM_LIST1_BASE_IDX                                                         2
#define regRCC_DEV0_0_RCC_BUSNUM_CNTL2                                                                  0x00cf
#define regRCC_DEV0_0_RCC_BUSNUM_CNTL2_BASE_IDX                                                         2
#define regRCC_DEV0_0_RCC_CAPTURE_HOST_BUSNUM                                                           0x00d0
#define regRCC_DEV0_0_RCC_CAPTURE_HOST_BUSNUM_BASE_IDX                                                  2
#define regRCC_DEV0_0_RCC_HOST_BUSNUM                                                                   0x00d1
#define regRCC_DEV0_0_RCC_HOST_BUSNUM_BASE_IDX                                                          2
#define regRCC_DEV0_0_RCC_PEER0_FB_OFFSET_HI                                                            0x00d2
#define regRCC_DEV0_0_RCC_PEER0_FB_OFFSET_HI_BASE_IDX                                                   2
#define regRCC_DEV0_0_RCC_PEER0_FB_OFFSET_LO                                                            0x00d3
#define regRCC_DEV0_0_RCC_PEER0_FB_OFFSET_LO_BASE_IDX                                                   2
#define regRCC_DEV0_0_RCC_PEER1_FB_OFFSET_HI                                                            0x00d4
#define regRCC_DEV0_0_RCC_PEER1_FB_OFFSET_HI_BASE_IDX                                                   2
#define regRCC_DEV0_0_RCC_PEER1_FB_OFFSET_LO                                                            0x00d5
#define regRCC_DEV0_0_RCC_PEER1_FB_OFFSET_LO_BASE_IDX                                                   2
#define regRCC_DEV0_0_RCC_PEER2_FB_OFFSET_HI                                                            0x00d6
#define regRCC_DEV0_0_RCC_PEER2_FB_OFFSET_HI_BASE_IDX                                                   2
#define regRCC_DEV0_0_RCC_PEER2_FB_OFFSET_LO                                                            0x00d7
#define regRCC_DEV0_0_RCC_PEER2_FB_OFFSET_LO_BASE_IDX                                                   2
#define regRCC_DEV0_0_RCC_PEER3_FB_OFFSET_HI                                                            0x00d8
#define regRCC_DEV0_0_RCC_PEER3_FB_OFFSET_HI_BASE_IDX                                                   2
#define regRCC_DEV0_0_RCC_PEER3_FB_OFFSET_LO                                                            0x00d9
#define regRCC_DEV0_0_RCC_PEER3_FB_OFFSET_LO_BASE_IDX                                                   2
#define regRCC_DEV0_0_RCC_DEVFUNCNUM_LIST0                                                              0x00da
#define regRCC_DEV0_0_RCC_DEVFUNCNUM_LIST0_BASE_IDX                                                     2
#define regRCC_DEV0_0_RCC_DEVFUNCNUM_LIST1                                                              0x00db
#define regRCC_DEV0_0_RCC_DEVFUNCNUM_LIST1_BASE_IDX                                                     2
#define regRCC_DEV0_0_RCC_DEV0_LINK_CNTL                                                                0x00dd
#define regRCC_DEV0_0_RCC_DEV0_LINK_CNTL_BASE_IDX                                                       2
#define regRCC_DEV0_0_RCC_CMN_LINK_CNTL                                                                 0x00de
#define regRCC_DEV0_0_RCC_CMN_LINK_CNTL_BASE_IDX                                                        2
#define regRCC_DEV0_0_RCC_EP_REQUESTERID_RESTORE                                                        0x00df
#define regRCC_DEV0_0_RCC_EP_REQUESTERID_RESTORE_BASE_IDX                                               2
#define regRCC_DEV0_0_RCC_LTR_LSWITCH_CNTL                                                              0x00e0
#define regRCC_DEV0_0_RCC_LTR_LSWITCH_CNTL_BASE_IDX                                                     2
#define regRCC_DEV0_0_RCC_MH_ARB_CNTL                                                                   0x00e1
#define regRCC_DEV0_0_RCC_MH_ARB_CNTL_BASE_IDX                                                          2


// addressBlock: nbio_nbif0_bif_bx_BIFDEC1:1
// base address: 0x0
#define regBIF_BX0_CC_BIF_BX_STRAP0                                                                     0x00e2
#define regBIF_BX0_CC_BIF_BX_STRAP0_BASE_IDX                                                            2
#define regBIF_BX0_CC_BIF_BX_PINSTRAP0                                                                  0x00e4
#define regBIF_BX0_CC_BIF_BX_PINSTRAP0_BASE_IDX                                                         2
#define regBIF_BX0_BIF_MM_INDACCESS_CNTL                                                                0x00e6
#define regBIF_BX0_BIF_MM_INDACCESS_CNTL_BASE_IDX                                                       2
#define regBIF_BX0_BUS_CNTL                                                                             0x00e7
#define regBIF_BX0_BUS_CNTL_BASE_IDX                                                                    2
#define regBIF_BX0_BIF_SCRATCH0                                                                         0x00e8
#define regBIF_BX0_BIF_SCRATCH0_BASE_IDX                                                                2
#define regBIF_BX0_BIF_SCRATCH1                                                                         0x00e9
#define regBIF_BX0_BIF_SCRATCH1_BASE_IDX                                                                2
#define regBIF_BX0_BX_RESET_EN                                                                          0x00ed
#define regBIF_BX0_BX_RESET_EN_BASE_IDX                                                                 2
#define regBIF_BX0_MM_CFGREGS_CNTL                                                                      0x00ee
#define regBIF_BX0_MM_CFGREGS_CNTL_BASE_IDX                                                             2
#define regBIF_BX0_BX_RESET_CNTL                                                                        0x00f0
#define regBIF_BX0_BX_RESET_CNTL_BASE_IDX                                                               2
#define regBIF_BX0_INTERRUPT_CNTL                                                                       0x00f1
#define regBIF_BX0_INTERRUPT_CNTL_BASE_IDX                                                              2
#define regBIF_BX0_INTERRUPT_CNTL2                                                                      0x00f2
#define regBIF_BX0_INTERRUPT_CNTL2_BASE_IDX                                                             2
#define regBIF_BX0_CLKREQB_PAD_CNTL                                                                     0x00f8
#define regBIF_BX0_CLKREQB_PAD_CNTL_BASE_IDX                                                            2
#define regBIF_BX0_BIF_FEATURES_CONTROL_MISC                                                            0x00fb
#define regBIF_BX0_BIF_FEATURES_CONTROL_MISC_BASE_IDX                                                   2
#define regBIF_BX0_BIF_DOORBELL_CNTL                                                                    0x00fc
#define regBIF_BX0_BIF_DOORBELL_CNTL_BASE_IDX                                                           2
#define regBIF_BX0_BIF_DOORBELL_INT_CNTL                                                                0x00fd
#define regBIF_BX0_BIF_DOORBELL_INT_CNTL_BASE_IDX                                                       2
#define regBIF_BX0_BIF_FB_EN                                                                            0x00ff
#define regBIF_BX0_BIF_FB_EN_BASE_IDX                                                                   2
#define regBIF_BX0_BIF_INTR_CNTL                                                                        0x0100
#define regBIF_BX0_BIF_INTR_CNTL_BASE_IDX                                                               2
#define regBIF_BX0_BIF_MST_TRANS_PENDING_VF                                                             0x0109
#define regBIF_BX0_BIF_MST_TRANS_PENDING_VF_BASE_IDX                                                    2
#define regBIF_BX0_BIF_SLV_TRANS_PENDING_VF                                                             0x010a
#define regBIF_BX0_BIF_SLV_TRANS_PENDING_VF_BASE_IDX                                                    2
#define regBIF_BX0_MEM_TYPE_CNTL                                                                        0x0111
#define regBIF_BX0_MEM_TYPE_CNTL_BASE_IDX                                                               2
#define regBIF_BX0_NBIF_GFX_ADDR_LUT_CNTL                                                               0x0113
#define regBIF_BX0_NBIF_GFX_ADDR_LUT_CNTL_BASE_IDX                                                      2
#define regBIF_BX0_NBIF_GFX_ADDR_LUT_0                                                                  0x0114
#define regBIF_BX0_NBIF_GFX_ADDR_LUT_0_BASE_IDX                                                         2
#define regBIF_BX0_NBIF_GFX_ADDR_LUT_1                                                                  0x0115
#define regBIF_BX0_NBIF_GFX_ADDR_LUT_1_BASE_IDX                                                         2
#define regBIF_BX0_NBIF_GFX_ADDR_LUT_2                                                                  0x0116
#define regBIF_BX0_NBIF_GFX_ADDR_LUT_2_BASE_IDX                                                         2
#define regBIF_BX0_NBIF_GFX_ADDR_LUT_3                                                                  0x0117
#define regBIF_BX0_NBIF_GFX_ADDR_LUT_3_BASE_IDX                                                         2
#define regBIF_BX0_NBIF_GFX_ADDR_LUT_4                                                                  0x0118
#define regBIF_BX0_NBIF_GFX_ADDR_LUT_4_BASE_IDX                                                         2
#define regBIF_BX0_NBIF_GFX_ADDR_LUT_5                                                                  0x0119
#define regBIF_BX0_NBIF_GFX_ADDR_LUT_5_BASE_IDX                                                         2
#define regBIF_BX0_NBIF_GFX_ADDR_LUT_6                                                                  0x011a
#define regBIF_BX0_NBIF_GFX_ADDR_LUT_6_BASE_IDX                                                         2
#define regBIF_BX0_NBIF_GFX_ADDR_LUT_7                                                                  0x011b
#define regBIF_BX0_NBIF_GFX_ADDR_LUT_7_BASE_IDX                                                         2
#define regBIF_BX0_NBIF_GFX_ADDR_LUT_8                                                                  0x011c
#define regBIF_BX0_NBIF_GFX_ADDR_LUT_8_BASE_IDX                                                         2
#define regBIF_BX0_NBIF_GFX_ADDR_LUT_9                                                                  0x011d
#define regBIF_BX0_NBIF_GFX_ADDR_LUT_9_BASE_IDX                                                         2
#define regBIF_BX0_NBIF_GFX_ADDR_LUT_10                                                                 0x011e
#define regBIF_BX0_NBIF_GFX_ADDR_LUT_10_BASE_IDX                                                        2
#define regBIF_BX0_NBIF_GFX_ADDR_LUT_11                                                                 0x011f
#define regBIF_BX0_NBIF_GFX_ADDR_LUT_11_BASE_IDX                                                        2
#define regBIF_BX0_NBIF_GFX_ADDR_LUT_12                                                                 0x0120
#define regBIF_BX0_NBIF_GFX_ADDR_LUT_12_BASE_IDX                                                        2
#define regBIF_BX0_NBIF_GFX_ADDR_LUT_13                                                                 0x0121
#define regBIF_BX0_NBIF_GFX_ADDR_LUT_13_BASE_IDX                                                        2
#define regBIF_BX0_NBIF_GFX_ADDR_LUT_14                                                                 0x0122
#define regBIF_BX0_NBIF_GFX_ADDR_LUT_14_BASE_IDX                                                        2
#define regBIF_BX0_NBIF_GFX_ADDR_LUT_15                                                                 0x0123
#define regBIF_BX0_NBIF_GFX_ADDR_LUT_15_BASE_IDX                                                        2
#define regBIF_BX0_REMAP_HDP_MEM_FLUSH_CNTL                                                             0x012d
#define regBIF_BX0_REMAP_HDP_MEM_FLUSH_CNTL_BASE_IDX                                                    2
#define regBIF_BX0_REMAP_HDP_REG_FLUSH_CNTL                                                             0x012e
#define regBIF_BX0_REMAP_HDP_REG_FLUSH_CNTL_BASE_IDX                                                    2
#define regBIF_BX0_BIF_RB_CNTL                                                                          0x012f
#define regBIF_BX0_BIF_RB_CNTL_BASE_IDX                                                                 2
#define regBIF_BX0_BIF_RB_BASE                                                                          0x0130
#define regBIF_BX0_BIF_RB_BASE_BASE_IDX                                                                 2
#define regBIF_BX0_BIF_RB_RPTR                                                                          0x0131
#define regBIF_BX0_BIF_RB_RPTR_BASE_IDX                                                                 2
#define regBIF_BX0_BIF_RB_WPTR                                                                          0x0132
#define regBIF_BX0_BIF_RB_WPTR_BASE_IDX                                                                 2
#define regBIF_BX0_BIF_RB_WPTR_ADDR_HI                                                                  0x0133
#define regBIF_BX0_BIF_RB_WPTR_ADDR_HI_BASE_IDX                                                         2
#define regBIF_BX0_BIF_RB_WPTR_ADDR_LO                                                                  0x0134
#define regBIF_BX0_BIF_RB_WPTR_ADDR_LO_BASE_IDX                                                         2


// addressBlock: nbio_nbif0_bif_bx_pf_BIFPFVFDEC1:1
// base address: 0x0
#define regBIF_BX_PF0_BIF_BME_STATUS                                                                    0x00eb
#define regBIF_BX_PF0_BIF_BME_STATUS_BASE_IDX                                                           2
#define regBIF_BX_PF0_BIF_ATOMIC_ERR_LOG                                                                0x00ec
#define regBIF_BX_PF0_BIF_ATOMIC_ERR_LOG_BASE_IDX                                                       2
#define regBIF_BX_PF0_DOORBELL_SELFRING_GPA_APER_BASE_HIGH                                              0x00f3
#define regBIF_BX_PF0_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX                                     2
#define regBIF_BX_PF0_DOORBELL_SELFRING_GPA_APER_BASE_LOW                                               0x00f4
#define regBIF_BX_PF0_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX                                      2
#define regBIF_BX_PF0_DOORBELL_SELFRING_GPA_APER_CNTL                                                   0x00f5
#define regBIF_BX_PF0_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX                                          2
#define regBIF_BX_PF0_HDP_REG_COHERENCY_FLUSH_CNTL                                                      0x00f6
#define regBIF_BX_PF0_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX                                             2
#define regBIF_BX_PF0_HDP_MEM_COHERENCY_FLUSH_CNTL                                                      0x00f7
#define regBIF_BX_PF0_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX                                             2
#define regBIF_BX_PF0_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL                                                 0x00f9
#define regBIF_BX_PF0_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL_BASE_IDX                                        2
#define regBIF_BX_PF0_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL                                            0x00fa
#define regBIF_BX_PF0_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL_BASE_IDX                                   2
#define regBIF_BX_PF0_GPU_HDP_FLUSH_ONLY_REQ                                                            0x0104
#define regBIF_BX_PF0_GPU_HDP_FLUSH_ONLY_REQ_BASE_IDX                                                   2
#define regBIF_BX_PF0_GPU_HDP_INVALIDATE_ONLY_REQ                                                       0x0105
#define regBIF_BX_PF0_GPU_HDP_INVALIDATE_ONLY_REQ_BASE_IDX                                              2
#define regBIF_BX_PF0_GPU_HDP_FLUSH_REQ                                                                 0x0106
#define regBIF_BX_PF0_GPU_HDP_FLUSH_REQ_BASE_IDX                                                        2
#define regBIF_BX_PF0_GPU_HDP_FLUSH_DONE                                                                0x0107
#define regBIF_BX_PF0_GPU_HDP_FLUSH_DONE_BASE_IDX                                                       2
#define regBIF_BX_PF0_BIF_TRANS_PENDING                                                                 0x0108
#define regBIF_BX_PF0_BIF_TRANS_PENDING_BASE_IDX                                                        2
#define regBIF_BX_PF0_NBIF_GFX_ADDR_LUT_BYPASS                                                          0x0112
#define regBIF_BX_PF0_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX                                                 2


// addressBlock: nbio_nbif0_rcc_dev0_epf0_BIFDEC2
// base address: 0x0
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT0_ADDR_LO                                                        0x0400
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT0_ADDR_LO_BASE_IDX                                               3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT0_ADDR_LO_1                                                      0x0400
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT0_ADDR_LO_1_BASE_IDX                                             3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT0_ADDR_LO_2                                                      0x0400
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT0_ADDR_LO_2_BASE_IDX                                             3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT0_ADDR_HI                                                        0x0401
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT0_ADDR_HI_BASE_IDX                                               3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT0_ADDR_HI_1                                                      0x0401
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT0_ADDR_HI_1_BASE_IDX                                             3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT0_ADDR_HI_2                                                      0x0401
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT0_ADDR_HI_2_BASE_IDX                                             3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT0_MSG_DATA                                                       0x0402
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT0_MSG_DATA_BASE_IDX                                              3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT0_MSG_DATA_1                                                     0x0402
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT0_MSG_DATA_1_BASE_IDX                                            3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT0_MSG_DATA_2                                                     0x0402
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT0_MSG_DATA_2_BASE_IDX                                            3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT0_CONTROL                                                        0x0403
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT0_CONTROL_BASE_IDX                                               3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT0_CONTROL_1                                                      0x0403
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT0_CONTROL_1_BASE_IDX                                             3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT0_CONTROL_2                                                      0x0403
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT0_CONTROL_2_BASE_IDX                                             3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT1_ADDR_LO                                                        0x0404
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT1_ADDR_LO_BASE_IDX                                               3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT1_ADDR_LO_1                                                      0x0404
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT1_ADDR_LO_1_BASE_IDX                                             3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT1_ADDR_LO_2                                                      0x0404
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT1_ADDR_LO_2_BASE_IDX                                             3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT1_ADDR_HI                                                        0x0405
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT1_ADDR_HI_BASE_IDX                                               3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT1_ADDR_HI_1                                                      0x0405
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT1_ADDR_HI_1_BASE_IDX                                             3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT1_ADDR_HI_2                                                      0x0405
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT1_ADDR_HI_2_BASE_IDX                                             3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT1_MSG_DATA                                                       0x0406
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT1_MSG_DATA_BASE_IDX                                              3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT1_MSG_DATA_1                                                     0x0406
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT1_MSG_DATA_1_BASE_IDX                                            3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT1_MSG_DATA_2                                                     0x0406
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT1_MSG_DATA_2_BASE_IDX                                            3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT1_CONTROL                                                        0x0407
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT1_CONTROL_BASE_IDX                                               3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT1_CONTROL_1                                                      0x0407
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT1_CONTROL_1_BASE_IDX                                             3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT1_CONTROL_2                                                      0x0407
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT1_CONTROL_2_BASE_IDX                                             3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT2_ADDR_LO                                                        0x0408
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT2_ADDR_LO_BASE_IDX                                               3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT2_ADDR_LO_1                                                      0x0408
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT2_ADDR_LO_1_BASE_IDX                                             3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT2_ADDR_LO_2                                                      0x0408
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT2_ADDR_LO_2_BASE_IDX                                             3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT2_ADDR_HI                                                        0x0409
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT2_ADDR_HI_BASE_IDX                                               3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT2_ADDR_HI_1                                                      0x0409
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT2_ADDR_HI_1_BASE_IDX                                             3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT2_ADDR_HI_2                                                      0x0409
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT2_ADDR_HI_2_BASE_IDX                                             3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT2_MSG_DATA                                                       0x040a
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT2_MSG_DATA_BASE_IDX                                              3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT2_MSG_DATA_1                                                     0x040a
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT2_MSG_DATA_1_BASE_IDX                                            3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT2_MSG_DATA_2                                                     0x040a
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT2_MSG_DATA_2_BASE_IDX                                            3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT2_CONTROL                                                        0x040b
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT2_CONTROL_BASE_IDX                                               3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT2_CONTROL_1                                                      0x040b
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT2_CONTROL_1_BASE_IDX                                             3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT2_CONTROL_2                                                      0x040b
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT2_CONTROL_2_BASE_IDX                                             3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT3_ADDR_LO                                                        0x040c
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT3_ADDR_LO_BASE_IDX                                               3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT3_ADDR_LO_1                                                      0x040c
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT3_ADDR_LO_1_BASE_IDX                                             3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT3_ADDR_LO_2                                                      0x040c
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT3_ADDR_LO_2_BASE_IDX                                             3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT3_ADDR_HI                                                        0x040d
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT3_ADDR_HI_BASE_IDX                                               3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT3_ADDR_HI_1                                                      0x040d
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT3_ADDR_HI_1_BASE_IDX                                             3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT3_ADDR_HI_2                                                      0x040d
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT3_ADDR_HI_2_BASE_IDX                                             3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT3_MSG_DATA                                                       0x040e
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT3_MSG_DATA_BASE_IDX                                              3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT3_MSG_DATA_1                                                     0x040e
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT3_MSG_DATA_1_BASE_IDX                                            3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT3_MSG_DATA_2                                                     0x040e
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT3_MSG_DATA_2_BASE_IDX                                            3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT3_CONTROL                                                        0x040f
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT3_CONTROL_BASE_IDX                                               3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT3_CONTROL_1                                                      0x040f
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT3_CONTROL_1_BASE_IDX                                             3
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT3_CONTROL_2                                                      0x040f
#define regRCC_DEV0_EPF0_0_GFXMSIX_VECT3_CONTROL_2_BASE_IDX                                             3
#define regRCC_DEV0_EPF0_0_GFXMSIX_PBA                                                                  0x0800
#define regRCC_DEV0_EPF0_0_GFXMSIX_PBA_BASE_IDX                                                         3
#define regRCC_DEV0_EPF0_0_GFXMSIX_PBA_1                                                                0x0800
#define regRCC_DEV0_EPF0_0_GFXMSIX_PBA_1_BASE_IDX                                                       3
#define regRCC_DEV0_EPF0_0_GFXMSIX_PBA_2                                                                0x0800
#define regRCC_DEV0_EPF0_0_GFXMSIX_PBA_2_BASE_IDX                                                       3


// addressBlock: nbio_nbif0_gdc_GDCDEC
// base address: 0x1400000
#define regGDC0_NGDC_SDP_PORT_CTRL                                                                      0x4f0ae2
#define regGDC0_NGDC_SDP_PORT_CTRL_BASE_IDX                                                             3
#define regGDC0_SHUB_REGS_IF_CTL                                                                        0x4f0ae3
#define regGDC0_SHUB_REGS_IF_CTL_BASE_IDX                                                               3
#define regGDC0_NGDC_SDP_PORT_CTRL_SOCCLK                                                               0x4f0aed
#define regGDC0_NGDC_SDP_PORT_CTRL_SOCCLK_BASE_IDX                                                      3
#define regGDC0_NGDC_SDP_PORT_CTRL1_SOCCLK                                                              0x4f0aee
#define regGDC0_NGDC_SDP_PORT_CTRL1_SOCCLK_BASE_IDX                                                     3
#define regGDC0_NBIF_GFX_DOORBELL_STATUS                                                                0x4f0aef
#define regGDC0_NBIF_GFX_DOORBELL_STATUS_BASE_IDX                                                       3
#define regGDC0_BIF_SDMA0_DOORBELL_RANGE                                                                0x4f0af0
#define regGDC0_BIF_SDMA0_DOORBELL_RANGE_BASE_IDX                                                       3
#define regGDC0_BIF_IH_DOORBELL_RANGE                                                                   0x4f0af2
#define regGDC0_BIF_IH_DOORBELL_RANGE_BASE_IDX                                                          3
#define regGDC0_BIF_VCN0_DOORBELL_RANGE                                                                 0x4f0af3
#define regGDC0_BIF_VCN0_DOORBELL_RANGE_BASE_IDX                                                        3
#define regGDC0_BIF_RLC_DOORBELL_RANGE                                                                  0x4f0af5
#define regGDC0_BIF_RLC_DOORBELL_RANGE_BASE_IDX                                                         3
#define regGDC0_ATDMA_MISC_CNTL                                                                         0x4f0afd
#define regGDC0_ATDMA_MISC_CNTL_BASE_IDX                                                                3
#define regGDC0_BIF_DOORBELL_FENCE_CNTL                                                                 0x4f0afe
#define regGDC0_BIF_DOORBELL_FENCE_CNTL_BASE_IDX                                                        3
#define regGDC0_S2A_MISC_CNTL                                                                           0x4f0aff
#define regGDC0_S2A_MISC_CNTL_BASE_IDX                                                                  3
#define regGDC0_SHUBCLK_DPM_CTRL                                                                        0x4f0b1b
#define regGDC0_SHUBCLK_DPM_CTRL_BASE_IDX                                                               3
#define regGDC0_SHUBCLK_DPM_WR_WEIGHT                                                                   0x4f0b1c
#define regGDC0_SHUBCLK_DPM_WR_WEIGHT_BASE_IDX                                                          3
#define regGDC0_SHUBCLK_DPM_RD_WEIGHT                                                                   0x4f0b1d
#define regGDC0_SHUBCLK_DPM_RD_WEIGHT_BASE_IDX                                                          3
#define regGDC0_SHUBCLK_DPM_WR_CNT                                                                      0x4f0b1e
#define regGDC0_SHUBCLK_DPM_WR_CNT_BASE_IDX                                                             3
#define regGDC0_SHUBCLK_DPM_RD_CNT                                                                      0x4f0b1f
#define regGDC0_SHUBCLK_DPM_RD_CNT_BASE_IDX                                                             3


// addressBlock: nbio_nbif0_syshub_mmreg_syshubdirect
// base address: 0x1400000
#define regOBFF_EMU_CFG_SOCCLK                                                                          0x4f3c10
#define regOBFF_EMU_CFG_SOCCLK_BASE_IDX                                                                 3
#define regHST_CLK0_SW0_CL0_CNTL                                                                        0x4f3d40
#define regHST_CLK0_SW0_CL0_CNTL_BASE_IDX                                                               3
#define regHST_CLK0_SW0_CL1_CNTL                                                                        0x4f3d41
#define regHST_CLK0_SW0_CL1_CNTL_BASE_IDX                                                               3
#define regHST_CLK0_SW0_CL2_CNTL                                                                        0x4f3d42
#define regHST_CLK0_SW0_CL2_CNTL_BASE_IDX                                                               3
#define regHST_CLK0_SW1_CL0_CNTL                                                                        0x4f3d60
#define regHST_CLK0_SW1_CL0_CNTL_BASE_IDX                                                               3
#define regHST_CLK0_SW1_CL1_CNTL                                                                        0x4f3d61
#define regHST_CLK0_SW1_CL1_CNTL_BASE_IDX                                                               3
#define regOBFF_EMU_CFG_SHUBCLK                                                                         0x4f4010
#define regOBFF_EMU_CFG_SHUBCLK_BASE_IDX                                                                3
#define regHST_CLK1_SW0_CL0_CNTL                                                                        0x4f4140
#define regHST_CLK1_SW0_CL0_CNTL_BASE_IDX                                                               3
#define regOBFF_EMU_CFG_NICCLK                                                                          0x4f4410
#define regOBFF_EMU_CFG_NICCLK_BASE_IDX                                                                 3
#define regHST_CLK2_SW0_CL0_CNTL                                                                        0x4f4540
#define regHST_CLK2_SW0_CL0_CNTL_BASE_IDX                                                               3


// addressBlock: nbio_nbif0_gdc_ras_gdc_ras_regblk
// base address: 0x1400000
#define regGDCSOC_ERR_RSP_CNTL                                                                          0x4f5c00
#define regGDCSOC_ERR_RSP_CNTL_BASE_IDX                                                                 3
#define regGDCSOC_RAS_CENTRAL_STATUS                                                                    0x4f5c10
#define regGDCSOC_RAS_CENTRAL_STATUS_BASE_IDX                                                           3
#define regGDCSOC_RAS_LEAF0_CTRL                                                                        0x4f5c20
#define regGDCSOC_RAS_LEAF0_CTRL_BASE_IDX                                                               3
#define regGDCSOC_RAS_LEAF1_CTRL                                                                        0x4f5c21
#define regGDCSOC_RAS_LEAF1_CTRL_BASE_IDX                                                               3
#define regGDCSOC_RAS_LEAF2_CTRL                                                                        0x4f5c22
#define regGDCSOC_RAS_LEAF2_CTRL_BASE_IDX                                                               3
#define regGDCSOC_RAS_LEAF3_CTRL                                                                        0x4f5c23
#define regGDCSOC_RAS_LEAF3_CTRL_BASE_IDX                                                               3
#define regGDCSOC_RAS_LEAF4_CTRL                                                                        0x4f5c24
#define regGDCSOC_RAS_LEAF4_CTRL_BASE_IDX                                                               3
#define regGDCSOC_RAS_LEAF5_CTRL                                                                        0x4f5c25
#define regGDCSOC_RAS_LEAF5_CTRL_BASE_IDX                                                               3
#define regGDCSOC_RAS_LEAF0_STATUS                                                                      0x4f5c30
#define regGDCSOC_RAS_LEAF0_STATUS_BASE_IDX                                                             3
#define regGDCSOC_RAS_LEAF1_STATUS                                                                      0x4f5c31
#define regGDCSOC_RAS_LEAF1_STATUS_BASE_IDX                                                             3
#define regGDCSOC_RAS_LEAF2_STATUS                                                                      0x4f5c32
#define regGDCSOC_RAS_LEAF2_STATUS_BASE_IDX                                                             3
#define regGDCSOC_RAS_LEAF3_STATUS                                                                      0x4f5c33
#define regGDCSOC_RAS_LEAF3_STATUS_BASE_IDX                                                             3
#define regGDCSOC_RAS_LEAF4_STATUS                                                                      0x4f5c34
#define regGDCSOC_RAS_LEAF4_STATUS_BASE_IDX                                                             3
#define regGDCSOC_RAS_LEAF5_STATUS                                                                      0x4f5c35
#define regGDCSOC_RAS_LEAF5_STATUS_BASE_IDX                                                             3
#define regGDCSHUB_ERR_RSP_CNTL                                                                         0x4f5e00
#define regGDCSHUB_ERR_RSP_CNTL_BASE_IDX                                                                3
#define regGDCSHUB_RAS_CENTRAL_STATUS                                                                   0x4f5e10
#define regGDCSHUB_RAS_CENTRAL_STATUS_BASE_IDX                                                          3
#define regGDCSHUB_RAS_LEAF0_CTRL                                                                       0x4f5e20
#define regGDCSHUB_RAS_LEAF0_CTRL_BASE_IDX                                                              3
#define regGDCSHUB_RAS_LEAF1_CTRL                                                                       0x4f5e21
#define regGDCSHUB_RAS_LEAF1_CTRL_BASE_IDX                                                              3
#define regGDCSHUB_RAS_LEAF2_CTRL                                                                       0x4f5e22
#define regGDCSHUB_RAS_LEAF2_CTRL_BASE_IDX                                                              3
#define regGDCSHUB_RAS_LEAF3_CTRL                                                                       0x4f5e23
#define regGDCSHUB_RAS_LEAF3_CTRL_BASE_IDX                                                              3
#define regGDCSHUB_RAS_LEAF0_STATUS                                                                     0x4f5e30
#define regGDCSHUB_RAS_LEAF0_STATUS_BASE_IDX                                                            3
#define regGDCSHUB_RAS_LEAF1_STATUS                                                                     0x4f5e31
#define regGDCSHUB_RAS_LEAF1_STATUS_BASE_IDX                                                            3
#define regGDCSHUB_RAS_LEAF2_STATUS                                                                     0x4f5e32
#define regGDCSHUB_RAS_LEAF2_STATUS_BASE_IDX                                                            3
#define regGDCSHUB_RAS_LEAF3_STATUS                                                                     0x4f5e33
#define regGDCSHUB_RAS_LEAF3_STATUS_BASE_IDX                                                            3
#define regGDCNIC_ERR_RSP_CNTL                                                                          0x4f6000
#define regGDCNIC_ERR_RSP_CNTL_BASE_IDX                                                                 3
#define regGDCNIC_RAS_CENTRAL_STATUS                                                                    0x4f6010
#define regGDCNIC_RAS_CENTRAL_STATUS_BASE_IDX                                                           3
#define regGDCNIC_RAS_LEAF0_CTRL                                                                        0x4f6020
#define regGDCNIC_RAS_LEAF0_CTRL_BASE_IDX                                                               3
#define regGDCNIC_RAS_LEAF1_CTRL                                                                        0x4f6021
#define regGDCNIC_RAS_LEAF1_CTRL_BASE_IDX                                                               3
#define regGDCNIC_RAS_LEAF2_CTRL                                                                        0x4f6022
#define regGDCNIC_RAS_LEAF2_CTRL_BASE_IDX                                                               3
#define regGDCNIC_RAS_LEAF0_STATUS                                                                      0x4f6030
#define regGDCNIC_RAS_LEAF0_STATUS_BASE_IDX                                                             3
#define regGDCNIC_RAS_LEAF1_STATUS                                                                      0x4f6031
#define regGDCNIC_RAS_LEAF1_STATUS_BASE_IDX                                                             3
#define regGDCNIC_RAS_LEAF2_STATUS                                                                      0x4f6032
#define regGDCNIC_RAS_LEAF2_STATUS_BASE_IDX                                                             3


// addressBlock: nbio_nbif0_gdc_rst_GDCRST_DEC
// base address: 0x1400000
#define regSHUB_PF_FLR_RST                                                                              0x4f7800
#define regSHUB_PF_FLR_RST_BASE_IDX                                                                     3
#define regSHUB_GFX_DRV_VPU_RST                                                                         0x4f7801
#define regSHUB_GFX_DRV_VPU_RST_BASE_IDX                                                                3
#define regSHUB_LINK_RESET                                                                              0x4f7802
#define regSHUB_LINK_RESET_BASE_IDX                                                                     3
#define regSHUB_HARD_RST_CTRL                                                                           0x4f7810
#define regSHUB_HARD_RST_CTRL_BASE_IDX                                                                  3
#define regSHUB_SOFT_RST_CTRL                                                                           0x4f7811
#define regSHUB_SOFT_RST_CTRL_BASE_IDX                                                                  3
#define regSHUB_SDP_PORT_RST                                                                            0x4f7812
#define regSHUB_SDP_PORT_RST_BASE_IDX                                                                   3
#define regSHUB_RST_MISC_TRL                                                                            0x4f7813
#define regSHUB_RST_MISC_TRL_BASE_IDX                                                                   3


// addressBlock: nbio_nbif0_bif_cfg_dev0_rc_bifcfgdecp
// base address: 0x10100000
#define regBIF_CFG_DEV0_RC0_VENDOR_ID                                                                   0x0000
#define regBIF_CFG_DEV0_RC0_VENDOR_ID_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_RC0_DEVICE_ID                                                                   0x0000
#define regBIF_CFG_DEV0_RC0_DEVICE_ID_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_RC0_COMMAND                                                                     0x0001
#define regBIF_CFG_DEV0_RC0_COMMAND_BASE_IDX                                                            5
#define regBIF_CFG_DEV0_RC0_STATUS                                                                      0x0001
#define regBIF_CFG_DEV0_RC0_STATUS_BASE_IDX                                                             5
#define regBIF_CFG_DEV0_RC0_REVISION_ID                                                                 0x0002
#define regBIF_CFG_DEV0_RC0_REVISION_ID_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_RC0_PROG_INTERFACE                                                              0x0002
#define regBIF_CFG_DEV0_RC0_PROG_INTERFACE_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_RC0_SUB_CLASS                                                                   0x0002
#define regBIF_CFG_DEV0_RC0_SUB_CLASS_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_RC0_BASE_CLASS                                                                  0x0002
#define regBIF_CFG_DEV0_RC0_BASE_CLASS_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_RC0_CACHE_LINE                                                                  0x0003
#define regBIF_CFG_DEV0_RC0_CACHE_LINE_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_RC0_LATENCY                                                                     0x0003
#define regBIF_CFG_DEV0_RC0_LATENCY_BASE_IDX                                                            5
#define regBIF_CFG_DEV0_RC0_HEADER                                                                      0x0003
#define regBIF_CFG_DEV0_RC0_HEADER_BASE_IDX                                                             5
#define regBIF_CFG_DEV0_RC0_BIST                                                                        0x0003
#define regBIF_CFG_DEV0_RC0_BIST_BASE_IDX                                                               5
#define regBIF_CFG_DEV0_RC0_BASE_ADDR_1                                                                 0x0004
#define regBIF_CFG_DEV0_RC0_BASE_ADDR_1_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_RC0_BASE_ADDR_2                                                                 0x0005
#define regBIF_CFG_DEV0_RC0_BASE_ADDR_2_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_RC0_SUB_BUS_NUMBER_LATENCY                                                      0x0006
#define regBIF_CFG_DEV0_RC0_SUB_BUS_NUMBER_LATENCY_BASE_IDX                                             5
#define regBIF_CFG_DEV0_RC0_IO_BASE_LIMIT                                                               0x0007
#define regBIF_CFG_DEV0_RC0_IO_BASE_LIMIT_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_RC0_SECONDARY_STATUS                                                            0x0007
#define regBIF_CFG_DEV0_RC0_SECONDARY_STATUS_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_RC0_MEM_BASE_LIMIT                                                              0x0008
#define regBIF_CFG_DEV0_RC0_MEM_BASE_LIMIT_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_RC0_PREF_BASE_LIMIT                                                             0x0009
#define regBIF_CFG_DEV0_RC0_PREF_BASE_LIMIT_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_RC0_PREF_BASE_UPPER                                                             0x000a
#define regBIF_CFG_DEV0_RC0_PREF_BASE_UPPER_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_RC0_PREF_LIMIT_UPPER                                                            0x000b
#define regBIF_CFG_DEV0_RC0_PREF_LIMIT_UPPER_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_RC0_IO_BASE_LIMIT_HI                                                            0x000c
#define regBIF_CFG_DEV0_RC0_IO_BASE_LIMIT_HI_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_RC0_CAP_PTR                                                                     0x000d
#define regBIF_CFG_DEV0_RC0_CAP_PTR_BASE_IDX                                                            5
#define regBIF_CFG_DEV0_RC0_ROM_BASE_ADDR                                                               0x000e
#define regBIF_CFG_DEV0_RC0_ROM_BASE_ADDR_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_RC0_INTERRUPT_LINE                                                              0x000f
#define regBIF_CFG_DEV0_RC0_INTERRUPT_LINE_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_RC0_INTERRUPT_PIN                                                               0x000f
#define regBIF_CFG_DEV0_RC0_INTERRUPT_PIN_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_RC0_IRQ_BRIDGE_CNTL                                                             0x000f
#define regBIF_CFG_DEV0_RC0_IRQ_BRIDGE_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_RC0_EXT_BRIDGE_CNTL                                                             0x0010
#define regBIF_CFG_DEV0_RC0_EXT_BRIDGE_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_RC0_PMI_CAP_LIST                                                                0x0014
#define regBIF_CFG_DEV0_RC0_PMI_CAP_LIST_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_RC0_PMI_CAP                                                                     0x0014
#define regBIF_CFG_DEV0_RC0_PMI_CAP_BASE_IDX                                                            5
#define regBIF_CFG_DEV0_RC0_PMI_STATUS_CNTL                                                             0x0015
#define regBIF_CFG_DEV0_RC0_PMI_STATUS_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_RC0_PCIE_CAP_LIST                                                               0x0016
#define regBIF_CFG_DEV0_RC0_PCIE_CAP_LIST_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_RC0_PCIE_CAP                                                                    0x0016
#define regBIF_CFG_DEV0_RC0_PCIE_CAP_BASE_IDX                                                           5
#define regBIF_CFG_DEV0_RC0_DEVICE_CAP                                                                  0x0017
#define regBIF_CFG_DEV0_RC0_DEVICE_CAP_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_RC0_DEVICE_CNTL                                                                 0x0018
#define regBIF_CFG_DEV0_RC0_DEVICE_CNTL_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_RC0_DEVICE_STATUS                                                               0x0018
#define regBIF_CFG_DEV0_RC0_DEVICE_STATUS_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_RC0_LINK_CAP                                                                    0x0019
#define regBIF_CFG_DEV0_RC0_LINK_CAP_BASE_IDX                                                           5
#define regBIF_CFG_DEV0_RC0_LINK_CNTL                                                                   0x001a
#define regBIF_CFG_DEV0_RC0_LINK_CNTL_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_RC0_LINK_STATUS                                                                 0x001a
#define regBIF_CFG_DEV0_RC0_LINK_STATUS_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_RC0_SLOT_CAP                                                                    0x001b
#define regBIF_CFG_DEV0_RC0_SLOT_CAP_BASE_IDX                                                           5
#define regBIF_CFG_DEV0_RC0_SLOT_CNTL                                                                   0x001c
#define regBIF_CFG_DEV0_RC0_SLOT_CNTL_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_RC0_SLOT_STATUS                                                                 0x001c
#define regBIF_CFG_DEV0_RC0_SLOT_STATUS_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_RC0_ROOT_CNTL                                                                   0x001d
#define regBIF_CFG_DEV0_RC0_ROOT_CNTL_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_RC0_ROOT_CAP                                                                    0x001d
#define regBIF_CFG_DEV0_RC0_ROOT_CAP_BASE_IDX                                                           5
#define regBIF_CFG_DEV0_RC0_ROOT_STATUS                                                                 0x001e
#define regBIF_CFG_DEV0_RC0_ROOT_STATUS_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_RC0_DEVICE_CAP2                                                                 0x001f
#define regBIF_CFG_DEV0_RC0_DEVICE_CAP2_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_RC0_DEVICE_CNTL2                                                                0x0020
#define regBIF_CFG_DEV0_RC0_DEVICE_CNTL2_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_RC0_DEVICE_STATUS2                                                              0x0020
#define regBIF_CFG_DEV0_RC0_DEVICE_STATUS2_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_RC0_LINK_CAP2                                                                   0x0021
#define regBIF_CFG_DEV0_RC0_LINK_CAP2_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_RC0_LINK_CNTL2                                                                  0x0022
#define regBIF_CFG_DEV0_RC0_LINK_CNTL2_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_RC0_LINK_STATUS2                                                                0x0022
#define regBIF_CFG_DEV0_RC0_LINK_STATUS2_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_RC0_SLOT_CAP2                                                                   0x0023
#define regBIF_CFG_DEV0_RC0_SLOT_CAP2_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_RC0_SLOT_CNTL2                                                                  0x0024
#define regBIF_CFG_DEV0_RC0_SLOT_CNTL2_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_RC0_SLOT_STATUS2                                                                0x0024
#define regBIF_CFG_DEV0_RC0_SLOT_STATUS2_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_RC0_MSI_CAP_LIST                                                                0x0028
#define regBIF_CFG_DEV0_RC0_MSI_CAP_LIST_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_RC0_MSI_MSG_CNTL                                                                0x0028
#define regBIF_CFG_DEV0_RC0_MSI_MSG_CNTL_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_RC0_MSI_MSG_ADDR_LO                                                             0x0029
#define regBIF_CFG_DEV0_RC0_MSI_MSG_ADDR_LO_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_RC0_MSI_MSG_ADDR_HI                                                             0x002a
#define regBIF_CFG_DEV0_RC0_MSI_MSG_ADDR_HI_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_RC0_MSI_MSG_DATA                                                                0x002a
#define regBIF_CFG_DEV0_RC0_MSI_MSG_DATA_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_RC0_MSI_EXT_MSG_DATA                                                            0x002a
#define regBIF_CFG_DEV0_RC0_MSI_EXT_MSG_DATA_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_RC0_MSI_MSG_DATA_64                                                             0x002b
#define regBIF_CFG_DEV0_RC0_MSI_MSG_DATA_64_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_RC0_MSI_EXT_MSG_DATA_64                                                         0x002b
#define regBIF_CFG_DEV0_RC0_MSI_EXT_MSG_DATA_64_BASE_IDX                                                5
#define regBIF_CFG_DEV0_RC0_SSID_CAP_LIST                                                               0x0030
#define regBIF_CFG_DEV0_RC0_SSID_CAP_LIST_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_RC0_SSID_CAP                                                                    0x0031
#define regBIF_CFG_DEV0_RC0_SSID_CAP_BASE_IDX                                                           5
#define regBIF_CFG_DEV0_RC0_MSI_MAP_CAP_LIST                                                            0x0032
#define regBIF_CFG_DEV0_RC0_MSI_MAP_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_RC0_MSI_MAP_CAP                                                                 0x0032
#define regBIF_CFG_DEV0_RC0_MSI_MAP_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                           0x0040
#define regBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                                  5
#define regBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC_HDR                                                    0x0041
#define regBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                           5
#define regBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC1                                                       0x0042
#define regBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                              5
#define regBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC2                                                       0x0043
#define regBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                              5
#define regBIF_CFG_DEV0_RC0_PCIE_VC_ENH_CAP_LIST                                                        0x0044
#define regBIF_CFG_DEV0_RC0_PCIE_VC_ENH_CAP_LIST_BASE_IDX                                               5
#define regBIF_CFG_DEV0_RC0_PCIE_PORT_VC_CAP_REG1                                                       0x0045
#define regBIF_CFG_DEV0_RC0_PCIE_PORT_VC_CAP_REG1_BASE_IDX                                              5
#define regBIF_CFG_DEV0_RC0_PCIE_PORT_VC_CAP_REG2                                                       0x0046
#define regBIF_CFG_DEV0_RC0_PCIE_PORT_VC_CAP_REG2_BASE_IDX                                              5
#define regBIF_CFG_DEV0_RC0_PCIE_PORT_VC_CNTL                                                           0x0047
#define regBIF_CFG_DEV0_RC0_PCIE_PORT_VC_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_RC0_PCIE_PORT_VC_STATUS                                                         0x0047
#define regBIF_CFG_DEV0_RC0_PCIE_PORT_VC_STATUS_BASE_IDX                                                5
#define regBIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CAP                                                       0x0048
#define regBIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CAP_BASE_IDX                                              5
#define regBIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CNTL                                                      0x0049
#define regBIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CNTL_BASE_IDX                                             5
#define regBIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_STATUS                                                    0x004a
#define regBIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_STATUS_BASE_IDX                                           5
#define regBIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CAP                                                       0x004b
#define regBIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CAP_BASE_IDX                                              5
#define regBIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CNTL                                                      0x004c
#define regBIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CNTL_BASE_IDX                                             5
#define regBIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_STATUS                                                    0x004d
#define regBIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_STATUS_BASE_IDX                                           5
#define regBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                            0x0050
#define regBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX                                   5
#define regBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_DW1                                                     0x0051
#define regBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX                                            5
#define regBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_DW2                                                     0x0052
#define regBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX                                            5
#define regBIF_CFG_DEV0_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                               0x0054
#define regBIF_CFG_DEV0_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_STATUS                                                      0x0055
#define regBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                             5
#define regBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_MASK                                                        0x0056
#define regBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                               5
#define regBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_SEVERITY                                                    0x0057
#define regBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                           5
#define regBIF_CFG_DEV0_RC0_PCIE_CORR_ERR_STATUS                                                        0x0058
#define regBIF_CFG_DEV0_RC0_PCIE_CORR_ERR_STATUS_BASE_IDX                                               5
#define regBIF_CFG_DEV0_RC0_PCIE_CORR_ERR_MASK                                                          0x0059
#define regBIF_CFG_DEV0_RC0_PCIE_CORR_ERR_MASK_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_RC0_PCIE_ADV_ERR_CAP_CNTL                                                       0x005a
#define regBIF_CFG_DEV0_RC0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                              5
#define regBIF_CFG_DEV0_RC0_PCIE_HDR_LOG0                                                               0x005b
#define regBIF_CFG_DEV0_RC0_PCIE_HDR_LOG0_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_RC0_PCIE_HDR_LOG1                                                               0x005c
#define regBIF_CFG_DEV0_RC0_PCIE_HDR_LOG1_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_RC0_PCIE_HDR_LOG2                                                               0x005d
#define regBIF_CFG_DEV0_RC0_PCIE_HDR_LOG2_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_RC0_PCIE_HDR_LOG3                                                               0x005e
#define regBIF_CFG_DEV0_RC0_PCIE_HDR_LOG3_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_CMD                                                           0x005f
#define regBIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_CMD_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_STATUS                                                        0x0060
#define regBIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_STATUS_BASE_IDX                                               5
#define regBIF_CFG_DEV0_RC0_PCIE_ERR_SRC_ID                                                             0x0061
#define regBIF_CFG_DEV0_RC0_PCIE_ERR_SRC_ID_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG0                                                        0x0062
#define regBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                               5
#define regBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG1                                                        0x0063
#define regBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                               5
#define regBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG2                                                        0x0064
#define regBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                               5
#define regBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG3                                                        0x0065
#define regBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                               5
#define regBIF_CFG_DEV0_RC0_PCIE_SECONDARY_ENH_CAP_LIST                                                 0x009c
#define regBIF_CFG_DEV0_RC0_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX                                        5
#define regBIF_CFG_DEV0_RC0_PCIE_LINK_CNTL3                                                             0x009d
#define regBIF_CFG_DEV0_RC0_PCIE_LINK_CNTL3_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_RC0_PCIE_LANE_ERROR_STATUS                                                      0x009e
#define regBIF_CFG_DEV0_RC0_PCIE_LANE_ERROR_STATUS_BASE_IDX                                             5
#define regBIF_CFG_DEV0_RC0_PCIE_LANE_0_EQUALIZATION_CNTL                                               0x009f
#define regBIF_CFG_DEV0_RC0_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC0_PCIE_LANE_1_EQUALIZATION_CNTL                                               0x009f
#define regBIF_CFG_DEV0_RC0_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC0_PCIE_LANE_2_EQUALIZATION_CNTL                                               0x00a0
#define regBIF_CFG_DEV0_RC0_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC0_PCIE_LANE_3_EQUALIZATION_CNTL                                               0x00a0
#define regBIF_CFG_DEV0_RC0_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC0_PCIE_LANE_4_EQUALIZATION_CNTL                                               0x00a1
#define regBIF_CFG_DEV0_RC0_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC0_PCIE_LANE_5_EQUALIZATION_CNTL                                               0x00a1
#define regBIF_CFG_DEV0_RC0_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC0_PCIE_LANE_6_EQUALIZATION_CNTL                                               0x00a2
#define regBIF_CFG_DEV0_RC0_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC0_PCIE_LANE_7_EQUALIZATION_CNTL                                               0x00a2
#define regBIF_CFG_DEV0_RC0_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC0_PCIE_LANE_8_EQUALIZATION_CNTL                                               0x00a3
#define regBIF_CFG_DEV0_RC0_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC0_PCIE_LANE_9_EQUALIZATION_CNTL                                               0x00a3
#define regBIF_CFG_DEV0_RC0_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC0_PCIE_LANE_10_EQUALIZATION_CNTL                                              0x00a4
#define regBIF_CFG_DEV0_RC0_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV0_RC0_PCIE_LANE_11_EQUALIZATION_CNTL                                              0x00a4
#define regBIF_CFG_DEV0_RC0_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV0_RC0_PCIE_LANE_12_EQUALIZATION_CNTL                                              0x00a5
#define regBIF_CFG_DEV0_RC0_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV0_RC0_PCIE_LANE_13_EQUALIZATION_CNTL                                              0x00a5
#define regBIF_CFG_DEV0_RC0_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV0_RC0_PCIE_LANE_14_EQUALIZATION_CNTL                                              0x00a6
#define regBIF_CFG_DEV0_RC0_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV0_RC0_PCIE_LANE_15_EQUALIZATION_CNTL                                              0x00a6
#define regBIF_CFG_DEV0_RC0_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV0_RC0_PCIE_ACS_ENH_CAP_LIST                                                       0x00a8
#define regBIF_CFG_DEV0_RC0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                              5
#define regBIF_CFG_DEV0_RC0_PCIE_ACS_CAP                                                                0x00a9
#define regBIF_CFG_DEV0_RC0_PCIE_ACS_CAP_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_RC0_PCIE_ACS_CNTL                                                               0x00a9
#define regBIF_CFG_DEV0_RC0_PCIE_ACS_CNTL_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_RC0_PCIE_DLF_ENH_CAP_LIST                                                       0x0100
#define regBIF_CFG_DEV0_RC0_PCIE_DLF_ENH_CAP_LIST_BASE_IDX                                              5
#define regBIF_CFG_DEV0_RC0_DATA_LINK_FEATURE_CAP                                                       0x0101
#define regBIF_CFG_DEV0_RC0_DATA_LINK_FEATURE_CAP_BASE_IDX                                              5
#define regBIF_CFG_DEV0_RC0_DATA_LINK_FEATURE_STATUS                                                    0x0102
#define regBIF_CFG_DEV0_RC0_DATA_LINK_FEATURE_STATUS_BASE_IDX                                           5
#define regBIF_CFG_DEV0_RC0_PCIE_PHY_16GT_ENH_CAP_LIST                                                  0x0104
#define regBIF_CFG_DEV0_RC0_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIF_CFG_DEV0_RC0_LINK_CAP_16GT                                                               0x0105
#define regBIF_CFG_DEV0_RC0_LINK_CAP_16GT_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_RC0_LINK_CNTL_16GT                                                              0x0106
#define regBIF_CFG_DEV0_RC0_LINK_CNTL_16GT_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_RC0_LINK_STATUS_16GT                                                            0x0107
#define regBIF_CFG_DEV0_RC0_LINK_STATUS_16GT_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_RC0_LOCAL_PARITY_MISMATCH_STATUS_16GT                                           0x0108
#define regBIF_CFG_DEV0_RC0_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV0_RC0_RTM1_PARITY_MISMATCH_STATUS_16GT                                            0x0109
#define regBIF_CFG_DEV0_RC0_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_RC0_RTM2_PARITY_MISMATCH_STATUS_16GT                                            0x010a
#define regBIF_CFG_DEV0_RC0_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_RC0_LANE_0_EQUALIZATION_CNTL_16GT                                               0x010c
#define regBIF_CFG_DEV0_RC0_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC0_LANE_1_EQUALIZATION_CNTL_16GT                                               0x010c
#define regBIF_CFG_DEV0_RC0_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC0_LANE_2_EQUALIZATION_CNTL_16GT                                               0x010c
#define regBIF_CFG_DEV0_RC0_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC0_LANE_3_EQUALIZATION_CNTL_16GT                                               0x010c
#define regBIF_CFG_DEV0_RC0_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC0_LANE_4_EQUALIZATION_CNTL_16GT                                               0x010d
#define regBIF_CFG_DEV0_RC0_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC0_LANE_5_EQUALIZATION_CNTL_16GT                                               0x010d
#define regBIF_CFG_DEV0_RC0_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC0_LANE_6_EQUALIZATION_CNTL_16GT                                               0x010d
#define regBIF_CFG_DEV0_RC0_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC0_LANE_7_EQUALIZATION_CNTL_16GT                                               0x010d
#define regBIF_CFG_DEV0_RC0_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC0_LANE_8_EQUALIZATION_CNTL_16GT                                               0x010e
#define regBIF_CFG_DEV0_RC0_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC0_LANE_9_EQUALIZATION_CNTL_16GT                                               0x010e
#define regBIF_CFG_DEV0_RC0_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC0_LANE_10_EQUALIZATION_CNTL_16GT                                              0x010e
#define regBIF_CFG_DEV0_RC0_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
#define regBIF_CFG_DEV0_RC0_LANE_11_EQUALIZATION_CNTL_16GT                                              0x010e
#define regBIF_CFG_DEV0_RC0_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
#define regBIF_CFG_DEV0_RC0_LANE_12_EQUALIZATION_CNTL_16GT                                              0x010f
#define regBIF_CFG_DEV0_RC0_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
#define regBIF_CFG_DEV0_RC0_LANE_13_EQUALIZATION_CNTL_16GT                                              0x010f
#define regBIF_CFG_DEV0_RC0_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
#define regBIF_CFG_DEV0_RC0_LANE_14_EQUALIZATION_CNTL_16GT                                              0x010f
#define regBIF_CFG_DEV0_RC0_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
#define regBIF_CFG_DEV0_RC0_LANE_15_EQUALIZATION_CNTL_16GT                                              0x010f
#define regBIF_CFG_DEV0_RC0_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
#define regBIF_CFG_DEV0_RC0_PCIE_MARGINING_ENH_CAP_LIST                                                 0x0110
#define regBIF_CFG_DEV0_RC0_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX                                        5
#define regBIF_CFG_DEV0_RC0_MARGINING_PORT_CAP                                                          0x0111
#define regBIF_CFG_DEV0_RC0_MARGINING_PORT_CAP_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_RC0_MARGINING_PORT_STATUS                                                       0x0111
#define regBIF_CFG_DEV0_RC0_MARGINING_PORT_STATUS_BASE_IDX                                              5
#define regBIF_CFG_DEV0_RC0_LANE_0_MARGINING_LANE_CNTL                                                  0x0112
#define regBIF_CFG_DEV0_RC0_LANE_0_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV0_RC0_LANE_0_MARGINING_LANE_STATUS                                                0x0112
#define regBIF_CFG_DEV0_RC0_LANE_0_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV0_RC0_LANE_1_MARGINING_LANE_CNTL                                                  0x0113
#define regBIF_CFG_DEV0_RC0_LANE_1_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV0_RC0_LANE_1_MARGINING_LANE_STATUS                                                0x0113
#define regBIF_CFG_DEV0_RC0_LANE_1_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV0_RC0_LANE_2_MARGINING_LANE_CNTL                                                  0x0114
#define regBIF_CFG_DEV0_RC0_LANE_2_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV0_RC0_LANE_2_MARGINING_LANE_STATUS                                                0x0114
#define regBIF_CFG_DEV0_RC0_LANE_2_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV0_RC0_LANE_3_MARGINING_LANE_CNTL                                                  0x0115
#define regBIF_CFG_DEV0_RC0_LANE_3_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV0_RC0_LANE_3_MARGINING_LANE_STATUS                                                0x0115
#define regBIF_CFG_DEV0_RC0_LANE_3_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV0_RC0_LANE_4_MARGINING_LANE_CNTL                                                  0x0116
#define regBIF_CFG_DEV0_RC0_LANE_4_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV0_RC0_LANE_4_MARGINING_LANE_STATUS                                                0x0116
#define regBIF_CFG_DEV0_RC0_LANE_4_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV0_RC0_LANE_5_MARGINING_LANE_CNTL                                                  0x0117
#define regBIF_CFG_DEV0_RC0_LANE_5_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV0_RC0_LANE_5_MARGINING_LANE_STATUS                                                0x0117
#define regBIF_CFG_DEV0_RC0_LANE_5_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV0_RC0_LANE_6_MARGINING_LANE_CNTL                                                  0x0118
#define regBIF_CFG_DEV0_RC0_LANE_6_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV0_RC0_LANE_6_MARGINING_LANE_STATUS                                                0x0118
#define regBIF_CFG_DEV0_RC0_LANE_6_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV0_RC0_LANE_7_MARGINING_LANE_CNTL                                                  0x0119
#define regBIF_CFG_DEV0_RC0_LANE_7_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV0_RC0_LANE_7_MARGINING_LANE_STATUS                                                0x0119
#define regBIF_CFG_DEV0_RC0_LANE_7_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV0_RC0_LANE_8_MARGINING_LANE_CNTL                                                  0x011a
#define regBIF_CFG_DEV0_RC0_LANE_8_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV0_RC0_LANE_8_MARGINING_LANE_STATUS                                                0x011a
#define regBIF_CFG_DEV0_RC0_LANE_8_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV0_RC0_LANE_9_MARGINING_LANE_CNTL                                                  0x011b
#define regBIF_CFG_DEV0_RC0_LANE_9_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV0_RC0_LANE_9_MARGINING_LANE_STATUS                                                0x011b
#define regBIF_CFG_DEV0_RC0_LANE_9_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV0_RC0_LANE_10_MARGINING_LANE_CNTL                                                 0x011c
#define regBIF_CFG_DEV0_RC0_LANE_10_MARGINING_LANE_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV0_RC0_LANE_10_MARGINING_LANE_STATUS                                               0x011c
#define regBIF_CFG_DEV0_RC0_LANE_10_MARGINING_LANE_STATUS_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC0_LANE_11_MARGINING_LANE_CNTL                                                 0x011d
#define regBIF_CFG_DEV0_RC0_LANE_11_MARGINING_LANE_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV0_RC0_LANE_11_MARGINING_LANE_STATUS                                               0x011d
#define regBIF_CFG_DEV0_RC0_LANE_11_MARGINING_LANE_STATUS_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC0_LANE_12_MARGINING_LANE_CNTL                                                 0x011e
#define regBIF_CFG_DEV0_RC0_LANE_12_MARGINING_LANE_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV0_RC0_LANE_12_MARGINING_LANE_STATUS                                               0x011e
#define regBIF_CFG_DEV0_RC0_LANE_12_MARGINING_LANE_STATUS_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC0_LANE_13_MARGINING_LANE_CNTL                                                 0x011f
#define regBIF_CFG_DEV0_RC0_LANE_13_MARGINING_LANE_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV0_RC0_LANE_13_MARGINING_LANE_STATUS                                               0x011f
#define regBIF_CFG_DEV0_RC0_LANE_13_MARGINING_LANE_STATUS_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC0_LANE_14_MARGINING_LANE_CNTL                                                 0x0120
#define regBIF_CFG_DEV0_RC0_LANE_14_MARGINING_LANE_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV0_RC0_LANE_14_MARGINING_LANE_STATUS                                               0x0120
#define regBIF_CFG_DEV0_RC0_LANE_14_MARGINING_LANE_STATUS_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC0_LANE_15_MARGINING_LANE_CNTL                                                 0x0121
#define regBIF_CFG_DEV0_RC0_LANE_15_MARGINING_LANE_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV0_RC0_LANE_15_MARGINING_LANE_STATUS                                               0x0121
#define regBIF_CFG_DEV0_RC0_LANE_15_MARGINING_LANE_STATUS_BASE_IDX                                      5


// addressBlock: nbio_nbif0_bif_cfg_dev1_rc_bifcfgdecp
// base address: 0x10101000
#define regBIF_CFG_DEV1_RC0_VENDOR_ID                                                                   0x0400
#define regBIF_CFG_DEV1_RC0_VENDOR_ID_BASE_IDX                                                          5
#define regBIF_CFG_DEV1_RC0_DEVICE_ID                                                                   0x0400
#define regBIF_CFG_DEV1_RC0_DEVICE_ID_BASE_IDX                                                          5
#define regBIF_CFG_DEV1_RC0_COMMAND                                                                     0x0401
#define regBIF_CFG_DEV1_RC0_COMMAND_BASE_IDX                                                            5
#define regBIF_CFG_DEV1_RC0_STATUS                                                                      0x0401
#define regBIF_CFG_DEV1_RC0_STATUS_BASE_IDX                                                             5
#define regBIF_CFG_DEV1_RC0_REVISION_ID                                                                 0x0402
#define regBIF_CFG_DEV1_RC0_REVISION_ID_BASE_IDX                                                        5
#define regBIF_CFG_DEV1_RC0_PROG_INTERFACE                                                              0x0402
#define regBIF_CFG_DEV1_RC0_PROG_INTERFACE_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_RC0_SUB_CLASS                                                                   0x0402
#define regBIF_CFG_DEV1_RC0_SUB_CLASS_BASE_IDX                                                          5
#define regBIF_CFG_DEV1_RC0_BASE_CLASS                                                                  0x0402
#define regBIF_CFG_DEV1_RC0_BASE_CLASS_BASE_IDX                                                         5
#define regBIF_CFG_DEV1_RC0_CACHE_LINE                                                                  0x0403
#define regBIF_CFG_DEV1_RC0_CACHE_LINE_BASE_IDX                                                         5
#define regBIF_CFG_DEV1_RC0_LATENCY                                                                     0x0403
#define regBIF_CFG_DEV1_RC0_LATENCY_BASE_IDX                                                            5
#define regBIF_CFG_DEV1_RC0_HEADER                                                                      0x0403
#define regBIF_CFG_DEV1_RC0_HEADER_BASE_IDX                                                             5
#define regBIF_CFG_DEV1_RC0_BIST                                                                        0x0403
#define regBIF_CFG_DEV1_RC0_BIST_BASE_IDX                                                               5
#define regBIF_CFG_DEV1_RC0_BASE_ADDR_1                                                                 0x0404
#define regBIF_CFG_DEV1_RC0_BASE_ADDR_1_BASE_IDX                                                        5
#define regBIF_CFG_DEV1_RC0_BASE_ADDR_2                                                                 0x0405
#define regBIF_CFG_DEV1_RC0_BASE_ADDR_2_BASE_IDX                                                        5
#define regBIF_CFG_DEV1_RC0_SUB_BUS_NUMBER_LATENCY                                                      0x0406
#define regBIF_CFG_DEV1_RC0_SUB_BUS_NUMBER_LATENCY_BASE_IDX                                             5
#define regBIF_CFG_DEV1_RC0_IO_BASE_LIMIT                                                               0x0407
#define regBIF_CFG_DEV1_RC0_IO_BASE_LIMIT_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_RC0_SECONDARY_STATUS                                                            0x0407
#define regBIF_CFG_DEV1_RC0_SECONDARY_STATUS_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_RC0_MEM_BASE_LIMIT                                                              0x0408
#define regBIF_CFG_DEV1_RC0_MEM_BASE_LIMIT_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_RC0_PREF_BASE_LIMIT                                                             0x0409
#define regBIF_CFG_DEV1_RC0_PREF_BASE_LIMIT_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_RC0_PREF_BASE_UPPER                                                             0x040a
#define regBIF_CFG_DEV1_RC0_PREF_BASE_UPPER_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_RC0_PREF_LIMIT_UPPER                                                            0x040b
#define regBIF_CFG_DEV1_RC0_PREF_LIMIT_UPPER_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_RC0_IO_BASE_LIMIT_HI                                                            0x040c
#define regBIF_CFG_DEV1_RC0_IO_BASE_LIMIT_HI_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_RC0_CAP_PTR                                                                     0x040d
#define regBIF_CFG_DEV1_RC0_CAP_PTR_BASE_IDX                                                            5
#define regBIF_CFG_DEV1_RC0_ROM_BASE_ADDR                                                               0x040e
#define regBIF_CFG_DEV1_RC0_ROM_BASE_ADDR_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_RC0_INTERRUPT_LINE                                                              0x040f
#define regBIF_CFG_DEV1_RC0_INTERRUPT_LINE_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_RC0_INTERRUPT_PIN                                                               0x040f
#define regBIF_CFG_DEV1_RC0_INTERRUPT_PIN_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_RC0_IRQ_BRIDGE_CNTL                                                             0x040f
#define regBIF_CFG_DEV1_RC0_IRQ_BRIDGE_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_RC0_EXT_BRIDGE_CNTL                                                             0x0410
#define regBIF_CFG_DEV1_RC0_EXT_BRIDGE_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_RC0_PMI_CAP_LIST                                                                0x0414
#define regBIF_CFG_DEV1_RC0_PMI_CAP_LIST_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_RC0_PMI_CAP                                                                     0x0414
#define regBIF_CFG_DEV1_RC0_PMI_CAP_BASE_IDX                                                            5
#define regBIF_CFG_DEV1_RC0_PMI_STATUS_CNTL                                                             0x0415
#define regBIF_CFG_DEV1_RC0_PMI_STATUS_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_RC0_PCIE_CAP_LIST                                                               0x0416
#define regBIF_CFG_DEV1_RC0_PCIE_CAP_LIST_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_RC0_PCIE_CAP                                                                    0x0416
#define regBIF_CFG_DEV1_RC0_PCIE_CAP_BASE_IDX                                                           5
#define regBIF_CFG_DEV1_RC0_DEVICE_CAP                                                                  0x0417
#define regBIF_CFG_DEV1_RC0_DEVICE_CAP_BASE_IDX                                                         5
#define regBIF_CFG_DEV1_RC0_DEVICE_CNTL                                                                 0x0418
#define regBIF_CFG_DEV1_RC0_DEVICE_CNTL_BASE_IDX                                                        5
#define regBIF_CFG_DEV1_RC0_DEVICE_STATUS                                                               0x0418
#define regBIF_CFG_DEV1_RC0_DEVICE_STATUS_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_RC0_LINK_CAP                                                                    0x0419
#define regBIF_CFG_DEV1_RC0_LINK_CAP_BASE_IDX                                                           5
#define regBIF_CFG_DEV1_RC0_LINK_CNTL                                                                   0x041a
#define regBIF_CFG_DEV1_RC0_LINK_CNTL_BASE_IDX                                                          5
#define regBIF_CFG_DEV1_RC0_LINK_STATUS                                                                 0x041a
#define regBIF_CFG_DEV1_RC0_LINK_STATUS_BASE_IDX                                                        5
#define regBIF_CFG_DEV1_RC0_SLOT_CAP                                                                    0x041b
#define regBIF_CFG_DEV1_RC0_SLOT_CAP_BASE_IDX                                                           5
#define regBIF_CFG_DEV1_RC0_SLOT_CNTL                                                                   0x041c
#define regBIF_CFG_DEV1_RC0_SLOT_CNTL_BASE_IDX                                                          5
#define regBIF_CFG_DEV1_RC0_SLOT_STATUS                                                                 0x041c
#define regBIF_CFG_DEV1_RC0_SLOT_STATUS_BASE_IDX                                                        5
#define regBIF_CFG_DEV1_RC0_ROOT_CNTL                                                                   0x041d
#define regBIF_CFG_DEV1_RC0_ROOT_CNTL_BASE_IDX                                                          5
#define regBIF_CFG_DEV1_RC0_ROOT_CAP                                                                    0x041d
#define regBIF_CFG_DEV1_RC0_ROOT_CAP_BASE_IDX                                                           5
#define regBIF_CFG_DEV1_RC0_ROOT_STATUS                                                                 0x041e
#define regBIF_CFG_DEV1_RC0_ROOT_STATUS_BASE_IDX                                                        5
#define regBIF_CFG_DEV1_RC0_DEVICE_CAP2                                                                 0x041f
#define regBIF_CFG_DEV1_RC0_DEVICE_CAP2_BASE_IDX                                                        5
#define regBIF_CFG_DEV1_RC0_DEVICE_CNTL2                                                                0x0420
#define regBIF_CFG_DEV1_RC0_DEVICE_CNTL2_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_RC0_DEVICE_STATUS2                                                              0x0420
#define regBIF_CFG_DEV1_RC0_DEVICE_STATUS2_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_RC0_LINK_CAP2                                                                   0x0421
#define regBIF_CFG_DEV1_RC0_LINK_CAP2_BASE_IDX                                                          5
#define regBIF_CFG_DEV1_RC0_LINK_CNTL2                                                                  0x0422
#define regBIF_CFG_DEV1_RC0_LINK_CNTL2_BASE_IDX                                                         5
#define regBIF_CFG_DEV1_RC0_LINK_STATUS2                                                                0x0422
#define regBIF_CFG_DEV1_RC0_LINK_STATUS2_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_RC0_SLOT_CAP2                                                                   0x0423
#define regBIF_CFG_DEV1_RC0_SLOT_CAP2_BASE_IDX                                                          5
#define regBIF_CFG_DEV1_RC0_SLOT_CNTL2                                                                  0x0424
#define regBIF_CFG_DEV1_RC0_SLOT_CNTL2_BASE_IDX                                                         5
#define regBIF_CFG_DEV1_RC0_SLOT_STATUS2                                                                0x0424
#define regBIF_CFG_DEV1_RC0_SLOT_STATUS2_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_RC0_MSI_CAP_LIST                                                                0x0428
#define regBIF_CFG_DEV1_RC0_MSI_CAP_LIST_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_RC0_MSI_MSG_CNTL                                                                0x0428
#define regBIF_CFG_DEV1_RC0_MSI_MSG_CNTL_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_RC0_MSI_MSG_ADDR_LO                                                             0x0429
#define regBIF_CFG_DEV1_RC0_MSI_MSG_ADDR_LO_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_RC0_MSI_MSG_ADDR_HI                                                             0x042a
#define regBIF_CFG_DEV1_RC0_MSI_MSG_ADDR_HI_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_RC0_MSI_MSG_DATA                                                                0x042a
#define regBIF_CFG_DEV1_RC0_MSI_MSG_DATA_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_RC0_MSI_EXT_MSG_DATA                                                            0x042a
#define regBIF_CFG_DEV1_RC0_MSI_EXT_MSG_DATA_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_RC0_MSI_MSG_DATA_64                                                             0x042b
#define regBIF_CFG_DEV1_RC0_MSI_MSG_DATA_64_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_RC0_MSI_EXT_MSG_DATA_64                                                         0x042b
#define regBIF_CFG_DEV1_RC0_MSI_EXT_MSG_DATA_64_BASE_IDX                                                5
#define regBIF_CFG_DEV1_RC0_SSID_CAP_LIST                                                               0x0430
#define regBIF_CFG_DEV1_RC0_SSID_CAP_LIST_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_RC0_SSID_CAP                                                                    0x0431
#define regBIF_CFG_DEV1_RC0_SSID_CAP_BASE_IDX                                                           5
#define regBIF_CFG_DEV1_RC0_MSI_MAP_CAP_LIST                                                            0x0432
#define regBIF_CFG_DEV1_RC0_MSI_MAP_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_RC0_MSI_MAP_CAP                                                                 0x0432
#define regBIF_CFG_DEV1_RC0_MSI_MAP_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                           0x0440
#define regBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                                  5
#define regBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC_HDR                                                    0x0441
#define regBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                           5
#define regBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC1                                                       0x0442
#define regBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                              5
#define regBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC2                                                       0x0443
#define regBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                              5
#define regBIF_CFG_DEV1_RC0_PCIE_VC_ENH_CAP_LIST                                                        0x0444
#define regBIF_CFG_DEV1_RC0_PCIE_VC_ENH_CAP_LIST_BASE_IDX                                               5
#define regBIF_CFG_DEV1_RC0_PCIE_PORT_VC_CAP_REG1                                                       0x0445
#define regBIF_CFG_DEV1_RC0_PCIE_PORT_VC_CAP_REG1_BASE_IDX                                              5
#define regBIF_CFG_DEV1_RC0_PCIE_PORT_VC_CAP_REG2                                                       0x0446
#define regBIF_CFG_DEV1_RC0_PCIE_PORT_VC_CAP_REG2_BASE_IDX                                              5
#define regBIF_CFG_DEV1_RC0_PCIE_PORT_VC_CNTL                                                           0x0447
#define regBIF_CFG_DEV1_RC0_PCIE_PORT_VC_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_RC0_PCIE_PORT_VC_STATUS                                                         0x0447
#define regBIF_CFG_DEV1_RC0_PCIE_PORT_VC_STATUS_BASE_IDX                                                5
#define regBIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CAP                                                       0x0448
#define regBIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CAP_BASE_IDX                                              5
#define regBIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CNTL                                                      0x0449
#define regBIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CNTL_BASE_IDX                                             5
#define regBIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_STATUS                                                    0x044a
#define regBIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_STATUS_BASE_IDX                                           5
#define regBIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CAP                                                       0x044b
#define regBIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CAP_BASE_IDX                                              5
#define regBIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CNTL                                                      0x044c
#define regBIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CNTL_BASE_IDX                                             5
#define regBIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_STATUS                                                    0x044d
#define regBIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_STATUS_BASE_IDX                                           5
#define regBIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                            0x0450
#define regBIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX                                   5
#define regBIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_DW1                                                     0x0451
#define regBIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX                                            5
#define regBIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_DW2                                                     0x0452
#define regBIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX                                            5
#define regBIF_CFG_DEV1_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                               0x0454
#define regBIF_CFG_DEV1_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC0_PCIE_UNCORR_ERR_STATUS                                                      0x0455
#define regBIF_CFG_DEV1_RC0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                             5
#define regBIF_CFG_DEV1_RC0_PCIE_UNCORR_ERR_MASK                                                        0x0456
#define regBIF_CFG_DEV1_RC0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                               5
#define regBIF_CFG_DEV1_RC0_PCIE_UNCORR_ERR_SEVERITY                                                    0x0457
#define regBIF_CFG_DEV1_RC0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                           5
#define regBIF_CFG_DEV1_RC0_PCIE_CORR_ERR_STATUS                                                        0x0458
#define regBIF_CFG_DEV1_RC0_PCIE_CORR_ERR_STATUS_BASE_IDX                                               5
#define regBIF_CFG_DEV1_RC0_PCIE_CORR_ERR_MASK                                                          0x0459
#define regBIF_CFG_DEV1_RC0_PCIE_CORR_ERR_MASK_BASE_IDX                                                 5
#define regBIF_CFG_DEV1_RC0_PCIE_ADV_ERR_CAP_CNTL                                                       0x045a
#define regBIF_CFG_DEV1_RC0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                              5
#define regBIF_CFG_DEV1_RC0_PCIE_HDR_LOG0                                                               0x045b
#define regBIF_CFG_DEV1_RC0_PCIE_HDR_LOG0_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_RC0_PCIE_HDR_LOG1                                                               0x045c
#define regBIF_CFG_DEV1_RC0_PCIE_HDR_LOG1_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_RC0_PCIE_HDR_LOG2                                                               0x045d
#define regBIF_CFG_DEV1_RC0_PCIE_HDR_LOG2_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_RC0_PCIE_HDR_LOG3                                                               0x045e
#define regBIF_CFG_DEV1_RC0_PCIE_HDR_LOG3_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_RC0_PCIE_ROOT_ERR_CMD                                                           0x045f
#define regBIF_CFG_DEV1_RC0_PCIE_ROOT_ERR_CMD_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_RC0_PCIE_ROOT_ERR_STATUS                                                        0x0460
#define regBIF_CFG_DEV1_RC0_PCIE_ROOT_ERR_STATUS_BASE_IDX                                               5
#define regBIF_CFG_DEV1_RC0_PCIE_ERR_SRC_ID                                                             0x0461
#define regBIF_CFG_DEV1_RC0_PCIE_ERR_SRC_ID_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG0                                                        0x0462
#define regBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                               5
#define regBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG1                                                        0x0463
#define regBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                               5
#define regBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG2                                                        0x0464
#define regBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                               5
#define regBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG3                                                        0x0465
#define regBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                               5
#define regBIF_CFG_DEV1_RC0_PCIE_SECONDARY_ENH_CAP_LIST                                                 0x049c
#define regBIF_CFG_DEV1_RC0_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX                                        5
#define regBIF_CFG_DEV1_RC0_PCIE_LINK_CNTL3                                                             0x049d
#define regBIF_CFG_DEV1_RC0_PCIE_LINK_CNTL3_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_RC0_PCIE_LANE_ERROR_STATUS                                                      0x049e
#define regBIF_CFG_DEV1_RC0_PCIE_LANE_ERROR_STATUS_BASE_IDX                                             5
#define regBIF_CFG_DEV1_RC0_PCIE_LANE_0_EQUALIZATION_CNTL                                               0x049f
#define regBIF_CFG_DEV1_RC0_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC0_PCIE_LANE_1_EQUALIZATION_CNTL                                               0x049f
#define regBIF_CFG_DEV1_RC0_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC0_PCIE_LANE_2_EQUALIZATION_CNTL                                               0x04a0
#define regBIF_CFG_DEV1_RC0_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC0_PCIE_LANE_3_EQUALIZATION_CNTL                                               0x04a0
#define regBIF_CFG_DEV1_RC0_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC0_PCIE_LANE_4_EQUALIZATION_CNTL                                               0x04a1
#define regBIF_CFG_DEV1_RC0_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC0_PCIE_LANE_5_EQUALIZATION_CNTL                                               0x04a1
#define regBIF_CFG_DEV1_RC0_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC0_PCIE_LANE_6_EQUALIZATION_CNTL                                               0x04a2
#define regBIF_CFG_DEV1_RC0_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC0_PCIE_LANE_7_EQUALIZATION_CNTL                                               0x04a2
#define regBIF_CFG_DEV1_RC0_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC0_PCIE_LANE_8_EQUALIZATION_CNTL                                               0x04a3
#define regBIF_CFG_DEV1_RC0_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC0_PCIE_LANE_9_EQUALIZATION_CNTL                                               0x04a3
#define regBIF_CFG_DEV1_RC0_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC0_PCIE_LANE_10_EQUALIZATION_CNTL                                              0x04a4
#define regBIF_CFG_DEV1_RC0_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV1_RC0_PCIE_LANE_11_EQUALIZATION_CNTL                                              0x04a4
#define regBIF_CFG_DEV1_RC0_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV1_RC0_PCIE_LANE_12_EQUALIZATION_CNTL                                              0x04a5
#define regBIF_CFG_DEV1_RC0_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV1_RC0_PCIE_LANE_13_EQUALIZATION_CNTL                                              0x04a5
#define regBIF_CFG_DEV1_RC0_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV1_RC0_PCIE_LANE_14_EQUALIZATION_CNTL                                              0x04a6
#define regBIF_CFG_DEV1_RC0_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV1_RC0_PCIE_LANE_15_EQUALIZATION_CNTL                                              0x04a6
#define regBIF_CFG_DEV1_RC0_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV1_RC0_PCIE_ACS_ENH_CAP_LIST                                                       0x04a8
#define regBIF_CFG_DEV1_RC0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                              5
#define regBIF_CFG_DEV1_RC0_PCIE_ACS_CAP                                                                0x04a9
#define regBIF_CFG_DEV1_RC0_PCIE_ACS_CAP_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_RC0_PCIE_ACS_CNTL                                                               0x04a9
#define regBIF_CFG_DEV1_RC0_PCIE_ACS_CNTL_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_RC0_PCIE_DLF_ENH_CAP_LIST                                                       0x0500
#define regBIF_CFG_DEV1_RC0_PCIE_DLF_ENH_CAP_LIST_BASE_IDX                                              5
#define regBIF_CFG_DEV1_RC0_DATA_LINK_FEATURE_CAP                                                       0x0501
#define regBIF_CFG_DEV1_RC0_DATA_LINK_FEATURE_CAP_BASE_IDX                                              5
#define regBIF_CFG_DEV1_RC0_DATA_LINK_FEATURE_STATUS                                                    0x0502
#define regBIF_CFG_DEV1_RC0_DATA_LINK_FEATURE_STATUS_BASE_IDX                                           5
#define regBIF_CFG_DEV1_RC0_PCIE_PHY_16GT_ENH_CAP_LIST                                                  0x0504
#define regBIF_CFG_DEV1_RC0_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIF_CFG_DEV1_RC0_LINK_CAP_16GT                                                               0x0505
#define regBIF_CFG_DEV1_RC0_LINK_CAP_16GT_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_RC0_LINK_CNTL_16GT                                                              0x0506
#define regBIF_CFG_DEV1_RC0_LINK_CNTL_16GT_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_RC0_LINK_STATUS_16GT                                                            0x0507
#define regBIF_CFG_DEV1_RC0_LINK_STATUS_16GT_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_RC0_LOCAL_PARITY_MISMATCH_STATUS_16GT                                           0x0508
#define regBIF_CFG_DEV1_RC0_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV1_RC0_RTM1_PARITY_MISMATCH_STATUS_16GT                                            0x0509
#define regBIF_CFG_DEV1_RC0_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV1_RC0_RTM2_PARITY_MISMATCH_STATUS_16GT                                            0x050a
#define regBIF_CFG_DEV1_RC0_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV1_RC0_LANE_0_EQUALIZATION_CNTL_16GT                                               0x050c
#define regBIF_CFG_DEV1_RC0_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC0_LANE_1_EQUALIZATION_CNTL_16GT                                               0x050c
#define regBIF_CFG_DEV1_RC0_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC0_LANE_2_EQUALIZATION_CNTL_16GT                                               0x050c
#define regBIF_CFG_DEV1_RC0_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC0_LANE_3_EQUALIZATION_CNTL_16GT                                               0x050c
#define regBIF_CFG_DEV1_RC0_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC0_LANE_4_EQUALIZATION_CNTL_16GT                                               0x050d
#define regBIF_CFG_DEV1_RC0_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC0_LANE_5_EQUALIZATION_CNTL_16GT                                               0x050d
#define regBIF_CFG_DEV1_RC0_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC0_LANE_6_EQUALIZATION_CNTL_16GT                                               0x050d
#define regBIF_CFG_DEV1_RC0_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC0_LANE_7_EQUALIZATION_CNTL_16GT                                               0x050d
#define regBIF_CFG_DEV1_RC0_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC0_LANE_8_EQUALIZATION_CNTL_16GT                                               0x050e
#define regBIF_CFG_DEV1_RC0_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC0_LANE_9_EQUALIZATION_CNTL_16GT                                               0x050e
#define regBIF_CFG_DEV1_RC0_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC0_LANE_10_EQUALIZATION_CNTL_16GT                                              0x050e
#define regBIF_CFG_DEV1_RC0_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
#define regBIF_CFG_DEV1_RC0_LANE_11_EQUALIZATION_CNTL_16GT                                              0x050e
#define regBIF_CFG_DEV1_RC0_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
#define regBIF_CFG_DEV1_RC0_LANE_12_EQUALIZATION_CNTL_16GT                                              0x050f
#define regBIF_CFG_DEV1_RC0_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
#define regBIF_CFG_DEV1_RC0_LANE_13_EQUALIZATION_CNTL_16GT                                              0x050f
#define regBIF_CFG_DEV1_RC0_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
#define regBIF_CFG_DEV1_RC0_LANE_14_EQUALIZATION_CNTL_16GT                                              0x050f
#define regBIF_CFG_DEV1_RC0_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
#define regBIF_CFG_DEV1_RC0_LANE_15_EQUALIZATION_CNTL_16GT                                              0x050f
#define regBIF_CFG_DEV1_RC0_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
#define regBIF_CFG_DEV1_RC0_PCIE_MARGINING_ENH_CAP_LIST                                                 0x0510
#define regBIF_CFG_DEV1_RC0_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX                                        5
#define regBIF_CFG_DEV1_RC0_MARGINING_PORT_CAP                                                          0x0511
#define regBIF_CFG_DEV1_RC0_MARGINING_PORT_CAP_BASE_IDX                                                 5
#define regBIF_CFG_DEV1_RC0_MARGINING_PORT_STATUS                                                       0x0511
#define regBIF_CFG_DEV1_RC0_MARGINING_PORT_STATUS_BASE_IDX                                              5
#define regBIF_CFG_DEV1_RC0_LANE_0_MARGINING_LANE_CNTL                                                  0x0512
#define regBIF_CFG_DEV1_RC0_LANE_0_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV1_RC0_LANE_0_MARGINING_LANE_STATUS                                                0x0512
#define regBIF_CFG_DEV1_RC0_LANE_0_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV1_RC0_LANE_1_MARGINING_LANE_CNTL                                                  0x0513
#define regBIF_CFG_DEV1_RC0_LANE_1_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV1_RC0_LANE_1_MARGINING_LANE_STATUS                                                0x0513
#define regBIF_CFG_DEV1_RC0_LANE_1_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV1_RC0_LANE_2_MARGINING_LANE_CNTL                                                  0x0514
#define regBIF_CFG_DEV1_RC0_LANE_2_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV1_RC0_LANE_2_MARGINING_LANE_STATUS                                                0x0514
#define regBIF_CFG_DEV1_RC0_LANE_2_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV1_RC0_LANE_3_MARGINING_LANE_CNTL                                                  0x0515
#define regBIF_CFG_DEV1_RC0_LANE_3_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV1_RC0_LANE_3_MARGINING_LANE_STATUS                                                0x0515
#define regBIF_CFG_DEV1_RC0_LANE_3_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV1_RC0_LANE_4_MARGINING_LANE_CNTL                                                  0x0516
#define regBIF_CFG_DEV1_RC0_LANE_4_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV1_RC0_LANE_4_MARGINING_LANE_STATUS                                                0x0516
#define regBIF_CFG_DEV1_RC0_LANE_4_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV1_RC0_LANE_5_MARGINING_LANE_CNTL                                                  0x0517
#define regBIF_CFG_DEV1_RC0_LANE_5_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV1_RC0_LANE_5_MARGINING_LANE_STATUS                                                0x0517
#define regBIF_CFG_DEV1_RC0_LANE_5_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV1_RC0_LANE_6_MARGINING_LANE_CNTL                                                  0x0518
#define regBIF_CFG_DEV1_RC0_LANE_6_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV1_RC0_LANE_6_MARGINING_LANE_STATUS                                                0x0518
#define regBIF_CFG_DEV1_RC0_LANE_6_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV1_RC0_LANE_7_MARGINING_LANE_CNTL                                                  0x0519
#define regBIF_CFG_DEV1_RC0_LANE_7_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV1_RC0_LANE_7_MARGINING_LANE_STATUS                                                0x0519
#define regBIF_CFG_DEV1_RC0_LANE_7_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV1_RC0_LANE_8_MARGINING_LANE_CNTL                                                  0x051a
#define regBIF_CFG_DEV1_RC0_LANE_8_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV1_RC0_LANE_8_MARGINING_LANE_STATUS                                                0x051a
#define regBIF_CFG_DEV1_RC0_LANE_8_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV1_RC0_LANE_9_MARGINING_LANE_CNTL                                                  0x051b
#define regBIF_CFG_DEV1_RC0_LANE_9_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV1_RC0_LANE_9_MARGINING_LANE_STATUS                                                0x051b
#define regBIF_CFG_DEV1_RC0_LANE_9_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV1_RC0_LANE_10_MARGINING_LANE_CNTL                                                 0x051c
#define regBIF_CFG_DEV1_RC0_LANE_10_MARGINING_LANE_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV1_RC0_LANE_10_MARGINING_LANE_STATUS                                               0x051c
#define regBIF_CFG_DEV1_RC0_LANE_10_MARGINING_LANE_STATUS_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC0_LANE_11_MARGINING_LANE_CNTL                                                 0x051d
#define regBIF_CFG_DEV1_RC0_LANE_11_MARGINING_LANE_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV1_RC0_LANE_11_MARGINING_LANE_STATUS                                               0x051d
#define regBIF_CFG_DEV1_RC0_LANE_11_MARGINING_LANE_STATUS_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC0_LANE_12_MARGINING_LANE_CNTL                                                 0x051e
#define regBIF_CFG_DEV1_RC0_LANE_12_MARGINING_LANE_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV1_RC0_LANE_12_MARGINING_LANE_STATUS                                               0x051e
#define regBIF_CFG_DEV1_RC0_LANE_12_MARGINING_LANE_STATUS_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC0_LANE_13_MARGINING_LANE_CNTL                                                 0x051f
#define regBIF_CFG_DEV1_RC0_LANE_13_MARGINING_LANE_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV1_RC0_LANE_13_MARGINING_LANE_STATUS                                               0x051f
#define regBIF_CFG_DEV1_RC0_LANE_13_MARGINING_LANE_STATUS_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC0_LANE_14_MARGINING_LANE_CNTL                                                 0x0520
#define regBIF_CFG_DEV1_RC0_LANE_14_MARGINING_LANE_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV1_RC0_LANE_14_MARGINING_LANE_STATUS                                               0x0520
#define regBIF_CFG_DEV1_RC0_LANE_14_MARGINING_LANE_STATUS_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC0_LANE_15_MARGINING_LANE_CNTL                                                 0x0521
#define regBIF_CFG_DEV1_RC0_LANE_15_MARGINING_LANE_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV1_RC0_LANE_15_MARGINING_LANE_STATUS                                               0x0521
#define regBIF_CFG_DEV1_RC0_LANE_15_MARGINING_LANE_STATUS_BASE_IDX                                      5


// addressBlock: nbio_nbif0_bif_cfg_dev2_rc_bifcfgdecp
// base address: 0x10102000
#define regBIF_CFG_DEV2_RC0_VENDOR_ID                                                                   0x0800
#define regBIF_CFG_DEV2_RC0_VENDOR_ID_BASE_IDX                                                          5
#define regBIF_CFG_DEV2_RC0_DEVICE_ID                                                                   0x0800
#define regBIF_CFG_DEV2_RC0_DEVICE_ID_BASE_IDX                                                          5
#define regBIF_CFG_DEV2_RC0_COMMAND                                                                     0x0801
#define regBIF_CFG_DEV2_RC0_COMMAND_BASE_IDX                                                            5
#define regBIF_CFG_DEV2_RC0_STATUS                                                                      0x0801
#define regBIF_CFG_DEV2_RC0_STATUS_BASE_IDX                                                             5
#define regBIF_CFG_DEV2_RC0_REVISION_ID                                                                 0x0802
#define regBIF_CFG_DEV2_RC0_REVISION_ID_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_RC0_PROG_INTERFACE                                                              0x0802
#define regBIF_CFG_DEV2_RC0_PROG_INTERFACE_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_RC0_SUB_CLASS                                                                   0x0802
#define regBIF_CFG_DEV2_RC0_SUB_CLASS_BASE_IDX                                                          5
#define regBIF_CFG_DEV2_RC0_BASE_CLASS                                                                  0x0802
#define regBIF_CFG_DEV2_RC0_BASE_CLASS_BASE_IDX                                                         5
#define regBIF_CFG_DEV2_RC0_CACHE_LINE                                                                  0x0803
#define regBIF_CFG_DEV2_RC0_CACHE_LINE_BASE_IDX                                                         5
#define regBIF_CFG_DEV2_RC0_LATENCY                                                                     0x0803
#define regBIF_CFG_DEV2_RC0_LATENCY_BASE_IDX                                                            5
#define regBIF_CFG_DEV2_RC0_HEADER                                                                      0x0803
#define regBIF_CFG_DEV2_RC0_HEADER_BASE_IDX                                                             5
#define regBIF_CFG_DEV2_RC0_BIST                                                                        0x0803
#define regBIF_CFG_DEV2_RC0_BIST_BASE_IDX                                                               5
#define regBIF_CFG_DEV2_RC0_BASE_ADDR_1                                                                 0x0804
#define regBIF_CFG_DEV2_RC0_BASE_ADDR_1_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_RC0_BASE_ADDR_2                                                                 0x0805
#define regBIF_CFG_DEV2_RC0_BASE_ADDR_2_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_RC0_SUB_BUS_NUMBER_LATENCY                                                      0x0806
#define regBIF_CFG_DEV2_RC0_SUB_BUS_NUMBER_LATENCY_BASE_IDX                                             5
#define regBIF_CFG_DEV2_RC0_IO_BASE_LIMIT                                                               0x0807
#define regBIF_CFG_DEV2_RC0_IO_BASE_LIMIT_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_RC0_SECONDARY_STATUS                                                            0x0807
#define regBIF_CFG_DEV2_RC0_SECONDARY_STATUS_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_RC0_MEM_BASE_LIMIT                                                              0x0808
#define regBIF_CFG_DEV2_RC0_MEM_BASE_LIMIT_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_RC0_PREF_BASE_LIMIT                                                             0x0809
#define regBIF_CFG_DEV2_RC0_PREF_BASE_LIMIT_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_RC0_PREF_BASE_UPPER                                                             0x080a
#define regBIF_CFG_DEV2_RC0_PREF_BASE_UPPER_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_RC0_PREF_LIMIT_UPPER                                                            0x080b
#define regBIF_CFG_DEV2_RC0_PREF_LIMIT_UPPER_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_RC0_IO_BASE_LIMIT_HI                                                            0x080c
#define regBIF_CFG_DEV2_RC0_IO_BASE_LIMIT_HI_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_RC0_CAP_PTR                                                                     0x080d
#define regBIF_CFG_DEV2_RC0_CAP_PTR_BASE_IDX                                                            5
#define regBIF_CFG_DEV2_RC0_ROM_BASE_ADDR                                                               0x080e
#define regBIF_CFG_DEV2_RC0_ROM_BASE_ADDR_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_RC0_INTERRUPT_LINE                                                              0x080f
#define regBIF_CFG_DEV2_RC0_INTERRUPT_LINE_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_RC0_INTERRUPT_PIN                                                               0x080f
#define regBIF_CFG_DEV2_RC0_INTERRUPT_PIN_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_RC0_IRQ_BRIDGE_CNTL                                                             0x080f
#define regBIF_CFG_DEV2_RC0_IRQ_BRIDGE_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_RC0_EXT_BRIDGE_CNTL                                                             0x0810
#define regBIF_CFG_DEV2_RC0_EXT_BRIDGE_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_RC0_PMI_CAP_LIST                                                                0x0814
#define regBIF_CFG_DEV2_RC0_PMI_CAP_LIST_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_RC0_PMI_CAP                                                                     0x0814
#define regBIF_CFG_DEV2_RC0_PMI_CAP_BASE_IDX                                                            5
#define regBIF_CFG_DEV2_RC0_PMI_STATUS_CNTL                                                             0x0815
#define regBIF_CFG_DEV2_RC0_PMI_STATUS_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_RC0_PCIE_CAP_LIST                                                               0x0816
#define regBIF_CFG_DEV2_RC0_PCIE_CAP_LIST_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_RC0_PCIE_CAP                                                                    0x0816
#define regBIF_CFG_DEV2_RC0_PCIE_CAP_BASE_IDX                                                           5
#define regBIF_CFG_DEV2_RC0_DEVICE_CAP                                                                  0x0817
#define regBIF_CFG_DEV2_RC0_DEVICE_CAP_BASE_IDX                                                         5
#define regBIF_CFG_DEV2_RC0_DEVICE_CNTL                                                                 0x0818
#define regBIF_CFG_DEV2_RC0_DEVICE_CNTL_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_RC0_DEVICE_STATUS                                                               0x0818
#define regBIF_CFG_DEV2_RC0_DEVICE_STATUS_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_RC0_LINK_CAP                                                                    0x0819
#define regBIF_CFG_DEV2_RC0_LINK_CAP_BASE_IDX                                                           5
#define regBIF_CFG_DEV2_RC0_LINK_CNTL                                                                   0x081a
#define regBIF_CFG_DEV2_RC0_LINK_CNTL_BASE_IDX                                                          5
#define regBIF_CFG_DEV2_RC0_LINK_STATUS                                                                 0x081a
#define regBIF_CFG_DEV2_RC0_LINK_STATUS_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_RC0_SLOT_CAP                                                                    0x081b
#define regBIF_CFG_DEV2_RC0_SLOT_CAP_BASE_IDX                                                           5
#define regBIF_CFG_DEV2_RC0_SLOT_CNTL                                                                   0x081c
#define regBIF_CFG_DEV2_RC0_SLOT_CNTL_BASE_IDX                                                          5
#define regBIF_CFG_DEV2_RC0_SLOT_STATUS                                                                 0x081c
#define regBIF_CFG_DEV2_RC0_SLOT_STATUS_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_RC0_ROOT_CNTL                                                                   0x081d
#define regBIF_CFG_DEV2_RC0_ROOT_CNTL_BASE_IDX                                                          5
#define regBIF_CFG_DEV2_RC0_ROOT_CAP                                                                    0x081d
#define regBIF_CFG_DEV2_RC0_ROOT_CAP_BASE_IDX                                                           5
#define regBIF_CFG_DEV2_RC0_ROOT_STATUS                                                                 0x081e
#define regBIF_CFG_DEV2_RC0_ROOT_STATUS_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_RC0_DEVICE_CAP2                                                                 0x081f
#define regBIF_CFG_DEV2_RC0_DEVICE_CAP2_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_RC0_DEVICE_CNTL2                                                                0x0820
#define regBIF_CFG_DEV2_RC0_DEVICE_CNTL2_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_RC0_DEVICE_STATUS2                                                              0x0820
#define regBIF_CFG_DEV2_RC0_DEVICE_STATUS2_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_RC0_LINK_CAP2                                                                   0x0821
#define regBIF_CFG_DEV2_RC0_LINK_CAP2_BASE_IDX                                                          5
#define regBIF_CFG_DEV2_RC0_LINK_CNTL2                                                                  0x0822
#define regBIF_CFG_DEV2_RC0_LINK_CNTL2_BASE_IDX                                                         5
#define regBIF_CFG_DEV2_RC0_LINK_STATUS2                                                                0x0822
#define regBIF_CFG_DEV2_RC0_LINK_STATUS2_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_RC0_SLOT_CAP2                                                                   0x0823
#define regBIF_CFG_DEV2_RC0_SLOT_CAP2_BASE_IDX                                                          5
#define regBIF_CFG_DEV2_RC0_SLOT_CNTL2                                                                  0x0824
#define regBIF_CFG_DEV2_RC0_SLOT_CNTL2_BASE_IDX                                                         5
#define regBIF_CFG_DEV2_RC0_SLOT_STATUS2                                                                0x0824
#define regBIF_CFG_DEV2_RC0_SLOT_STATUS2_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_RC0_MSI_CAP_LIST                                                                0x0828
#define regBIF_CFG_DEV2_RC0_MSI_CAP_LIST_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_RC0_MSI_MSG_CNTL                                                                0x0828
#define regBIF_CFG_DEV2_RC0_MSI_MSG_CNTL_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_RC0_MSI_MSG_ADDR_LO                                                             0x0829
#define regBIF_CFG_DEV2_RC0_MSI_MSG_ADDR_LO_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_RC0_MSI_MSG_ADDR_HI                                                             0x082a
#define regBIF_CFG_DEV2_RC0_MSI_MSG_ADDR_HI_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_RC0_MSI_MSG_DATA                                                                0x082a
#define regBIF_CFG_DEV2_RC0_MSI_MSG_DATA_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_RC0_MSI_EXT_MSG_DATA                                                            0x082a
#define regBIF_CFG_DEV2_RC0_MSI_EXT_MSG_DATA_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_RC0_MSI_MSG_DATA_64                                                             0x082b
#define regBIF_CFG_DEV2_RC0_MSI_MSG_DATA_64_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_RC0_MSI_EXT_MSG_DATA_64                                                         0x082b
#define regBIF_CFG_DEV2_RC0_MSI_EXT_MSG_DATA_64_BASE_IDX                                                5
#define regBIF_CFG_DEV2_RC0_SSID_CAP_LIST                                                               0x0830
#define regBIF_CFG_DEV2_RC0_SSID_CAP_LIST_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_RC0_SSID_CAP                                                                    0x0831
#define regBIF_CFG_DEV2_RC0_SSID_CAP_BASE_IDX                                                           5
#define regBIF_CFG_DEV2_RC0_MSI_MAP_CAP_LIST                                                            0x0832
#define regBIF_CFG_DEV2_RC0_MSI_MAP_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_RC0_MSI_MAP_CAP                                                                 0x0832
#define regBIF_CFG_DEV2_RC0_MSI_MAP_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                           0x0840
#define regBIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                                  5
#define regBIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC_HDR                                                    0x0841
#define regBIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                           5
#define regBIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC1                                                       0x0842
#define regBIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                              5
#define regBIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC2                                                       0x0843
#define regBIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                              5
#define regBIF_CFG_DEV2_RC0_PCIE_VC_ENH_CAP_LIST                                                        0x0844
#define regBIF_CFG_DEV2_RC0_PCIE_VC_ENH_CAP_LIST_BASE_IDX                                               5
#define regBIF_CFG_DEV2_RC0_PCIE_PORT_VC_CAP_REG1                                                       0x0845
#define regBIF_CFG_DEV2_RC0_PCIE_PORT_VC_CAP_REG1_BASE_IDX                                              5
#define regBIF_CFG_DEV2_RC0_PCIE_PORT_VC_CAP_REG2                                                       0x0846
#define regBIF_CFG_DEV2_RC0_PCIE_PORT_VC_CAP_REG2_BASE_IDX                                              5
#define regBIF_CFG_DEV2_RC0_PCIE_PORT_VC_CNTL                                                           0x0847
#define regBIF_CFG_DEV2_RC0_PCIE_PORT_VC_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_RC0_PCIE_PORT_VC_STATUS                                                         0x0847
#define regBIF_CFG_DEV2_RC0_PCIE_PORT_VC_STATUS_BASE_IDX                                                5
#define regBIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_CAP                                                       0x0848
#define regBIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_CAP_BASE_IDX                                              5
#define regBIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_CNTL                                                      0x0849
#define regBIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_CNTL_BASE_IDX                                             5
#define regBIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_STATUS                                                    0x084a
#define regBIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_STATUS_BASE_IDX                                           5
#define regBIF_CFG_DEV2_RC0_PCIE_VC1_RESOURCE_CAP                                                       0x084b
#define regBIF_CFG_DEV2_RC0_PCIE_VC1_RESOURCE_CAP_BASE_IDX                                              5
#define regBIF_CFG_DEV2_RC0_PCIE_VC1_RESOURCE_CNTL                                                      0x084c
#define regBIF_CFG_DEV2_RC0_PCIE_VC1_RESOURCE_CNTL_BASE_IDX                                             5
#define regBIF_CFG_DEV2_RC0_PCIE_VC1_RESOURCE_STATUS                                                    0x084d
#define regBIF_CFG_DEV2_RC0_PCIE_VC1_RESOURCE_STATUS_BASE_IDX                                           5
#define regBIF_CFG_DEV2_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                            0x0850
#define regBIF_CFG_DEV2_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX                                   5
#define regBIF_CFG_DEV2_RC0_PCIE_DEV_SERIAL_NUM_DW1                                                     0x0851
#define regBIF_CFG_DEV2_RC0_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX                                            5
#define regBIF_CFG_DEV2_RC0_PCIE_DEV_SERIAL_NUM_DW2                                                     0x0852
#define regBIF_CFG_DEV2_RC0_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX                                            5
#define regBIF_CFG_DEV2_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                               0x0854
#define regBIF_CFG_DEV2_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC0_PCIE_UNCORR_ERR_STATUS                                                      0x0855
#define regBIF_CFG_DEV2_RC0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                             5
#define regBIF_CFG_DEV2_RC0_PCIE_UNCORR_ERR_MASK                                                        0x0856
#define regBIF_CFG_DEV2_RC0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                               5
#define regBIF_CFG_DEV2_RC0_PCIE_UNCORR_ERR_SEVERITY                                                    0x0857
#define regBIF_CFG_DEV2_RC0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                           5
#define regBIF_CFG_DEV2_RC0_PCIE_CORR_ERR_STATUS                                                        0x0858
#define regBIF_CFG_DEV2_RC0_PCIE_CORR_ERR_STATUS_BASE_IDX                                               5
#define regBIF_CFG_DEV2_RC0_PCIE_CORR_ERR_MASK                                                          0x0859
#define regBIF_CFG_DEV2_RC0_PCIE_CORR_ERR_MASK_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_RC0_PCIE_ADV_ERR_CAP_CNTL                                                       0x085a
#define regBIF_CFG_DEV2_RC0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                              5
#define regBIF_CFG_DEV2_RC0_PCIE_HDR_LOG0                                                               0x085b
#define regBIF_CFG_DEV2_RC0_PCIE_HDR_LOG0_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_RC0_PCIE_HDR_LOG1                                                               0x085c
#define regBIF_CFG_DEV2_RC0_PCIE_HDR_LOG1_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_RC0_PCIE_HDR_LOG2                                                               0x085d
#define regBIF_CFG_DEV2_RC0_PCIE_HDR_LOG2_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_RC0_PCIE_HDR_LOG3                                                               0x085e
#define regBIF_CFG_DEV2_RC0_PCIE_HDR_LOG3_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_CMD                                                           0x085f
#define regBIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_CMD_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_STATUS                                                        0x0860
#define regBIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_STATUS_BASE_IDX                                               5
#define regBIF_CFG_DEV2_RC0_PCIE_ERR_SRC_ID                                                             0x0861
#define regBIF_CFG_DEV2_RC0_PCIE_ERR_SRC_ID_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG0                                                        0x0862
#define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                               5
#define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG1                                                        0x0863
#define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                               5
#define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG2                                                        0x0864
#define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                               5
#define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG3                                                        0x0865
#define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                               5
#define regBIF_CFG_DEV2_RC0_PCIE_SECONDARY_ENH_CAP_LIST                                                 0x089c
#define regBIF_CFG_DEV2_RC0_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX                                        5
#define regBIF_CFG_DEV2_RC0_PCIE_LINK_CNTL3                                                             0x089d
#define regBIF_CFG_DEV2_RC0_PCIE_LINK_CNTL3_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_RC0_PCIE_LANE_ERROR_STATUS                                                      0x089e
#define regBIF_CFG_DEV2_RC0_PCIE_LANE_ERROR_STATUS_BASE_IDX                                             5
#define regBIF_CFG_DEV2_RC0_PCIE_LANE_0_EQUALIZATION_CNTL                                               0x089f
#define regBIF_CFG_DEV2_RC0_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC0_PCIE_LANE_1_EQUALIZATION_CNTL                                               0x089f
#define regBIF_CFG_DEV2_RC0_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC0_PCIE_LANE_2_EQUALIZATION_CNTL                                               0x08a0
#define regBIF_CFG_DEV2_RC0_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC0_PCIE_LANE_3_EQUALIZATION_CNTL                                               0x08a0
#define regBIF_CFG_DEV2_RC0_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC0_PCIE_LANE_4_EQUALIZATION_CNTL                                               0x08a1
#define regBIF_CFG_DEV2_RC0_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC0_PCIE_LANE_5_EQUALIZATION_CNTL                                               0x08a1
#define regBIF_CFG_DEV2_RC0_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC0_PCIE_LANE_6_EQUALIZATION_CNTL                                               0x08a2
#define regBIF_CFG_DEV2_RC0_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC0_PCIE_LANE_7_EQUALIZATION_CNTL                                               0x08a2
#define regBIF_CFG_DEV2_RC0_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC0_PCIE_LANE_8_EQUALIZATION_CNTL                                               0x08a3
#define regBIF_CFG_DEV2_RC0_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC0_PCIE_LANE_9_EQUALIZATION_CNTL                                               0x08a3
#define regBIF_CFG_DEV2_RC0_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC0_PCIE_LANE_10_EQUALIZATION_CNTL                                              0x08a4
#define regBIF_CFG_DEV2_RC0_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV2_RC0_PCIE_LANE_11_EQUALIZATION_CNTL                                              0x08a4
#define regBIF_CFG_DEV2_RC0_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV2_RC0_PCIE_LANE_12_EQUALIZATION_CNTL                                              0x08a5
#define regBIF_CFG_DEV2_RC0_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV2_RC0_PCIE_LANE_13_EQUALIZATION_CNTL                                              0x08a5
#define regBIF_CFG_DEV2_RC0_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV2_RC0_PCIE_LANE_14_EQUALIZATION_CNTL                                              0x08a6
#define regBIF_CFG_DEV2_RC0_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV2_RC0_PCIE_LANE_15_EQUALIZATION_CNTL                                              0x08a6
#define regBIF_CFG_DEV2_RC0_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV2_RC0_PCIE_ACS_ENH_CAP_LIST                                                       0x08a8
#define regBIF_CFG_DEV2_RC0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                              5
#define regBIF_CFG_DEV2_RC0_PCIE_ACS_CAP                                                                0x08a9
#define regBIF_CFG_DEV2_RC0_PCIE_ACS_CAP_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_RC0_PCIE_ACS_CNTL                                                               0x08a9
#define regBIF_CFG_DEV2_RC0_PCIE_ACS_CNTL_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_RC0_PCIE_DLF_ENH_CAP_LIST                                                       0x0900
#define regBIF_CFG_DEV2_RC0_PCIE_DLF_ENH_CAP_LIST_BASE_IDX                                              5
#define regBIF_CFG_DEV2_RC0_DATA_LINK_FEATURE_CAP                                                       0x0901
#define regBIF_CFG_DEV2_RC0_DATA_LINK_FEATURE_CAP_BASE_IDX                                              5
#define regBIF_CFG_DEV2_RC0_DATA_LINK_FEATURE_STATUS                                                    0x0902
#define regBIF_CFG_DEV2_RC0_DATA_LINK_FEATURE_STATUS_BASE_IDX                                           5
#define regBIF_CFG_DEV2_RC0_PCIE_PHY_16GT_ENH_CAP_LIST                                                  0x0904
#define regBIF_CFG_DEV2_RC0_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIF_CFG_DEV2_RC0_LINK_CAP_16GT                                                               0x0905
#define regBIF_CFG_DEV2_RC0_LINK_CAP_16GT_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_RC0_LINK_CNTL_16GT                                                              0x0906
#define regBIF_CFG_DEV2_RC0_LINK_CNTL_16GT_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_RC0_LINK_STATUS_16GT                                                            0x0907
#define regBIF_CFG_DEV2_RC0_LINK_STATUS_16GT_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_RC0_LOCAL_PARITY_MISMATCH_STATUS_16GT                                           0x0908
#define regBIF_CFG_DEV2_RC0_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV2_RC0_RTM1_PARITY_MISMATCH_STATUS_16GT                                            0x0909
#define regBIF_CFG_DEV2_RC0_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV2_RC0_RTM2_PARITY_MISMATCH_STATUS_16GT                                            0x090a
#define regBIF_CFG_DEV2_RC0_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV2_RC0_LANE_0_EQUALIZATION_CNTL_16GT                                               0x090c
#define regBIF_CFG_DEV2_RC0_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC0_LANE_1_EQUALIZATION_CNTL_16GT                                               0x090c
#define regBIF_CFG_DEV2_RC0_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC0_LANE_2_EQUALIZATION_CNTL_16GT                                               0x090c
#define regBIF_CFG_DEV2_RC0_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC0_LANE_3_EQUALIZATION_CNTL_16GT                                               0x090c
#define regBIF_CFG_DEV2_RC0_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC0_LANE_4_EQUALIZATION_CNTL_16GT                                               0x090d
#define regBIF_CFG_DEV2_RC0_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC0_LANE_5_EQUALIZATION_CNTL_16GT                                               0x090d
#define regBIF_CFG_DEV2_RC0_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC0_LANE_6_EQUALIZATION_CNTL_16GT                                               0x090d
#define regBIF_CFG_DEV2_RC0_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC0_LANE_7_EQUALIZATION_CNTL_16GT                                               0x090d
#define regBIF_CFG_DEV2_RC0_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC0_LANE_8_EQUALIZATION_CNTL_16GT                                               0x090e
#define regBIF_CFG_DEV2_RC0_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC0_LANE_9_EQUALIZATION_CNTL_16GT                                               0x090e
#define regBIF_CFG_DEV2_RC0_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC0_LANE_10_EQUALIZATION_CNTL_16GT                                              0x090e
#define regBIF_CFG_DEV2_RC0_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
#define regBIF_CFG_DEV2_RC0_LANE_11_EQUALIZATION_CNTL_16GT                                              0x090e
#define regBIF_CFG_DEV2_RC0_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
#define regBIF_CFG_DEV2_RC0_LANE_12_EQUALIZATION_CNTL_16GT                                              0x090f
#define regBIF_CFG_DEV2_RC0_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
#define regBIF_CFG_DEV2_RC0_LANE_13_EQUALIZATION_CNTL_16GT                                              0x090f
#define regBIF_CFG_DEV2_RC0_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
#define regBIF_CFG_DEV2_RC0_LANE_14_EQUALIZATION_CNTL_16GT                                              0x090f
#define regBIF_CFG_DEV2_RC0_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
#define regBIF_CFG_DEV2_RC0_LANE_15_EQUALIZATION_CNTL_16GT                                              0x090f
#define regBIF_CFG_DEV2_RC0_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
#define regBIF_CFG_DEV2_RC0_PCIE_MARGINING_ENH_CAP_LIST                                                 0x0910
#define regBIF_CFG_DEV2_RC0_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX                                        5
#define regBIF_CFG_DEV2_RC0_MARGINING_PORT_CAP                                                          0x0911
#define regBIF_CFG_DEV2_RC0_MARGINING_PORT_CAP_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_RC0_MARGINING_PORT_STATUS                                                       0x0911
#define regBIF_CFG_DEV2_RC0_MARGINING_PORT_STATUS_BASE_IDX                                              5
#define regBIF_CFG_DEV2_RC0_LANE_0_MARGINING_LANE_CNTL                                                  0x0912
#define regBIF_CFG_DEV2_RC0_LANE_0_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV2_RC0_LANE_0_MARGINING_LANE_STATUS                                                0x0912
#define regBIF_CFG_DEV2_RC0_LANE_0_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV2_RC0_LANE_1_MARGINING_LANE_CNTL                                                  0x0913
#define regBIF_CFG_DEV2_RC0_LANE_1_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV2_RC0_LANE_1_MARGINING_LANE_STATUS                                                0x0913
#define regBIF_CFG_DEV2_RC0_LANE_1_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV2_RC0_LANE_2_MARGINING_LANE_CNTL                                                  0x0914
#define regBIF_CFG_DEV2_RC0_LANE_2_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV2_RC0_LANE_2_MARGINING_LANE_STATUS                                                0x0914
#define regBIF_CFG_DEV2_RC0_LANE_2_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV2_RC0_LANE_3_MARGINING_LANE_CNTL                                                  0x0915
#define regBIF_CFG_DEV2_RC0_LANE_3_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV2_RC0_LANE_3_MARGINING_LANE_STATUS                                                0x0915
#define regBIF_CFG_DEV2_RC0_LANE_3_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV2_RC0_LANE_4_MARGINING_LANE_CNTL                                                  0x0916
#define regBIF_CFG_DEV2_RC0_LANE_4_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV2_RC0_LANE_4_MARGINING_LANE_STATUS                                                0x0916
#define regBIF_CFG_DEV2_RC0_LANE_4_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV2_RC0_LANE_5_MARGINING_LANE_CNTL                                                  0x0917
#define regBIF_CFG_DEV2_RC0_LANE_5_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV2_RC0_LANE_5_MARGINING_LANE_STATUS                                                0x0917
#define regBIF_CFG_DEV2_RC0_LANE_5_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV2_RC0_LANE_6_MARGINING_LANE_CNTL                                                  0x0918
#define regBIF_CFG_DEV2_RC0_LANE_6_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV2_RC0_LANE_6_MARGINING_LANE_STATUS                                                0x0918
#define regBIF_CFG_DEV2_RC0_LANE_6_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV2_RC0_LANE_7_MARGINING_LANE_CNTL                                                  0x0919
#define regBIF_CFG_DEV2_RC0_LANE_7_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV2_RC0_LANE_7_MARGINING_LANE_STATUS                                                0x0919
#define regBIF_CFG_DEV2_RC0_LANE_7_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV2_RC0_LANE_8_MARGINING_LANE_CNTL                                                  0x091a
#define regBIF_CFG_DEV2_RC0_LANE_8_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV2_RC0_LANE_8_MARGINING_LANE_STATUS                                                0x091a
#define regBIF_CFG_DEV2_RC0_LANE_8_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV2_RC0_LANE_9_MARGINING_LANE_CNTL                                                  0x091b
#define regBIF_CFG_DEV2_RC0_LANE_9_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV2_RC0_LANE_9_MARGINING_LANE_STATUS                                                0x091b
#define regBIF_CFG_DEV2_RC0_LANE_9_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV2_RC0_LANE_10_MARGINING_LANE_CNTL                                                 0x091c
#define regBIF_CFG_DEV2_RC0_LANE_10_MARGINING_LANE_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV2_RC0_LANE_10_MARGINING_LANE_STATUS                                               0x091c
#define regBIF_CFG_DEV2_RC0_LANE_10_MARGINING_LANE_STATUS_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC0_LANE_11_MARGINING_LANE_CNTL                                                 0x091d
#define regBIF_CFG_DEV2_RC0_LANE_11_MARGINING_LANE_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV2_RC0_LANE_11_MARGINING_LANE_STATUS                                               0x091d
#define regBIF_CFG_DEV2_RC0_LANE_11_MARGINING_LANE_STATUS_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC0_LANE_12_MARGINING_LANE_CNTL                                                 0x091e
#define regBIF_CFG_DEV2_RC0_LANE_12_MARGINING_LANE_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV2_RC0_LANE_12_MARGINING_LANE_STATUS                                               0x091e
#define regBIF_CFG_DEV2_RC0_LANE_12_MARGINING_LANE_STATUS_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC0_LANE_13_MARGINING_LANE_CNTL                                                 0x091f
#define regBIF_CFG_DEV2_RC0_LANE_13_MARGINING_LANE_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV2_RC0_LANE_13_MARGINING_LANE_STATUS                                               0x091f
#define regBIF_CFG_DEV2_RC0_LANE_13_MARGINING_LANE_STATUS_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC0_LANE_14_MARGINING_LANE_CNTL                                                 0x0920
#define regBIF_CFG_DEV2_RC0_LANE_14_MARGINING_LANE_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV2_RC0_LANE_14_MARGINING_LANE_STATUS                                               0x0920
#define regBIF_CFG_DEV2_RC0_LANE_14_MARGINING_LANE_STATUS_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC0_LANE_15_MARGINING_LANE_CNTL                                                 0x0921
#define regBIF_CFG_DEV2_RC0_LANE_15_MARGINING_LANE_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV2_RC0_LANE_15_MARGINING_LANE_STATUS                                               0x0921
#define regBIF_CFG_DEV2_RC0_LANE_15_MARGINING_LANE_STATUS_BASE_IDX                                      5


// addressBlock: nbio_nbif0_bif_bx_pf_SYSPFVFDEC
// base address: 0x10120000
#define regBIF_BX_PF1_MM_INDEX                                                                          0x8000
#define regBIF_BX_PF1_MM_INDEX_BASE_IDX                                                                 5
#define regBIF_BX_PF1_MM_DATA                                                                           0x8001
#define regBIF_BX_PF1_MM_DATA_BASE_IDX                                                                  5
#define regBIF_BX_PF1_MM_INDEX_HI                                                                       0x8006
#define regBIF_BX_PF1_MM_INDEX_HI_BASE_IDX                                                              5


// addressBlock: nbio_nbif0_bif_bx_SYSDEC
// base address: 0x10120000
#define regBIF_BX1_PCIE_INDEX                                                                           0x800c
#define regBIF_BX1_PCIE_INDEX_BASE_IDX                                                                  5
#define regBIF_BX1_PCIE_DATA                                                                            0x800d
#define regBIF_BX1_PCIE_DATA_BASE_IDX                                                                   5
#define regBIF_BX1_PCIE_INDEX2                                                                          0x800e
#define regBIF_BX1_PCIE_INDEX2_BASE_IDX                                                                 5
#define regBIF_BX1_PCIE_DATA2                                                                           0x800f
#define regBIF_BX1_PCIE_DATA2_BASE_IDX                                                                  5
#define regBIF_BX1_SBIOS_SCRATCH_0                                                                      0x8048
#define regBIF_BX1_SBIOS_SCRATCH_0_BASE_IDX                                                             5
#define regBIF_BX1_SBIOS_SCRATCH_1                                                                      0x8049
#define regBIF_BX1_SBIOS_SCRATCH_1_BASE_IDX                                                             5
#define regBIF_BX1_SBIOS_SCRATCH_2                                                                      0x804a
#define regBIF_BX1_SBIOS_SCRATCH_2_BASE_IDX                                                             5
#define regBIF_BX1_SBIOS_SCRATCH_3                                                                      0x804b
#define regBIF_BX1_SBIOS_SCRATCH_3_BASE_IDX                                                             5
#define regBIF_BX1_BIOS_SCRATCH_0                                                                       0x804c
#define regBIF_BX1_BIOS_SCRATCH_0_BASE_IDX                                                              5
#define regBIF_BX1_BIOS_SCRATCH_1                                                                       0x804d
#define regBIF_BX1_BIOS_SCRATCH_1_BASE_IDX                                                              5
#define regBIF_BX1_BIOS_SCRATCH_2                                                                       0x804e
#define regBIF_BX1_BIOS_SCRATCH_2_BASE_IDX                                                              5
#define regBIF_BX1_BIOS_SCRATCH_3                                                                       0x804f
#define regBIF_BX1_BIOS_SCRATCH_3_BASE_IDX                                                              5
#define regBIF_BX1_BIOS_SCRATCH_4                                                                       0x8050
#define regBIF_BX1_BIOS_SCRATCH_4_BASE_IDX                                                              5
#define regBIF_BX1_BIOS_SCRATCH_5                                                                       0x8051
#define regBIF_BX1_BIOS_SCRATCH_5_BASE_IDX                                                              5
#define regBIF_BX1_BIOS_SCRATCH_6                                                                       0x8052
#define regBIF_BX1_BIOS_SCRATCH_6_BASE_IDX                                                              5
#define regBIF_BX1_BIOS_SCRATCH_7                                                                       0x8053
#define regBIF_BX1_BIOS_SCRATCH_7_BASE_IDX                                                              5
#define regBIF_BX1_BIOS_SCRATCH_8                                                                       0x8054
#define regBIF_BX1_BIOS_SCRATCH_8_BASE_IDX                                                              5
#define regBIF_BX1_BIOS_SCRATCH_9                                                                       0x8055
#define regBIF_BX1_BIOS_SCRATCH_9_BASE_IDX                                                              5
#define regBIF_BX1_BIOS_SCRATCH_10                                                                      0x8056
#define regBIF_BX1_BIOS_SCRATCH_10_BASE_IDX                                                             5
#define regBIF_BX1_BIOS_SCRATCH_11                                                                      0x8057
#define regBIF_BX1_BIOS_SCRATCH_11_BASE_IDX                                                             5
#define regBIF_BX1_BIOS_SCRATCH_12                                                                      0x8058
#define regBIF_BX1_BIOS_SCRATCH_12_BASE_IDX                                                             5
#define regBIF_BX1_BIOS_SCRATCH_13                                                                      0x8059
#define regBIF_BX1_BIOS_SCRATCH_13_BASE_IDX                                                             5
#define regBIF_BX1_BIOS_SCRATCH_14                                                                      0x805a
#define regBIF_BX1_BIOS_SCRATCH_14_BASE_IDX                                                             5
#define regBIF_BX1_BIOS_SCRATCH_15                                                                      0x805b
#define regBIF_BX1_BIOS_SCRATCH_15_BASE_IDX                                                             5
#define regBIF_BX1_BIF_RLC_INTR_CNTL                                                                    0x8060
#define regBIF_BX1_BIF_RLC_INTR_CNTL_BASE_IDX                                                           5
#define regBIF_BX1_BIF_VCE_INTR_CNTL                                                                    0x8061
#define regBIF_BX1_BIF_VCE_INTR_CNTL_BASE_IDX                                                           5
#define regBIF_BX1_BIF_UVD_INTR_CNTL                                                                    0x8062
#define regBIF_BX1_BIF_UVD_INTR_CNTL_BASE_IDX                                                           5
#define regBIF_BX1_GFX_MMIOREG_CAM_ADDR0                                                                0x8080
#define regBIF_BX1_GFX_MMIOREG_CAM_ADDR0_BASE_IDX                                                       5
#define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR0                                                          0x8081
#define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR0_BASE_IDX                                                 5
#define regBIF_BX1_GFX_MMIOREG_CAM_ADDR1                                                                0x8082
#define regBIF_BX1_GFX_MMIOREG_CAM_ADDR1_BASE_IDX                                                       5
#define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR1                                                          0x8083
#define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR1_BASE_IDX                                                 5
#define regBIF_BX1_GFX_MMIOREG_CAM_ADDR2                                                                0x8084
#define regBIF_BX1_GFX_MMIOREG_CAM_ADDR2_BASE_IDX                                                       5
#define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR2                                                          0x8085
#define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR2_BASE_IDX                                                 5
#define regBIF_BX1_GFX_MMIOREG_CAM_ADDR3                                                                0x8086
#define regBIF_BX1_GFX_MMIOREG_CAM_ADDR3_BASE_IDX                                                       5
#define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR3                                                          0x8087
#define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR3_BASE_IDX                                                 5
#define regBIF_BX1_GFX_MMIOREG_CAM_ADDR4                                                                0x8088
#define regBIF_BX1_GFX_MMIOREG_CAM_ADDR4_BASE_IDX                                                       5
#define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR4                                                          0x8089
#define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR4_BASE_IDX                                                 5
#define regBIF_BX1_GFX_MMIOREG_CAM_ADDR5                                                                0x808a
#define regBIF_BX1_GFX_MMIOREG_CAM_ADDR5_BASE_IDX                                                       5
#define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR5                                                          0x808b
#define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR5_BASE_IDX                                                 5
#define regBIF_BX1_GFX_MMIOREG_CAM_ADDR6                                                                0x808c
#define regBIF_BX1_GFX_MMIOREG_CAM_ADDR6_BASE_IDX                                                       5
#define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR6                                                          0x808d
#define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR6_BASE_IDX                                                 5
#define regBIF_BX1_GFX_MMIOREG_CAM_ADDR7                                                                0x808e
#define regBIF_BX1_GFX_MMIOREG_CAM_ADDR7_BASE_IDX                                                       5
#define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR7                                                          0x808f
#define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR7_BASE_IDX                                                 5
#define regBIF_BX1_GFX_MMIOREG_CAM_CNTL                                                                 0x8090
#define regBIF_BX1_GFX_MMIOREG_CAM_CNTL_BASE_IDX                                                        5
#define regBIF_BX1_GFX_MMIOREG_CAM_ZERO_CPL                                                             0x8091
#define regBIF_BX1_GFX_MMIOREG_CAM_ZERO_CPL_BASE_IDX                                                    5
#define regBIF_BX1_GFX_MMIOREG_CAM_ONE_CPL                                                              0x8092
#define regBIF_BX1_GFX_MMIOREG_CAM_ONE_CPL_BASE_IDX                                                     5
#define regBIF_BX1_GFX_MMIOREG_CAM_PROGRAMMABLE_CPL                                                     0x8093
#define regBIF_BX1_GFX_MMIOREG_CAM_PROGRAMMABLE_CPL_BASE_IDX                                            5


// addressBlock: nbio_nbif0_rcc_strap_BIFDEC1:1
// base address: 0x10120000
#define regRCC_STRAP1_RCC_BIF_STRAP0                                                                    0x8d20
#define regRCC_STRAP1_RCC_BIF_STRAP0_BASE_IDX                                                           5
#define regRCC_STRAP1_RCC_BIF_STRAP1                                                                    0x8d21
#define regRCC_STRAP1_RCC_BIF_STRAP1_BASE_IDX                                                           5
#define regRCC_STRAP1_RCC_BIF_STRAP2                                                                    0x8d22
#define regRCC_STRAP1_RCC_BIF_STRAP2_BASE_IDX                                                           5
#define regRCC_STRAP1_RCC_BIF_STRAP3                                                                    0x8d23
#define regRCC_STRAP1_RCC_BIF_STRAP3_BASE_IDX                                                           5
#define regRCC_STRAP1_RCC_BIF_STRAP4                                                                    0x8d24
#define regRCC_STRAP1_RCC_BIF_STRAP4_BASE_IDX                                                           5
#define regRCC_STRAP1_RCC_BIF_STRAP5                                                                    0x8d25
#define regRCC_STRAP1_RCC_BIF_STRAP5_BASE_IDX                                                           5
#define regRCC_STRAP1_RCC_BIF_STRAP6                                                                    0x8d26
#define regRCC_STRAP1_RCC_BIF_STRAP6_BASE_IDX                                                           5
#define regRCC_STRAP1_RCC_DEV0_PORT_STRAP0                                                              0x8d27
#define regRCC_STRAP1_RCC_DEV0_PORT_STRAP0_BASE_IDX                                                     5
#define regRCC_STRAP1_RCC_DEV0_PORT_STRAP1                                                              0x8d28
#define regRCC_STRAP1_RCC_DEV0_PORT_STRAP1_BASE_IDX                                                     5
#define regRCC_STRAP1_RCC_DEV0_PORT_STRAP2                                                              0x8d29
#define regRCC_STRAP1_RCC_DEV0_PORT_STRAP2_BASE_IDX                                                     5
#define regRCC_STRAP1_RCC_DEV0_PORT_STRAP3                                                              0x8d2a
#define regRCC_STRAP1_RCC_DEV0_PORT_STRAP3_BASE_IDX                                                     5
#define regRCC_STRAP1_RCC_DEV0_PORT_STRAP4                                                              0x8d2b
#define regRCC_STRAP1_RCC_DEV0_PORT_STRAP4_BASE_IDX                                                     5
#define regRCC_STRAP1_RCC_DEV0_PORT_STRAP5                                                              0x8d2c
#define regRCC_STRAP1_RCC_DEV0_PORT_STRAP5_BASE_IDX                                                     5
#define regRCC_STRAP1_RCC_DEV0_PORT_STRAP6                                                              0x8d2d
#define regRCC_STRAP1_RCC_DEV0_PORT_STRAP6_BASE_IDX                                                     5
#define regRCC_STRAP1_RCC_DEV0_PORT_STRAP7                                                              0x8d2e
#define regRCC_STRAP1_RCC_DEV0_PORT_STRAP7_BASE_IDX                                                     5
#define regRCC_STRAP1_RCC_DEV0_PORT_STRAP8                                                              0x8d2f
#define regRCC_STRAP1_RCC_DEV0_PORT_STRAP8_BASE_IDX                                                     5
#define regRCC_STRAP1_RCC_DEV0_PORT_STRAP9                                                              0x8d30
#define regRCC_STRAP1_RCC_DEV0_PORT_STRAP9_BASE_IDX                                                     5
#define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP0                                                              0x8d31
#define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP0_BASE_IDX                                                     5
#define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP1                                                              0x8d32
#define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP1_BASE_IDX                                                     5
#define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP13                                                             0x8d33
#define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP13_BASE_IDX                                                    5
#define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP14                                                             0x8d34
#define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP14_BASE_IDX                                                    5
#define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP2                                                              0x8d35
#define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP2_BASE_IDX                                                     5
#define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP3                                                              0x8d36
#define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP3_BASE_IDX                                                     5
#define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP4                                                              0x8d37
#define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP4_BASE_IDX                                                     5
#define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP5                                                              0x8d38
#define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP5_BASE_IDX                                                     5
#define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP8                                                              0x8d39
#define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP8_BASE_IDX                                                     5
#define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP9                                                              0x8d3a
#define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP9_BASE_IDX                                                     5
#define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP0                                                              0x8d3b
#define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP0_BASE_IDX                                                     5
#define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP10                                                             0x8d3c
#define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP10_BASE_IDX                                                    5
#define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP11                                                             0x8d3d
#define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP11_BASE_IDX                                                    5
#define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP12                                                             0x8d3e
#define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP12_BASE_IDX                                                    5
#define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP13                                                             0x8d3f
#define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP13_BASE_IDX                                                    5
#define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP14                                                             0x8d40
#define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP14_BASE_IDX                                                    5
#define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP2                                                              0x8d41
#define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP2_BASE_IDX                                                     5
#define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP3                                                              0x8d42
#define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP3_BASE_IDX                                                     5
#define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP4                                                              0x8d43
#define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP4_BASE_IDX                                                     5
#define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP5                                                              0x8d44
#define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP5_BASE_IDX                                                     5
#define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP6                                                              0x8d45
#define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP6_BASE_IDX                                                     5
#define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP7                                                              0x8d46
#define regRCC_STRAP1_RCC_DEV0_EPF1_STRAP7_BASE_IDX                                                     5


// addressBlock: nbio_nbif0_rcc_ep_dev0_BIFDEC1
// base address: 0x10120000
#define regRCC_EP_DEV0_1_EP_PCIE_SCRATCH                                                                0x8d47
#define regRCC_EP_DEV0_1_EP_PCIE_SCRATCH_BASE_IDX                                                       5
#define regRCC_EP_DEV0_1_EP_PCIE_CNTL                                                                   0x8d49
#define regRCC_EP_DEV0_1_EP_PCIE_CNTL_BASE_IDX                                                          5
#define regRCC_EP_DEV0_1_EP_PCIE_INT_CNTL                                                               0x8d4a
#define regRCC_EP_DEV0_1_EP_PCIE_INT_CNTL_BASE_IDX                                                      5
#define regRCC_EP_DEV0_1_EP_PCIE_INT_STATUS                                                             0x8d4b
#define regRCC_EP_DEV0_1_EP_PCIE_INT_STATUS_BASE_IDX                                                    5
#define regRCC_EP_DEV0_1_EP_PCIE_RX_CNTL2                                                               0x8d4c
#define regRCC_EP_DEV0_1_EP_PCIE_RX_CNTL2_BASE_IDX                                                      5
#define regRCC_EP_DEV0_1_EP_PCIE_BUS_CNTL                                                               0x8d4d
#define regRCC_EP_DEV0_1_EP_PCIE_BUS_CNTL_BASE_IDX                                                      5
#define regRCC_EP_DEV0_1_EP_PCIE_CFG_CNTL                                                               0x8d4e
#define regRCC_EP_DEV0_1_EP_PCIE_CFG_CNTL_BASE_IDX                                                      5
#define regRCC_EP_DEV0_1_EP_PCIE_TX_LTR_CNTL                                                            0x8d50
#define regRCC_EP_DEV0_1_EP_PCIE_TX_LTR_CNTL_BASE_IDX                                                   5
#define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0                                               0x8d51
#define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                      5
#define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1                                               0x8d51
#define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                      5
#define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2                                               0x8d51
#define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                      5
#define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3                                               0x8d51
#define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                      5
#define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4                                               0x8d52
#define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                      5
#define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5                                               0x8d52
#define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                      5
#define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6                                               0x8d52
#define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                      5
#define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7                                               0x8d52
#define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                      5
#define regRCC_EP_DEV0_1_EP_PCIE_STRAP_MISC                                                             0x8d53
#define regRCC_EP_DEV0_1_EP_PCIE_STRAP_MISC_BASE_IDX                                                    5
#define regRCC_EP_DEV0_1_EP_PCIE_STRAP_MISC2                                                            0x8d54
#define regRCC_EP_DEV0_1_EP_PCIE_STRAP_MISC2_BASE_IDX                                                   5
#define regRCC_EP_DEV0_1_EP_PCIE_F0_DPA_CAP                                                             0x8d56
#define regRCC_EP_DEV0_1_EP_PCIE_F0_DPA_CAP_BASE_IDX                                                    5
#define regRCC_EP_DEV0_1_EP_PCIE_F0_DPA_LATENCY_INDICATOR                                               0x8d57
#define regRCC_EP_DEV0_1_EP_PCIE_F0_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
#define regRCC_EP_DEV0_1_EP_PCIE_F0_DPA_CNTL                                                            0x8d57
#define regRCC_EP_DEV0_1_EP_PCIE_F0_DPA_CNTL_BASE_IDX                                                   5
#define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0                                               0x8d57
#define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                      5
#define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1                                               0x8d58
#define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                      5
#define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2                                               0x8d58
#define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                      5
#define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3                                               0x8d58
#define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                      5
#define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4                                               0x8d58
#define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                      5
#define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5                                               0x8d59
#define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                      5
#define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6                                               0x8d59
#define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                      5
#define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7                                               0x8d59
#define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                      5
#define regRCC_EP_DEV0_1_EP_PCIE_PME_CONTROL                                                            0x8d59
#define regRCC_EP_DEV0_1_EP_PCIE_PME_CONTROL_BASE_IDX                                                   5
#define regRCC_EP_DEV0_1_EP_PCIEP_RESERVED                                                              0x8d5a
#define regRCC_EP_DEV0_1_EP_PCIEP_RESERVED_BASE_IDX                                                     5
#define regRCC_EP_DEV0_1_EP_PCIE_TX_CNTL                                                                0x8d5c
#define regRCC_EP_DEV0_1_EP_PCIE_TX_CNTL_BASE_IDX                                                       5
#define regRCC_EP_DEV0_1_EP_PCIE_TX_REQUESTER_ID                                                        0x8d5d
#define regRCC_EP_DEV0_1_EP_PCIE_TX_REQUESTER_ID_BASE_IDX                                               5
#define regRCC_EP_DEV0_1_EP_PCIE_ERR_CNTL                                                               0x8d5e
#define regRCC_EP_DEV0_1_EP_PCIE_ERR_CNTL_BASE_IDX                                                      5
#define regRCC_EP_DEV0_1_EP_PCIE_RX_CNTL                                                                0x8d5f
#define regRCC_EP_DEV0_1_EP_PCIE_RX_CNTL_BASE_IDX                                                       5
#define regRCC_EP_DEV0_1_EP_PCIE_LC_SPEED_CNTL                                                          0x8d60
#define regRCC_EP_DEV0_1_EP_PCIE_LC_SPEED_CNTL_BASE_IDX                                                 5


// addressBlock: nbio_nbif0_rcc_dwn_dev0_BIFDEC1
// base address: 0x10120000
#define regRCC_DWN_DEV0_1_DN_PCIE_RESERVED                                                              0x8d62
#define regRCC_DWN_DEV0_1_DN_PCIE_RESERVED_BASE_IDX                                                     5
#define regRCC_DWN_DEV0_1_DN_PCIE_SCRATCH                                                               0x8d63
#define regRCC_DWN_DEV0_1_DN_PCIE_SCRATCH_BASE_IDX                                                      5
#define regRCC_DWN_DEV0_1_DN_PCIE_CNTL                                                                  0x8d65
#define regRCC_DWN_DEV0_1_DN_PCIE_CNTL_BASE_IDX                                                         5
#define regRCC_DWN_DEV0_1_DN_PCIE_CONFIG_CNTL                                                           0x8d66
#define regRCC_DWN_DEV0_1_DN_PCIE_CONFIG_CNTL_BASE_IDX                                                  5
#define regRCC_DWN_DEV0_1_DN_PCIE_RX_CNTL2                                                              0x8d67
#define regRCC_DWN_DEV0_1_DN_PCIE_RX_CNTL2_BASE_IDX                                                     5
#define regRCC_DWN_DEV0_1_DN_PCIE_BUS_CNTL                                                              0x8d68
#define regRCC_DWN_DEV0_1_DN_PCIE_BUS_CNTL_BASE_IDX                                                     5
#define regRCC_DWN_DEV0_1_DN_PCIE_CFG_CNTL                                                              0x8d69
#define regRCC_DWN_DEV0_1_DN_PCIE_CFG_CNTL_BASE_IDX                                                     5
#define regRCC_DWN_DEV0_1_DN_PCIE_STRAP_F0                                                              0x8d6a
#define regRCC_DWN_DEV0_1_DN_PCIE_STRAP_F0_BASE_IDX                                                     5
#define regRCC_DWN_DEV0_1_DN_PCIE_STRAP_MISC                                                            0x8d6b
#define regRCC_DWN_DEV0_1_DN_PCIE_STRAP_MISC_BASE_IDX                                                   5
#define regRCC_DWN_DEV0_1_DN_PCIE_STRAP_MISC2                                                           0x8d6c
#define regRCC_DWN_DEV0_1_DN_PCIE_STRAP_MISC2_BASE_IDX                                                  5


// addressBlock: nbio_nbif0_rcc_dwnp_dev0_BIFDEC1
// base address: 0x10120000
#define regRCC_DWNP_DEV0_1_PCIE_ERR_CNTL                                                                0x8d6f
#define regRCC_DWNP_DEV0_1_PCIE_ERR_CNTL_BASE_IDX                                                       5
#define regRCC_DWNP_DEV0_1_PCIE_RX_CNTL                                                                 0x8d70
#define regRCC_DWNP_DEV0_1_PCIE_RX_CNTL_BASE_IDX                                                        5
#define regRCC_DWNP_DEV0_1_PCIE_LC_SPEED_CNTL                                                           0x8d71
#define regRCC_DWNP_DEV0_1_PCIE_LC_SPEED_CNTL_BASE_IDX                                                  5
#define regRCC_DWNP_DEV0_1_PCIE_LC_CNTL2                                                                0x8d72
#define regRCC_DWNP_DEV0_1_PCIE_LC_CNTL2_BASE_IDX                                                       5
#define regRCC_DWNP_DEV0_1_PCIEP_STRAP_MISC                                                             0x8d73
#define regRCC_DWNP_DEV0_1_PCIEP_STRAP_MISC_BASE_IDX                                                    5
#define regRCC_DWNP_DEV0_1_LTR_MSG_INFO_FROM_EP                                                         0x8d74
#define regRCC_DWNP_DEV0_1_LTR_MSG_INFO_FROM_EP_BASE_IDX                                                5


// addressBlock: nbio_nbif0_rcc_dev0_BIFDEC1
// base address: 0x10120000
#define regRCC_DEV0_1_RCC_ERR_INT_CNTL                                                                  0x8da6
#define regRCC_DEV0_1_RCC_ERR_INT_CNTL_BASE_IDX                                                         5
#define regRCC_DEV0_1_RCC_BACO_CNTL_MISC                                                                0x8da7
#define regRCC_DEV0_1_RCC_BACO_CNTL_MISC_BASE_IDX                                                       5
#define regRCC_DEV0_1_RCC_RESET_EN                                                                      0x8da8
#define regRCC_DEV0_1_RCC_RESET_EN_BASE_IDX                                                             5
#define regRCC_DEV0_1_RCC_VDM_SUPPORT                                                                   0x8da9
#define regRCC_DEV0_1_RCC_VDM_SUPPORT_BASE_IDX                                                          5
#define regRCC_DEV0_1_RCC_MARGIN_PARAM_CNTL0                                                            0x8daa
#define regRCC_DEV0_1_RCC_MARGIN_PARAM_CNTL0_BASE_IDX                                                   5
#define regRCC_DEV0_1_RCC_MARGIN_PARAM_CNTL1                                                            0x8dab
#define regRCC_DEV0_1_RCC_MARGIN_PARAM_CNTL1_BASE_IDX                                                   5
#define regRCC_DEV0_1_RCC_GPUIOV_REGION                                                                 0x8dac
#define regRCC_DEV0_1_RCC_GPUIOV_REGION_BASE_IDX                                                        5
#define regRCC_DEV0_1_RCC_GPU_HOSTVM_EN                                                                 0x8dad
#define regRCC_DEV0_1_RCC_GPU_HOSTVM_EN_BASE_IDX                                                        5
#define regRCC_DEV0_1_RCC_CONSOLE_IOV_MODE_CNTL                                                         0x8dae
#define regRCC_DEV0_1_RCC_CONSOLE_IOV_MODE_CNTL_BASE_IDX                                                5
#define regRCC_DEV0_1_RCC_CONSOLE_IOV_FIRST_VF_OFFSET                                                   0x8daf
#define regRCC_DEV0_1_RCC_CONSOLE_IOV_FIRST_VF_OFFSET_BASE_IDX                                          5
#define regRCC_DEV0_1_RCC_CONSOLE_IOV_VF_STRIDE                                                         0x8daf
#define regRCC_DEV0_1_RCC_CONSOLE_IOV_VF_STRIDE_BASE_IDX                                                5
#define regRCC_DEV0_1_RCC_PEER_REG_RANGE0                                                               0x8dde
#define regRCC_DEV0_1_RCC_PEER_REG_RANGE0_BASE_IDX                                                      5
#define regRCC_DEV0_1_RCC_PEER_REG_RANGE1                                                               0x8ddf
#define regRCC_DEV0_1_RCC_PEER_REG_RANGE1_BASE_IDX                                                      5
#define regRCC_DEV0_1_RCC_BUS_CNTL                                                                      0x8de1
#define regRCC_DEV0_1_RCC_BUS_CNTL_BASE_IDX                                                             5
#define regRCC_DEV0_1_RCC_CONFIG_CNTL                                                                   0x8de2
#define regRCC_DEV0_1_RCC_CONFIG_CNTL_BASE_IDX                                                          5
#define regRCC_DEV0_1_RCC_CONFIG_F0_BASE                                                                0x8de6
#define regRCC_DEV0_1_RCC_CONFIG_F0_BASE_BASE_IDX                                                       5
#define regRCC_DEV0_1_RCC_CONFIG_APER_SIZE                                                              0x8de7
#define regRCC_DEV0_1_RCC_CONFIG_APER_SIZE_BASE_IDX                                                     5
#define regRCC_DEV0_1_RCC_CONFIG_REG_APER_SIZE                                                          0x8de8
#define regRCC_DEV0_1_RCC_CONFIG_REG_APER_SIZE_BASE_IDX                                                 5
#define regRCC_DEV0_1_RCC_XDMA_LO                                                                       0x8de9
#define regRCC_DEV0_1_RCC_XDMA_LO_BASE_IDX                                                              5
#define regRCC_DEV0_1_RCC_XDMA_HI                                                                       0x8dea
#define regRCC_DEV0_1_RCC_XDMA_HI_BASE_IDX                                                              5
#define regRCC_DEV0_1_RCC_FEATURES_CONTROL_MISC                                                         0x8deb
#define regRCC_DEV0_1_RCC_FEATURES_CONTROL_MISC_BASE_IDX                                                5
#define regRCC_DEV0_1_RCC_BUSNUM_CNTL1                                                                  0x8dec
#define regRCC_DEV0_1_RCC_BUSNUM_CNTL1_BASE_IDX                                                         5
#define regRCC_DEV0_1_RCC_BUSNUM_LIST0                                                                  0x8ded
#define regRCC_DEV0_1_RCC_BUSNUM_LIST0_BASE_IDX                                                         5
#define regRCC_DEV0_1_RCC_BUSNUM_LIST1                                                                  0x8dee
#define regRCC_DEV0_1_RCC_BUSNUM_LIST1_BASE_IDX                                                         5
#define regRCC_DEV0_1_RCC_BUSNUM_CNTL2                                                                  0x8def
#define regRCC_DEV0_1_RCC_BUSNUM_CNTL2_BASE_IDX                                                         5
#define regRCC_DEV0_1_RCC_CAPTURE_HOST_BUSNUM                                                           0x8df0
#define regRCC_DEV0_1_RCC_CAPTURE_HOST_BUSNUM_BASE_IDX                                                  5
#define regRCC_DEV0_1_RCC_HOST_BUSNUM                                                                   0x8df1
#define regRCC_DEV0_1_RCC_HOST_BUSNUM_BASE_IDX                                                          5
#define regRCC_DEV0_1_RCC_PEER0_FB_OFFSET_HI                                                            0x8df2
#define regRCC_DEV0_1_RCC_PEER0_FB_OFFSET_HI_BASE_IDX                                                   5
#define regRCC_DEV0_1_RCC_PEER0_FB_OFFSET_LO                                                            0x8df3
#define regRCC_DEV0_1_RCC_PEER0_FB_OFFSET_LO_BASE_IDX                                                   5
#define regRCC_DEV0_1_RCC_PEER1_FB_OFFSET_HI                                                            0x8df4
#define regRCC_DEV0_1_RCC_PEER1_FB_OFFSET_HI_BASE_IDX                                                   5
#define regRCC_DEV0_1_RCC_PEER1_FB_OFFSET_LO                                                            0x8df5
#define regRCC_DEV0_1_RCC_PEER1_FB_OFFSET_LO_BASE_IDX                                                   5
#define regRCC_DEV0_1_RCC_PEER2_FB_OFFSET_HI                                                            0x8df6
#define regRCC_DEV0_1_RCC_PEER2_FB_OFFSET_HI_BASE_IDX                                                   5
#define regRCC_DEV0_1_RCC_PEER2_FB_OFFSET_LO                                                            0x8df7
#define regRCC_DEV0_1_RCC_PEER2_FB_OFFSET_LO_BASE_IDX                                                   5
#define regRCC_DEV0_1_RCC_PEER3_FB_OFFSET_HI                                                            0x8df8
#define regRCC_DEV0_1_RCC_PEER3_FB_OFFSET_HI_BASE_IDX                                                   5
#define regRCC_DEV0_1_RCC_PEER3_FB_OFFSET_LO                                                            0x8df9
#define regRCC_DEV0_1_RCC_PEER3_FB_OFFSET_LO_BASE_IDX                                                   5
#define regRCC_DEV0_1_RCC_DEVFUNCNUM_LIST0                                                              0x8dfa
#define regRCC_DEV0_1_RCC_DEVFUNCNUM_LIST0_BASE_IDX                                                     5
#define regRCC_DEV0_1_RCC_DEVFUNCNUM_LIST1                                                              0x8dfb
#define regRCC_DEV0_1_RCC_DEVFUNCNUM_LIST1_BASE_IDX                                                     5
#define regRCC_DEV0_1_RCC_DEV0_LINK_CNTL                                                                0x8dfd
#define regRCC_DEV0_1_RCC_DEV0_LINK_CNTL_BASE_IDX                                                       5
#define regRCC_DEV0_1_RCC_CMN_LINK_CNTL                                                                 0x8dfe
#define regRCC_DEV0_1_RCC_CMN_LINK_CNTL_BASE_IDX                                                        5
#define regRCC_DEV0_1_RCC_EP_REQUESTERID_RESTORE                                                        0x8dff
#define regRCC_DEV0_1_RCC_EP_REQUESTERID_RESTORE_BASE_IDX                                               5
#define regRCC_DEV0_1_RCC_LTR_LSWITCH_CNTL                                                              0x8e00
#define regRCC_DEV0_1_RCC_LTR_LSWITCH_CNTL_BASE_IDX                                                     5
#define regRCC_DEV0_1_RCC_MH_ARB_CNTL                                                                   0x8e01
#define regRCC_DEV0_1_RCC_MH_ARB_CNTL_BASE_IDX                                                          5


// addressBlock: nbio_nbif0_bif_bx_BIFDEC1
// base address: 0x10120000
#define regBIF_BX1_CC_BIF_BX_STRAP0                                                                     0x8e02
#define regBIF_BX1_CC_BIF_BX_STRAP0_BASE_IDX                                                            5
#define regBIF_BX1_CC_BIF_BX_PINSTRAP0                                                                  0x8e04
#define regBIF_BX1_CC_BIF_BX_PINSTRAP0_BASE_IDX                                                         5
#define regBIF_BX1_BIF_MM_INDACCESS_CNTL                                                                0x8e06
#define regBIF_BX1_BIF_MM_INDACCESS_CNTL_BASE_IDX                                                       5
#define regBIF_BX1_BUS_CNTL                                                                             0x8e07
#define regBIF_BX1_BUS_CNTL_BASE_IDX                                                                    5
#define regBIF_BX1_BIF_SCRATCH0                                                                         0x8e08
#define regBIF_BX1_BIF_SCRATCH0_BASE_IDX                                                                5
#define regBIF_BX1_BIF_SCRATCH1                                                                         0x8e09
#define regBIF_BX1_BIF_SCRATCH1_BASE_IDX                                                                5
#define regBIF_BX1_BX_RESET_EN                                                                          0x8e0d
#define regBIF_BX1_BX_RESET_EN_BASE_IDX                                                                 5
#define regBIF_BX1_MM_CFGREGS_CNTL                                                                      0x8e0e
#define regBIF_BX1_MM_CFGREGS_CNTL_BASE_IDX                                                             5
#define regBIF_BX1_BX_RESET_CNTL                                                                        0x8e10
#define regBIF_BX1_BX_RESET_CNTL_BASE_IDX                                                               5
#define regBIF_BX1_INTERRUPT_CNTL                                                                       0x8e11
#define regBIF_BX1_INTERRUPT_CNTL_BASE_IDX                                                              5
#define regBIF_BX1_INTERRUPT_CNTL2                                                                      0x8e12
#define regBIF_BX1_INTERRUPT_CNTL2_BASE_IDX                                                             5
#define regBIF_BX1_CLKREQB_PAD_CNTL                                                                     0x8e18
#define regBIF_BX1_CLKREQB_PAD_CNTL_BASE_IDX                                                            5
#define regBIF_BX1_BIF_FEATURES_CONTROL_MISC                                                            0x8e1b
#define regBIF_BX1_BIF_FEATURES_CONTROL_MISC_BASE_IDX                                                   5
#define regBIF_BX1_BIF_DOORBELL_CNTL                                                                    0x8e1c
#define regBIF_BX1_BIF_DOORBELL_CNTL_BASE_IDX                                                           5
#define regBIF_BX1_BIF_DOORBELL_INT_CNTL                                                                0x8e1d
#define regBIF_BX1_BIF_DOORBELL_INT_CNTL_BASE_IDX                                                       5
#define regBIF_BX1_BIF_FB_EN                                                                            0x8e1f
#define regBIF_BX1_BIF_FB_EN_BASE_IDX                                                                   5
#define regBIF_BX1_BIF_INTR_CNTL                                                                        0x8e20
#define regBIF_BX1_BIF_INTR_CNTL_BASE_IDX                                                               5
#define regBIF_BX1_BIF_MST_TRANS_PENDING_VF                                                             0x8e29
#define regBIF_BX1_BIF_MST_TRANS_PENDING_VF_BASE_IDX                                                    5
#define regBIF_BX1_BIF_SLV_TRANS_PENDING_VF                                                             0x8e2a
#define regBIF_BX1_BIF_SLV_TRANS_PENDING_VF_BASE_IDX                                                    5
#define regBIF_BX1_MEM_TYPE_CNTL                                                                        0x8e31
#define regBIF_BX1_MEM_TYPE_CNTL_BASE_IDX                                                               5
#define regBIF_BX1_NBIF_GFX_ADDR_LUT_CNTL                                                               0x8e33
#define regBIF_BX1_NBIF_GFX_ADDR_LUT_CNTL_BASE_IDX                                                      5
#define regBIF_BX1_NBIF_GFX_ADDR_LUT_0                                                                  0x8e34
#define regBIF_BX1_NBIF_GFX_ADDR_LUT_0_BASE_IDX                                                         5
#define regBIF_BX1_NBIF_GFX_ADDR_LUT_1                                                                  0x8e35
#define regBIF_BX1_NBIF_GFX_ADDR_LUT_1_BASE_IDX                                                         5
#define regBIF_BX1_NBIF_GFX_ADDR_LUT_2                                                                  0x8e36
#define regBIF_BX1_NBIF_GFX_ADDR_LUT_2_BASE_IDX                                                         5
#define regBIF_BX1_NBIF_GFX_ADDR_LUT_3                                                                  0x8e37
#define regBIF_BX1_NBIF_GFX_ADDR_LUT_3_BASE_IDX                                                         5
#define regBIF_BX1_NBIF_GFX_ADDR_LUT_4                                                                  0x8e38
#define regBIF_BX1_NBIF_GFX_ADDR_LUT_4_BASE_IDX                                                         5
#define regBIF_BX1_NBIF_GFX_ADDR_LUT_5                                                                  0x8e39
#define regBIF_BX1_NBIF_GFX_ADDR_LUT_5_BASE_IDX                                                         5
#define regBIF_BX1_NBIF_GFX_ADDR_LUT_6                                                                  0x8e3a
#define regBIF_BX1_NBIF_GFX_ADDR_LUT_6_BASE_IDX                                                         5
#define regBIF_BX1_NBIF_GFX_ADDR_LUT_7                                                                  0x8e3b
#define regBIF_BX1_NBIF_GFX_ADDR_LUT_7_BASE_IDX                                                         5
#define regBIF_BX1_NBIF_GFX_ADDR_LUT_8                                                                  0x8e3c
#define regBIF_BX1_NBIF_GFX_ADDR_LUT_8_BASE_IDX                                                         5
#define regBIF_BX1_NBIF_GFX_ADDR_LUT_9                                                                  0x8e3d
#define regBIF_BX1_NBIF_GFX_ADDR_LUT_9_BASE_IDX                                                         5
#define regBIF_BX1_NBIF_GFX_ADDR_LUT_10                                                                 0x8e3e
#define regBIF_BX1_NBIF_GFX_ADDR_LUT_10_BASE_IDX                                                        5
#define regBIF_BX1_NBIF_GFX_ADDR_LUT_11                                                                 0x8e3f
#define regBIF_BX1_NBIF_GFX_ADDR_LUT_11_BASE_IDX                                                        5
#define regBIF_BX1_NBIF_GFX_ADDR_LUT_12                                                                 0x8e40
#define regBIF_BX1_NBIF_GFX_ADDR_LUT_12_BASE_IDX                                                        5
#define regBIF_BX1_NBIF_GFX_ADDR_LUT_13                                                                 0x8e41
#define regBIF_BX1_NBIF_GFX_ADDR_LUT_13_BASE_IDX                                                        5
#define regBIF_BX1_NBIF_GFX_ADDR_LUT_14                                                                 0x8e42
#define regBIF_BX1_NBIF_GFX_ADDR_LUT_14_BASE_IDX                                                        5
#define regBIF_BX1_NBIF_GFX_ADDR_LUT_15                                                                 0x8e43
#define regBIF_BX1_NBIF_GFX_ADDR_LUT_15_BASE_IDX                                                        5
#define regBIF_BX1_VF_REGWR_EN                                                                          0x8e44
#define regBIF_BX1_VF_REGWR_EN_BASE_IDX                                                                 5
#define regBIF_BX1_VF_DOORBELL_EN                                                                       0x8e45
#define regBIF_BX1_VF_DOORBELL_EN_BASE_IDX                                                              5
#define regBIF_BX1_VF_FB_EN                                                                             0x8e46
#define regBIF_BX1_VF_FB_EN_BASE_IDX                                                                    5
#define regBIF_BX1_VF_REGWR_STATUS                                                                      0x8e47
#define regBIF_BX1_VF_REGWR_STATUS_BASE_IDX                                                             5
#define regBIF_BX1_VF_DOORBELL_STATUS                                                                   0x8e48
#define regBIF_BX1_VF_DOORBELL_STATUS_BASE_IDX                                                          5
#define regBIF_BX1_VF_FB_STATUS                                                                         0x8e49
#define regBIF_BX1_VF_FB_STATUS_BASE_IDX                                                                5
#define regBIF_BX1_REMAP_HDP_MEM_FLUSH_CNTL                                                             0x8e4d
#define regBIF_BX1_REMAP_HDP_MEM_FLUSH_CNTL_BASE_IDX                                                    5
#define regBIF_BX1_REMAP_HDP_REG_FLUSH_CNTL                                                             0x8e4e
#define regBIF_BX1_REMAP_HDP_REG_FLUSH_CNTL_BASE_IDX                                                    5
#define regBIF_BX1_BIF_RB_CNTL                                                                          0x8e4f
#define regBIF_BX1_BIF_RB_CNTL_BASE_IDX                                                                 5
#define regBIF_BX1_BIF_RB_BASE                                                                          0x8e50
#define regBIF_BX1_BIF_RB_BASE_BASE_IDX                                                                 5
#define regBIF_BX1_BIF_RB_RPTR                                                                          0x8e51
#define regBIF_BX1_BIF_RB_RPTR_BASE_IDX                                                                 5
#define regBIF_BX1_BIF_RB_WPTR                                                                          0x8e52
#define regBIF_BX1_BIF_RB_WPTR_BASE_IDX                                                                 5
#define regBIF_BX1_BIF_RB_WPTR_ADDR_HI                                                                  0x8e53
#define regBIF_BX1_BIF_RB_WPTR_ADDR_HI_BASE_IDX                                                         5
#define regBIF_BX1_BIF_RB_WPTR_ADDR_LO                                                                  0x8e54
#define regBIF_BX1_BIF_RB_WPTR_ADDR_LO_BASE_IDX                                                         5
#define regBIF_BX1_MAILBOX_INDEX                                                                        0x8e55
#define regBIF_BX1_MAILBOX_INDEX_BASE_IDX                                                               5
#define regBIF_BX1_BIF_VCN0_GPUIOV_CFG_SIZE                                                             0x8e63
#define regBIF_BX1_BIF_VCN0_GPUIOV_CFG_SIZE_BASE_IDX                                                    5
#define regBIF_BX1_BIF_VCN1_GPUIOV_CFG_SIZE                                                             0x8e64
#define regBIF_BX1_BIF_VCN1_GPUIOV_CFG_SIZE_BASE_IDX                                                    5
#define regBIF_BX1_BIF_GFX_SDMA_GPUIOV_CFG_SIZE                                                         0x8e65
#define regBIF_BX1_BIF_GFX_SDMA_GPUIOV_CFG_SIZE_BASE_IDX                                                5
#define regBIF_BX1_BIF_PERSTB_PAD_CNTL                                                                  0x8e68
#define regBIF_BX1_BIF_PERSTB_PAD_CNTL_BASE_IDX                                                         5
#define regBIF_BX1_BIF_PX_EN_PAD_CNTL                                                                   0x8e69
#define regBIF_BX1_BIF_PX_EN_PAD_CNTL_BASE_IDX                                                          5
#define regBIF_BX1_BIF_REFPADKIN_PAD_CNTL                                                               0x8e6a
#define regBIF_BX1_BIF_REFPADKIN_PAD_CNTL_BASE_IDX                                                      5
#define regBIF_BX1_BIF_CLKREQB_PAD_CNTL                                                                 0x8e6b
#define regBIF_BX1_BIF_CLKREQB_PAD_CNTL_BASE_IDX                                                        5
#define regBIF_BX1_BIF_PWRBRK_PAD_CNTL                                                                  0x8e6c
#define regBIF_BX1_BIF_PWRBRK_PAD_CNTL_BASE_IDX                                                         5
#define regBIF_BX1_BIF_WAKEB_PAD_CNTL                                                                   0x8e6d
#define regBIF_BX1_BIF_WAKEB_PAD_CNTL_BASE_IDX                                                          5
#define regBIF_BX1_BIF_VAUX_PRESENT_PAD_CNTL                                                            0x8e6e
#define regBIF_BX1_BIF_VAUX_PRESENT_PAD_CNTL_BASE_IDX                                                   5
#define regBIF_BX1_PCIE_PAR_SAVE_RESTORE_CNTL                                                           0x8e70
#define regBIF_BX1_PCIE_PAR_SAVE_RESTORE_CNTL_BASE_IDX                                                  5
#define regBIF_BX1_BIF_S5_MEM_POWER_CTRL0                                                               0x8e71
#define regBIF_BX1_BIF_S5_MEM_POWER_CTRL0_BASE_IDX                                                      5
#define regBIF_BX1_BIF_S5_MEM_POWER_CTRL1                                                               0x8e72
#define regBIF_BX1_BIF_S5_MEM_POWER_CTRL1_BASE_IDX                                                      5
#define regBIF_BX1_BIF_S5_DUMMY_REGS                                                                    0x8e73
#define regBIF_BX1_BIF_S5_DUMMY_REGS_BASE_IDX                                                           5


// addressBlock: nbio_nbif0_bif_bx_pf_BIFPFVFDEC1
// base address: 0x10120000
#define regBIF_BX_PF1_BIF_BME_STATUS                                                                    0x8e0b
#define regBIF_BX_PF1_BIF_BME_STATUS_BASE_IDX                                                           5
#define regBIF_BX_PF1_BIF_ATOMIC_ERR_LOG                                                                0x8e0c
#define regBIF_BX_PF1_BIF_ATOMIC_ERR_LOG_BASE_IDX                                                       5
#define regBIF_BX_PF1_DOORBELL_SELFRING_GPA_APER_BASE_HIGH                                              0x8e13
#define regBIF_BX_PF1_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX                                     5
#define regBIF_BX_PF1_DOORBELL_SELFRING_GPA_APER_BASE_LOW                                               0x8e14
#define regBIF_BX_PF1_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX                                      5
#define regBIF_BX_PF1_DOORBELL_SELFRING_GPA_APER_CNTL                                                   0x8e15
#define regBIF_BX_PF1_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX                                          5
#define regBIF_BX_PF1_HDP_REG_COHERENCY_FLUSH_CNTL                                                      0x8e16
#define regBIF_BX_PF1_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX                                             5
#define regBIF_BX_PF1_HDP_MEM_COHERENCY_FLUSH_CNTL                                                      0x8e17
#define regBIF_BX_PF1_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX                                             5
#define regBIF_BX_PF1_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL                                                 0x8e19
#define regBIF_BX_PF1_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL_BASE_IDX                                        5
#define regBIF_BX_PF1_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL                                            0x8e1a
#define regBIF_BX_PF1_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL_BASE_IDX                                   5
#define regBIF_BX_PF1_GPU_HDP_FLUSH_ONLY_REQ                                                            0x8e24
#define regBIF_BX_PF1_GPU_HDP_FLUSH_ONLY_REQ_BASE_IDX                                                   5
#define regBIF_BX_PF1_GPU_HDP_INVALIDATE_ONLY_REQ                                                       0x8e25
#define regBIF_BX_PF1_GPU_HDP_INVALIDATE_ONLY_REQ_BASE_IDX                                              5
#define regBIF_BX_PF1_GPU_HDP_FLUSH_REQ                                                                 0x8e26
#define regBIF_BX_PF1_GPU_HDP_FLUSH_REQ_BASE_IDX                                                        5
#define regBIF_BX_PF1_GPU_HDP_FLUSH_DONE                                                                0x8e27
#define regBIF_BX_PF1_GPU_HDP_FLUSH_DONE_BASE_IDX                                                       5
#define regBIF_BX_PF1_BIF_TRANS_PENDING                                                                 0x8e28
#define regBIF_BX_PF1_BIF_TRANS_PENDING_BASE_IDX                                                        5
#define regBIF_BX_PF1_NBIF_GFX_ADDR_LUT_BYPASS                                                          0x8e32
#define regBIF_BX_PF1_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX                                                 5
#define regBIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW0                                                            0x8e56
#define regBIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX                                                   5
#define regBIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW1                                                            0x8e57
#define regBIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX                                                   5
#define regBIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW2                                                            0x8e58
#define regBIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX                                                   5
#define regBIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW3                                                            0x8e59
#define regBIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX                                                   5
#define regBIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW0                                                            0x8e5a
#define regBIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX                                                   5
#define regBIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW1                                                            0x8e5b
#define regBIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX                                                   5
#define regBIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW2                                                            0x8e5c
#define regBIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX                                                   5
#define regBIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW3                                                            0x8e5d
#define regBIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX                                                   5
#define regBIF_BX_PF1_MAILBOX_CONTROL                                                                   0x8e5e
#define regBIF_BX_PF1_MAILBOX_CONTROL_BASE_IDX                                                          5
#define regBIF_BX_PF1_MAILBOX_INT_CNTL                                                                  0x8e5f
#define regBIF_BX_PF1_MAILBOX_INT_CNTL_BASE_IDX                                                         5
#define regBIF_BX_PF1_BIF_VMHV_MAILBOX                                                                  0x8e60
#define regBIF_BX_PF1_BIF_VMHV_MAILBOX_BASE_IDX                                                         5


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#define regRCC_STRAP2_RCC_DEV0_PORT_STRAP0                                                              0xc400
#define regRCC_STRAP2_RCC_DEV0_PORT_STRAP0_BASE_IDX                                                     5
#define regRCC_STRAP2_RCC_DEV0_PORT_STRAP1                                                              0xc401
#define regRCC_STRAP2_RCC_DEV0_PORT_STRAP1_BASE_IDX                                                     5
#define regRCC_STRAP2_RCC_DEV0_PORT_STRAP2                                                              0xc402
#define regRCC_STRAP2_RCC_DEV0_PORT_STRAP2_BASE_IDX                                                     5
#define regRCC_STRAP2_RCC_DEV0_PORT_STRAP3                                                              0xc403
#define regRCC_STRAP2_RCC_DEV0_PORT_STRAP3_BASE_IDX                                                     5
#define regRCC_STRAP2_RCC_DEV0_PORT_STRAP4                                                              0xc404
#define regRCC_STRAP2_RCC_DEV0_PORT_STRAP4_BASE_IDX                                                     5
#define regRCC_STRAP2_RCC_DEV0_PORT_STRAP5                                                              0xc405
#define regRCC_STRAP2_RCC_DEV0_PORT_STRAP5_BASE_IDX                                                     5
#define regRCC_STRAP2_RCC_DEV0_PORT_STRAP6                                                              0xc406
#define regRCC_STRAP2_RCC_DEV0_PORT_STRAP6_BASE_IDX                                                     5
#define regRCC_STRAP2_RCC_DEV0_PORT_STRAP7                                                              0xc407
#define regRCC_STRAP2_RCC_DEV0_PORT_STRAP7_BASE_IDX                                                     5
#define regRCC_STRAP2_RCC_DEV0_PORT_STRAP8                                                              0xc408
#define regRCC_STRAP2_RCC_DEV0_PORT_STRAP8_BASE_IDX                                                     5
#define regRCC_STRAP2_RCC_DEV0_PORT_STRAP9                                                              0xc409
#define regRCC_STRAP2_RCC_DEV0_PORT_STRAP9_BASE_IDX                                                     5
#define regRCC_DEV1_PORT_STRAP0                                                                         0xc480
#define regRCC_DEV1_PORT_STRAP0_BASE_IDX                                                                5
#define regRCC_DEV1_PORT_STRAP1                                                                         0xc481
#define regRCC_DEV1_PORT_STRAP1_BASE_IDX                                                                5
#define regRCC_DEV1_PORT_STRAP2                                                                         0xc482
#define regRCC_DEV1_PORT_STRAP2_BASE_IDX                                                                5
#define regRCC_DEV1_PORT_STRAP3                                                                         0xc483
#define regRCC_DEV1_PORT_STRAP3_BASE_IDX                                                                5
#define regRCC_DEV1_PORT_STRAP4                                                                         0xc484
#define regRCC_DEV1_PORT_STRAP4_BASE_IDX                                                                5
#define regRCC_DEV1_PORT_STRAP5                                                                         0xc485
#define regRCC_DEV1_PORT_STRAP5_BASE_IDX                                                                5
#define regRCC_DEV1_PORT_STRAP6                                                                         0xc486
#define regRCC_DEV1_PORT_STRAP6_BASE_IDX                                                                5
#define regRCC_DEV1_PORT_STRAP7                                                                         0xc487
#define regRCC_DEV1_PORT_STRAP7_BASE_IDX                                                                5
#define regRCC_DEV1_PORT_STRAP8                                                                         0xc488
#define regRCC_DEV1_PORT_STRAP8_BASE_IDX                                                                5
#define regRCC_DEV1_PORT_STRAP9                                                                         0xc489
#define regRCC_DEV1_PORT_STRAP9_BASE_IDX                                                                5
#define regRCC_DEV2_PORT_STRAP0                                                                         0xc500
#define regRCC_DEV2_PORT_STRAP0_BASE_IDX                                                                5
#define regRCC_DEV2_PORT_STRAP1                                                                         0xc501
#define regRCC_DEV2_PORT_STRAP1_BASE_IDX                                                                5
#define regRCC_DEV2_PORT_STRAP2                                                                         0xc502
#define regRCC_DEV2_PORT_STRAP2_BASE_IDX                                                                5
#define regRCC_DEV2_PORT_STRAP3                                                                         0xc503
#define regRCC_DEV2_PORT_STRAP3_BASE_IDX                                                                5
#define regRCC_DEV2_PORT_STRAP4                                                                         0xc504
#define regRCC_DEV2_PORT_STRAP4_BASE_IDX                                                                5
#define regRCC_DEV2_PORT_STRAP5                                                                         0xc505
#define regRCC_DEV2_PORT_STRAP5_BASE_IDX                                                                5
#define regRCC_DEV2_PORT_STRAP6                                                                         0xc506
#define regRCC_DEV2_PORT_STRAP6_BASE_IDX                                                                5
#define regRCC_DEV2_PORT_STRAP7                                                                         0xc507
#define regRCC_DEV2_PORT_STRAP7_BASE_IDX                                                                5
#define regRCC_DEV2_PORT_STRAP8                                                                         0xc508
#define regRCC_DEV2_PORT_STRAP8_BASE_IDX                                                                5
#define regRCC_DEV2_PORT_STRAP9                                                                         0xc509
#define regRCC_DEV2_PORT_STRAP9_BASE_IDX                                                                5
#define regRCC_STRAP2_RCC_BIF_STRAP0                                                                    0xc600
#define regRCC_STRAP2_RCC_BIF_STRAP0_BASE_IDX                                                           5
#define regRCC_STRAP2_RCC_BIF_STRAP1                                                                    0xc601
#define regRCC_STRAP2_RCC_BIF_STRAP1_BASE_IDX                                                           5
#define regRCC_STRAP2_RCC_BIF_STRAP2                                                                    0xc602
#define regRCC_STRAP2_RCC_BIF_STRAP2_BASE_IDX                                                           5
#define regRCC_STRAP2_RCC_BIF_STRAP3                                                                    0xc603
#define regRCC_STRAP2_RCC_BIF_STRAP3_BASE_IDX                                                           5
#define regRCC_STRAP2_RCC_BIF_STRAP4                                                                    0xc604
#define regRCC_STRAP2_RCC_BIF_STRAP4_BASE_IDX                                                           5
#define regRCC_STRAP2_RCC_BIF_STRAP5                                                                    0xc605
#define regRCC_STRAP2_RCC_BIF_STRAP5_BASE_IDX                                                           5
#define regRCC_STRAP2_RCC_BIF_STRAP6                                                                    0xc606
#define regRCC_STRAP2_RCC_BIF_STRAP6_BASE_IDX                                                           5
#define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP0                                                              0xd000
#define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP0_BASE_IDX                                                     5
#define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP1                                                              0xd001
#define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP1_BASE_IDX                                                     5
#define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP2                                                              0xd002
#define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP2_BASE_IDX                                                     5
#define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP3                                                              0xd003
#define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP3_BASE_IDX                                                     5
#define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP4                                                              0xd004
#define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP4_BASE_IDX                                                     5
#define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP5                                                              0xd005
#define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP5_BASE_IDX                                                     5
#define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP8                                                              0xd008
#define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP8_BASE_IDX                                                     5
#define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP9                                                              0xd009
#define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP9_BASE_IDX                                                     5
#define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP13                                                             0xd00d
#define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP13_BASE_IDX                                                    5
#define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP14                                                             0xd00e
#define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP14_BASE_IDX                                                    5
#define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP0                                                              0xd080
#define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP0_BASE_IDX                                                     5
#define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP2                                                              0xd082
#define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP2_BASE_IDX                                                     5
#define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP3                                                              0xd083
#define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP3_BASE_IDX                                                     5
#define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP4                                                              0xd084
#define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP4_BASE_IDX                                                     5
#define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP5                                                              0xd085
#define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP5_BASE_IDX                                                     5
#define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP6                                                              0xd086
#define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP6_BASE_IDX                                                     5
#define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP7                                                              0xd087
#define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP7_BASE_IDX                                                     5
#define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP10                                                             0xd08a
#define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP10_BASE_IDX                                                    5
#define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP11                                                             0xd08b
#define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP11_BASE_IDX                                                    5
#define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP12                                                             0xd08c
#define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP12_BASE_IDX                                                    5
#define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP13                                                             0xd08d
#define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP13_BASE_IDX                                                    5
#define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP14                                                             0xd08e
#define regRCC_STRAP2_RCC_DEV0_EPF1_STRAP14_BASE_IDX                                                    5
#define regRCC_DEV0_EPF2_STRAP0                                                                         0xd100
#define regRCC_DEV0_EPF2_STRAP0_BASE_IDX                                                                5
#define regRCC_DEV0_EPF2_STRAP2                                                                         0xd102
#define regRCC_DEV0_EPF2_STRAP2_BASE_IDX                                                                5
#define regRCC_DEV0_EPF2_STRAP3                                                                         0xd103
#define regRCC_DEV0_EPF2_STRAP3_BASE_IDX                                                                5
#define regRCC_DEV0_EPF2_STRAP4                                                                         0xd104
#define regRCC_DEV0_EPF2_STRAP4_BASE_IDX                                                                5
#define regRCC_DEV0_EPF2_STRAP5                                                                         0xd105
#define regRCC_DEV0_EPF2_STRAP5_BASE_IDX                                                                5
#define regRCC_DEV0_EPF2_STRAP6                                                                         0xd106
#define regRCC_DEV0_EPF2_STRAP6_BASE_IDX                                                                5
#define regRCC_DEV0_EPF2_STRAP7                                                                         0xd107
#define regRCC_DEV0_EPF2_STRAP7_BASE_IDX                                                                5
#define regRCC_DEV0_EPF2_STRAP10                                                                        0xd10a
#define regRCC_DEV0_EPF2_STRAP10_BASE_IDX                                                               5
#define regRCC_DEV0_EPF2_STRAP11                                                                        0xd10b
#define regRCC_DEV0_EPF2_STRAP11_BASE_IDX                                                               5
#define regRCC_DEV0_EPF2_STRAP12                                                                        0xd10c
#define regRCC_DEV0_EPF2_STRAP12_BASE_IDX                                                               5
#define regRCC_DEV0_EPF2_STRAP13                                                                        0xd10d
#define regRCC_DEV0_EPF2_STRAP13_BASE_IDX                                                               5
#define regRCC_DEV0_EPF2_STRAP14                                                                        0xd10e
#define regRCC_DEV0_EPF2_STRAP14_BASE_IDX                                                               5
#define regRCC_DEV0_EPF3_STRAP0                                                                         0xd180
#define regRCC_DEV0_EPF3_STRAP0_BASE_IDX                                                                5
#define regRCC_DEV0_EPF3_STRAP2                                                                         0xd182
#define regRCC_DEV0_EPF3_STRAP2_BASE_IDX                                                                5
#define regRCC_DEV0_EPF3_STRAP3                                                                         0xd183
#define regRCC_DEV0_EPF3_STRAP3_BASE_IDX                                                                5
#define regRCC_DEV0_EPF3_STRAP4                                                                         0xd184
#define regRCC_DEV0_EPF3_STRAP4_BASE_IDX                                                                5
#define regRCC_DEV0_EPF3_STRAP5                                                                         0xd185
#define regRCC_DEV0_EPF3_STRAP5_BASE_IDX                                                                5
#define regRCC_DEV0_EPF3_STRAP6                                                                         0xd186
#define regRCC_DEV0_EPF3_STRAP6_BASE_IDX                                                                5
#define regRCC_DEV0_EPF3_STRAP7                                                                         0xd187
#define regRCC_DEV0_EPF3_STRAP7_BASE_IDX                                                                5
#define regRCC_DEV0_EPF3_STRAP10                                                                        0xd18a
#define regRCC_DEV0_EPF3_STRAP10_BASE_IDX                                                               5
#define regRCC_DEV0_EPF3_STRAP11                                                                        0xd18b
#define regRCC_DEV0_EPF3_STRAP11_BASE_IDX                                                               5
#define regRCC_DEV0_EPF3_STRAP12                                                                        0xd18c
#define regRCC_DEV0_EPF3_STRAP12_BASE_IDX                                                               5
#define regRCC_DEV0_EPF3_STRAP13                                                                        0xd18d
#define regRCC_DEV0_EPF3_STRAP13_BASE_IDX                                                               5
#define regRCC_DEV0_EPF3_STRAP14                                                                        0xd18e
#define regRCC_DEV0_EPF3_STRAP14_BASE_IDX                                                               5
#define regRCC_DEV0_EPF4_STRAP0                                                                         0xd200
#define regRCC_DEV0_EPF4_STRAP0_BASE_IDX                                                                5
#define regRCC_DEV0_EPF4_STRAP2                                                                         0xd202
#define regRCC_DEV0_EPF4_STRAP2_BASE_IDX                                                                5
#define regRCC_DEV0_EPF4_STRAP3                                                                         0xd203
#define regRCC_DEV0_EPF4_STRAP3_BASE_IDX                                                                5
#define regRCC_DEV0_EPF4_STRAP4                                                                         0xd204
#define regRCC_DEV0_EPF4_STRAP4_BASE_IDX                                                                5
#define regRCC_DEV0_EPF4_STRAP5                                                                         0xd205
#define regRCC_DEV0_EPF4_STRAP5_BASE_IDX                                                                5
#define regRCC_DEV0_EPF4_STRAP6                                                                         0xd206
#define regRCC_DEV0_EPF4_STRAP6_BASE_IDX                                                                5
#define regRCC_DEV0_EPF4_STRAP7                                                                         0xd207
#define regRCC_DEV0_EPF4_STRAP7_BASE_IDX                                                                5
#define regRCC_DEV0_EPF4_STRAP13                                                                        0xd20d
#define regRCC_DEV0_EPF4_STRAP13_BASE_IDX                                                               5
#define regRCC_DEV0_EPF4_STRAP14                                                                        0xd20e
#define regRCC_DEV0_EPF4_STRAP14_BASE_IDX                                                               5
#define regRCC_DEV0_EPF5_STRAP0                                                                         0xd280
#define regRCC_DEV0_EPF5_STRAP0_BASE_IDX                                                                5
#define regRCC_DEV0_EPF5_STRAP2                                                                         0xd282
#define regRCC_DEV0_EPF5_STRAP2_BASE_IDX                                                                5
#define regRCC_DEV0_EPF5_STRAP3                                                                         0xd283
#define regRCC_DEV0_EPF5_STRAP3_BASE_IDX                                                                5
#define regRCC_DEV0_EPF5_STRAP4                                                                         0xd284
#define regRCC_DEV0_EPF5_STRAP4_BASE_IDX                                                                5
#define regRCC_DEV0_EPF5_STRAP5                                                                         0xd285
#define regRCC_DEV0_EPF5_STRAP5_BASE_IDX                                                                5
#define regRCC_DEV0_EPF5_STRAP6                                                                         0xd286
#define regRCC_DEV0_EPF5_STRAP6_BASE_IDX                                                                5
#define regRCC_DEV0_EPF5_STRAP7                                                                         0xd287
#define regRCC_DEV0_EPF5_STRAP7_BASE_IDX                                                                5
#define regRCC_DEV0_EPF5_STRAP13                                                                        0xd28d
#define regRCC_DEV0_EPF5_STRAP13_BASE_IDX                                                               5
#define regRCC_DEV0_EPF5_STRAP14                                                                        0xd28e
#define regRCC_DEV0_EPF5_STRAP14_BASE_IDX                                                               5
#define regRCC_DEV0_EPF6_STRAP0                                                                         0xd300
#define regRCC_DEV0_EPF6_STRAP0_BASE_IDX                                                                5
#define regRCC_DEV0_EPF6_STRAP2                                                                         0xd302
#define regRCC_DEV0_EPF6_STRAP2_BASE_IDX                                                                5
#define regRCC_DEV0_EPF6_STRAP3                                                                         0xd303
#define regRCC_DEV0_EPF6_STRAP3_BASE_IDX                                                                5
#define regRCC_DEV0_EPF6_STRAP4                                                                         0xd304
#define regRCC_DEV0_EPF6_STRAP4_BASE_IDX                                                                5
#define regRCC_DEV0_EPF6_STRAP5                                                                         0xd305
#define regRCC_DEV0_EPF6_STRAP5_BASE_IDX                                                                5
#define regRCC_DEV0_EPF6_STRAP6                                                                         0xd306
#define regRCC_DEV0_EPF6_STRAP6_BASE_IDX                                                                5
#define regRCC_DEV0_EPF6_STRAP7                                                                         0xd307
#define regRCC_DEV0_EPF6_STRAP7_BASE_IDX                                                                5
#define regRCC_DEV0_EPF6_STRAP13                                                                        0xd30d
#define regRCC_DEV0_EPF6_STRAP13_BASE_IDX                                                               5
#define regRCC_DEV0_EPF6_STRAP14                                                                        0xd30e
#define regRCC_DEV0_EPF6_STRAP14_BASE_IDX                                                               5
#define regRCC_DEV0_EPF7_STRAP0                                                                         0xd380
#define regRCC_DEV0_EPF7_STRAP0_BASE_IDX                                                                5
#define regRCC_DEV0_EPF7_STRAP2                                                                         0xd382
#define regRCC_DEV0_EPF7_STRAP2_BASE_IDX                                                                5
#define regRCC_DEV0_EPF7_STRAP3                                                                         0xd383
#define regRCC_DEV0_EPF7_STRAP3_BASE_IDX                                                                5
#define regRCC_DEV0_EPF7_STRAP4                                                                         0xd384
#define regRCC_DEV0_EPF7_STRAP4_BASE_IDX                                                                5
#define regRCC_DEV0_EPF7_STRAP5                                                                         0xd385
#define regRCC_DEV0_EPF7_STRAP5_BASE_IDX                                                                5
#define regRCC_DEV0_EPF7_STRAP6                                                                         0xd386
#define regRCC_DEV0_EPF7_STRAP6_BASE_IDX                                                                5
#define regRCC_DEV0_EPF7_STRAP7                                                                         0xd387
#define regRCC_DEV0_EPF7_STRAP7_BASE_IDX                                                                5
#define regRCC_DEV0_EPF7_STRAP13                                                                        0xd38d
#define regRCC_DEV0_EPF7_STRAP13_BASE_IDX                                                               5
#define regRCC_DEV0_EPF7_STRAP14                                                                        0xd38e
#define regRCC_DEV0_EPF7_STRAP14_BASE_IDX                                                               5
#define regRCC_DEV1_EPF0_STRAP0                                                                         0xd400
#define regRCC_DEV1_EPF0_STRAP0_BASE_IDX                                                                5
#define regRCC_DEV1_EPF0_STRAP2                                                                         0xd402
#define regRCC_DEV1_EPF0_STRAP2_BASE_IDX                                                                5
#define regRCC_DEV1_EPF0_STRAP3                                                                         0xd403
#define regRCC_DEV1_EPF0_STRAP3_BASE_IDX                                                                5
#define regRCC_DEV1_EPF0_STRAP4                                                                         0xd404
#define regRCC_DEV1_EPF0_STRAP4_BASE_IDX                                                                5
#define regRCC_DEV1_EPF0_STRAP5                                                                         0xd405
#define regRCC_DEV1_EPF0_STRAP5_BASE_IDX                                                                5
#define regRCC_DEV1_EPF0_STRAP6                                                                         0xd406
#define regRCC_DEV1_EPF0_STRAP6_BASE_IDX                                                                5
#define regRCC_DEV1_EPF0_STRAP7                                                                         0xd407
#define regRCC_DEV1_EPF0_STRAP7_BASE_IDX                                                                5
#define regRCC_DEV1_EPF0_STRAP13                                                                        0xd40d
#define regRCC_DEV1_EPF0_STRAP13_BASE_IDX                                                               5
#define regRCC_DEV1_EPF0_STRAP14                                                                        0xd40e
#define regRCC_DEV1_EPF0_STRAP14_BASE_IDX                                                               5
#define regRCC_DEV1_EPF1_STRAP0                                                                         0xd480
#define regRCC_DEV1_EPF1_STRAP0_BASE_IDX                                                                5
#define regRCC_DEV1_EPF1_STRAP2                                                                         0xd482
#define regRCC_DEV1_EPF1_STRAP2_BASE_IDX                                                                5
#define regRCC_DEV1_EPF1_STRAP3                                                                         0xd483
#define regRCC_DEV1_EPF1_STRAP3_BASE_IDX                                                                5
#define regRCC_DEV1_EPF1_STRAP4                                                                         0xd484
#define regRCC_DEV1_EPF1_STRAP4_BASE_IDX                                                                5
#define regRCC_DEV1_EPF1_STRAP5                                                                         0xd485
#define regRCC_DEV1_EPF1_STRAP5_BASE_IDX                                                                5
#define regRCC_DEV1_EPF1_STRAP6                                                                         0xd486
#define regRCC_DEV1_EPF1_STRAP6_BASE_IDX                                                                5
#define regRCC_DEV1_EPF1_STRAP7                                                                         0xd487
#define regRCC_DEV1_EPF1_STRAP7_BASE_IDX                                                                5
#define regRCC_DEV1_EPF1_STRAP13                                                                        0xd48d
#define regRCC_DEV1_EPF1_STRAP13_BASE_IDX                                                               5
#define regRCC_DEV1_EPF1_STRAP14                                                                        0xd48e
#define regRCC_DEV1_EPF1_STRAP14_BASE_IDX                                                               5
#define regRCC_DEV1_EPF2_STRAP0                                                                         0xd500
#define regRCC_DEV1_EPF2_STRAP0_BASE_IDX                                                                5
#define regRCC_DEV1_EPF2_STRAP2                                                                         0xd502
#define regRCC_DEV1_EPF2_STRAP2_BASE_IDX                                                                5
#define regRCC_DEV1_EPF2_STRAP3                                                                         0xd503
#define regRCC_DEV1_EPF2_STRAP3_BASE_IDX                                                                5
#define regRCC_DEV1_EPF2_STRAP4                                                                         0xd504
#define regRCC_DEV1_EPF2_STRAP4_BASE_IDX                                                                5
#define regRCC_DEV1_EPF2_STRAP5                                                                         0xd505
#define regRCC_DEV1_EPF2_STRAP5_BASE_IDX                                                                5
#define regRCC_DEV1_EPF2_STRAP6                                                                         0xd506
#define regRCC_DEV1_EPF2_STRAP6_BASE_IDX                                                                5
#define regRCC_DEV1_EPF2_STRAP13                                                                        0xd50d
#define regRCC_DEV1_EPF2_STRAP13_BASE_IDX                                                               5
#define regRCC_DEV1_EPF2_STRAP14                                                                        0xd50e
#define regRCC_DEV1_EPF2_STRAP14_BASE_IDX                                                               5
#define regRCC_DEV1_EPF3_STRAP0                                                                         0xd580
#define regRCC_DEV1_EPF3_STRAP0_BASE_IDX                                                                5
#define regRCC_DEV1_EPF3_STRAP2                                                                         0xd582
#define regRCC_DEV1_EPF3_STRAP2_BASE_IDX                                                                5
#define regRCC_DEV1_EPF3_STRAP3                                                                         0xd583
#define regRCC_DEV1_EPF3_STRAP3_BASE_IDX                                                                5
#define regRCC_DEV1_EPF3_STRAP4                                                                         0xd584
#define regRCC_DEV1_EPF3_STRAP4_BASE_IDX                                                                5
#define regRCC_DEV1_EPF3_STRAP5                                                                         0xd585
#define regRCC_DEV1_EPF3_STRAP5_BASE_IDX                                                                5
#define regRCC_DEV1_EPF3_STRAP6                                                                         0xd586
#define regRCC_DEV1_EPF3_STRAP6_BASE_IDX                                                                5
#define regRCC_DEV1_EPF3_STRAP13                                                                        0xd58d
#define regRCC_DEV1_EPF3_STRAP13_BASE_IDX                                                               5
#define regRCC_DEV1_EPF3_STRAP14                                                                        0xd58e
#define regRCC_DEV1_EPF3_STRAP14_BASE_IDX                                                               5
#define regRCC_DEV1_EPF4_STRAP0                                                                         0xd600
#define regRCC_DEV1_EPF4_STRAP0_BASE_IDX                                                                5
#define regRCC_DEV1_EPF4_STRAP2                                                                         0xd602
#define regRCC_DEV1_EPF4_STRAP2_BASE_IDX                                                                5
#define regRCC_DEV1_EPF4_STRAP3                                                                         0xd603
#define regRCC_DEV1_EPF4_STRAP3_BASE_IDX                                                                5
#define regRCC_DEV1_EPF4_STRAP4                                                                         0xd604
#define regRCC_DEV1_EPF4_STRAP4_BASE_IDX                                                                5
#define regRCC_DEV1_EPF4_STRAP5                                                                         0xd605
#define regRCC_DEV1_EPF4_STRAP5_BASE_IDX                                                                5
#define regRCC_DEV1_EPF4_STRAP6                                                                         0xd606
#define regRCC_DEV1_EPF4_STRAP6_BASE_IDX                                                                5
#define regRCC_DEV1_EPF4_STRAP13                                                                        0xd60d
#define regRCC_DEV1_EPF4_STRAP13_BASE_IDX                                                               5
#define regRCC_DEV1_EPF4_STRAP14                                                                        0xd60e
#define regRCC_DEV1_EPF4_STRAP14_BASE_IDX                                                               5
#define regRCC_DEV1_EPF5_STRAP0                                                                         0xd680
#define regRCC_DEV1_EPF5_STRAP0_BASE_IDX                                                                5
#define regRCC_DEV1_EPF5_STRAP2                                                                         0xd682
#define regRCC_DEV1_EPF5_STRAP2_BASE_IDX                                                                5
#define regRCC_DEV1_EPF5_STRAP3                                                                         0xd683
#define regRCC_DEV1_EPF5_STRAP3_BASE_IDX                                                                5
#define regRCC_DEV1_EPF5_STRAP4                                                                         0xd684
#define regRCC_DEV1_EPF5_STRAP4_BASE_IDX                                                                5
#define regRCC_DEV1_EPF5_STRAP5                                                                         0xd685
#define regRCC_DEV1_EPF5_STRAP5_BASE_IDX                                                                5
#define regRCC_DEV1_EPF5_STRAP6                                                                         0xd686
#define regRCC_DEV1_EPF5_STRAP6_BASE_IDX                                                                5
#define regRCC_DEV1_EPF5_STRAP13                                                                        0xd68d
#define regRCC_DEV1_EPF5_STRAP13_BASE_IDX                                                               5
#define regRCC_DEV1_EPF5_STRAP14                                                                        0xd68e
#define regRCC_DEV1_EPF5_STRAP14_BASE_IDX                                                               5
#define regRCC_DEV2_EPF0_STRAP0                                                                         0xd800
#define regRCC_DEV2_EPF0_STRAP0_BASE_IDX                                                                5
#define regRCC_DEV2_EPF0_STRAP2                                                                         0xd802
#define regRCC_DEV2_EPF0_STRAP2_BASE_IDX                                                                5
#define regRCC_DEV2_EPF0_STRAP3                                                                         0xd803
#define regRCC_DEV2_EPF0_STRAP3_BASE_IDX                                                                5
#define regRCC_DEV2_EPF0_STRAP4                                                                         0xd804
#define regRCC_DEV2_EPF0_STRAP4_BASE_IDX                                                                5
#define regRCC_DEV2_EPF0_STRAP5                                                                         0xd805
#define regRCC_DEV2_EPF0_STRAP5_BASE_IDX                                                                5
#define regRCC_DEV2_EPF0_STRAP6                                                                         0xd806
#define regRCC_DEV2_EPF0_STRAP6_BASE_IDX                                                                5
#define regRCC_DEV2_EPF0_STRAP7                                                                         0xd807
#define regRCC_DEV2_EPF0_STRAP7_BASE_IDX                                                                5
#define regRCC_DEV2_EPF0_STRAP13                                                                        0xd80d
#define regRCC_DEV2_EPF0_STRAP13_BASE_IDX                                                               5
#define regRCC_DEV2_EPF0_STRAP14                                                                        0xd80e
#define regRCC_DEV2_EPF0_STRAP14_BASE_IDX                                                               5
#define regRCC_DEV2_EPF1_STRAP0                                                                         0xd880
#define regRCC_DEV2_EPF1_STRAP0_BASE_IDX                                                                5
#define regRCC_DEV2_EPF1_STRAP2                                                                         0xd882
#define regRCC_DEV2_EPF1_STRAP2_BASE_IDX                                                                5
#define regRCC_DEV2_EPF1_STRAP3                                                                         0xd883
#define regRCC_DEV2_EPF1_STRAP3_BASE_IDX                                                                5
#define regRCC_DEV2_EPF1_STRAP4                                                                         0xd884
#define regRCC_DEV2_EPF1_STRAP4_BASE_IDX                                                                5
#define regRCC_DEV2_EPF1_STRAP5                                                                         0xd885
#define regRCC_DEV2_EPF1_STRAP5_BASE_IDX                                                                5
#define regRCC_DEV2_EPF1_STRAP6                                                                         0xd886
#define regRCC_DEV2_EPF1_STRAP6_BASE_IDX                                                                5
#define regRCC_DEV2_EPF1_STRAP13                                                                        0xd88d
#define regRCC_DEV2_EPF1_STRAP13_BASE_IDX                                                               5
#define regRCC_DEV2_EPF1_STRAP14                                                                        0xd88e
#define regRCC_DEV2_EPF1_STRAP14_BASE_IDX                                                               5
#define regRCC_DEV2_EPF2_STRAP0                                                                         0xd900
#define regRCC_DEV2_EPF2_STRAP0_BASE_IDX                                                                5
#define regRCC_DEV2_EPF2_STRAP2                                                                         0xd902
#define regRCC_DEV2_EPF2_STRAP2_BASE_IDX                                                                5
#define regRCC_DEV2_EPF2_STRAP3                                                                         0xd903
#define regRCC_DEV2_EPF2_STRAP3_BASE_IDX                                                                5
#define regRCC_DEV2_EPF2_STRAP4                                                                         0xd904
#define regRCC_DEV2_EPF2_STRAP4_BASE_IDX                                                                5
#define regRCC_DEV2_EPF2_STRAP5                                                                         0xd905
#define regRCC_DEV2_EPF2_STRAP5_BASE_IDX                                                                5
#define regRCC_DEV2_EPF2_STRAP6                                                                         0xd906
#define regRCC_DEV2_EPF2_STRAP6_BASE_IDX                                                                5
#define regRCC_DEV2_EPF2_STRAP13                                                                        0xd90d
#define regRCC_DEV2_EPF2_STRAP13_BASE_IDX                                                               5
#define regRCC_DEV2_EPF2_STRAP14                                                                        0xd90e
#define regRCC_DEV2_EPF2_STRAP14_BASE_IDX                                                               5


// addressBlock: nbio_nbif0_rcc_dev0_RCCPORTDEC
// base address: 0x10131000
#define regRCC_DEV0_2_RCC_VDM_SUPPORT                                                                   0xc440
#define regRCC_DEV0_2_RCC_VDM_SUPPORT_BASE_IDX                                                          5
#define regRCC_DEV0_2_RCC_BUS_CNTL                                                                      0xc441
#define regRCC_DEV0_2_RCC_BUS_CNTL_BASE_IDX                                                             5
#define regRCC_DEV0_2_RCC_FEATURES_CONTROL_MISC                                                         0xc442
#define regRCC_DEV0_2_RCC_FEATURES_CONTROL_MISC_BASE_IDX                                                5
#define regRCC_DEV0_2_RCC_DEV0_LINK_CNTL                                                                0xc443
#define regRCC_DEV0_2_RCC_DEV0_LINK_CNTL_BASE_IDX                                                       5
#define regRCC_DEV0_2_RCC_CMN_LINK_CNTL                                                                 0xc444
#define regRCC_DEV0_2_RCC_CMN_LINK_CNTL_BASE_IDX                                                        5
#define regRCC_DEV0_2_RCC_EP_REQUESTERID_RESTORE                                                        0xc445
#define regRCC_DEV0_2_RCC_EP_REQUESTERID_RESTORE_BASE_IDX                                               5
#define regRCC_DEV0_2_RCC_LTR_LSWITCH_CNTL                                                              0xc446
#define regRCC_DEV0_2_RCC_LTR_LSWITCH_CNTL_BASE_IDX                                                     5
#define regRCC_DEV0_2_RCC_MH_ARB_CNTL                                                                   0xc447
#define regRCC_DEV0_2_RCC_MH_ARB_CNTL_BASE_IDX                                                          5
#define regRCC_DEV0_2_RCC_MARGIN_PARAM_CNTL0                                                            0xc448
#define regRCC_DEV0_2_RCC_MARGIN_PARAM_CNTL0_BASE_IDX                                                   5
#define regRCC_DEV0_2_RCC_MARGIN_PARAM_CNTL1                                                            0xc449
#define regRCC_DEV0_2_RCC_MARGIN_PARAM_CNTL1_BASE_IDX                                                   5


// addressBlock: nbio_nbif0_rcc_ep_dev0_RCCPORTDEC
// base address: 0x10131000
#define regRCC_EP_DEV0_2_EP_PCIE_SCRATCH                                                                0xc44c
#define regRCC_EP_DEV0_2_EP_PCIE_SCRATCH_BASE_IDX                                                       5
#define regRCC_EP_DEV0_2_EP_PCIE_CNTL                                                                   0xc44e
#define regRCC_EP_DEV0_2_EP_PCIE_CNTL_BASE_IDX                                                          5
#define regRCC_EP_DEV0_2_EP_PCIE_INT_CNTL                                                               0xc44f
#define regRCC_EP_DEV0_2_EP_PCIE_INT_CNTL_BASE_IDX                                                      5
#define regRCC_EP_DEV0_2_EP_PCIE_INT_STATUS                                                             0xc450
#define regRCC_EP_DEV0_2_EP_PCIE_INT_STATUS_BASE_IDX                                                    5
#define regRCC_EP_DEV0_2_EP_PCIE_RX_CNTL2                                                               0xc451
#define regRCC_EP_DEV0_2_EP_PCIE_RX_CNTL2_BASE_IDX                                                      5
#define regRCC_EP_DEV0_2_EP_PCIE_BUS_CNTL                                                               0xc452
#define regRCC_EP_DEV0_2_EP_PCIE_BUS_CNTL_BASE_IDX                                                      5
#define regRCC_EP_DEV0_2_EP_PCIE_CFG_CNTL                                                               0xc453
#define regRCC_EP_DEV0_2_EP_PCIE_CFG_CNTL_BASE_IDX                                                      5
#define regRCC_EP_DEV0_2_EP_PCIE_TX_LTR_CNTL                                                            0xc454
#define regRCC_EP_DEV0_2_EP_PCIE_TX_LTR_CNTL_BASE_IDX                                                   5
#define regRCC_EP_DEV0_2_EP_PCIE_STRAP_MISC                                                             0xc455
#define regRCC_EP_DEV0_2_EP_PCIE_STRAP_MISC_BASE_IDX                                                    5
#define regRCC_EP_DEV0_2_EP_PCIE_STRAP_MISC2                                                            0xc456
#define regRCC_EP_DEV0_2_EP_PCIE_STRAP_MISC2_BASE_IDX                                                   5
#define regRCC_EP_DEV0_2_EP_PCIE_F0_DPA_CAP                                                             0xc457
#define regRCC_EP_DEV0_2_EP_PCIE_F0_DPA_CAP_BASE_IDX                                                    5
#define regRCC_EP_DEV0_2_EP_PCIE_F0_DPA_LATENCY_INDICATOR                                               0xc458
#define regRCC_EP_DEV0_2_EP_PCIE_F0_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
#define regRCC_EP_DEV0_2_EP_PCIE_F0_DPA_CNTL                                                            0xc458
#define regRCC_EP_DEV0_2_EP_PCIE_F0_DPA_CNTL_BASE_IDX                                                   5
#define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0                                               0xc458
#define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                      5
#define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1                                               0xc459
#define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                      5
#define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2                                               0xc459
#define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                      5
#define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3                                               0xc459
#define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                      5
#define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4                                               0xc459
#define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                      5
#define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5                                               0xc45a
#define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                      5
#define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6                                               0xc45a
#define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                      5
#define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7                                               0xc45a
#define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                      5
#define regRCC_EP_DEV0_2_EP_PCIE_PME_CONTROL                                                            0xc45c
#define regRCC_EP_DEV0_2_EP_PCIE_PME_CONTROL_BASE_IDX                                                   5
#define regRCC_EP_DEV0_2_EP_PCIEP_RESERVED                                                              0xc45d
#define regRCC_EP_DEV0_2_EP_PCIEP_RESERVED_BASE_IDX                                                     5
#define regRCC_EP_DEV0_2_EP_PCIE_TX_CNTL                                                                0xc45f
#define regRCC_EP_DEV0_2_EP_PCIE_TX_CNTL_BASE_IDX                                                       5
#define regRCC_EP_DEV0_2_EP_PCIE_TX_REQUESTER_ID                                                        0xc460
#define regRCC_EP_DEV0_2_EP_PCIE_TX_REQUESTER_ID_BASE_IDX                                               5
#define regRCC_EP_DEV0_2_EP_PCIE_ERR_CNTL                                                               0xc461
#define regRCC_EP_DEV0_2_EP_PCIE_ERR_CNTL_BASE_IDX                                                      5
#define regRCC_EP_DEV0_2_EP_PCIE_RX_CNTL                                                                0xc462
#define regRCC_EP_DEV0_2_EP_PCIE_RX_CNTL_BASE_IDX                                                       5
#define regRCC_EP_DEV0_2_EP_PCIE_LC_SPEED_CNTL                                                          0xc463
#define regRCC_EP_DEV0_2_EP_PCIE_LC_SPEED_CNTL_BASE_IDX                                                 5


// addressBlock: nbio_nbif0_rcc_dwn_dev0_RCCPORTDEC
// base address: 0x10131000
#define regRCC_DWN_DEV0_2_DN_PCIE_RESERVED                                                              0xc468
#define regRCC_DWN_DEV0_2_DN_PCIE_RESERVED_BASE_IDX                                                     5
#define regRCC_DWN_DEV0_2_DN_PCIE_SCRATCH                                                               0xc469
#define regRCC_DWN_DEV0_2_DN_PCIE_SCRATCH_BASE_IDX                                                      5
#define regRCC_DWN_DEV0_2_DN_PCIE_CNTL                                                                  0xc46b
#define regRCC_DWN_DEV0_2_DN_PCIE_CNTL_BASE_IDX                                                         5
#define regRCC_DWN_DEV0_2_DN_PCIE_CONFIG_CNTL                                                           0xc46c
#define regRCC_DWN_DEV0_2_DN_PCIE_CONFIG_CNTL_BASE_IDX                                                  5
#define regRCC_DWN_DEV0_2_DN_PCIE_RX_CNTL2                                                              0xc46d
#define regRCC_DWN_DEV0_2_DN_PCIE_RX_CNTL2_BASE_IDX                                                     5
#define regRCC_DWN_DEV0_2_DN_PCIE_BUS_CNTL                                                              0xc46e
#define regRCC_DWN_DEV0_2_DN_PCIE_BUS_CNTL_BASE_IDX                                                     5
#define regRCC_DWN_DEV0_2_DN_PCIE_CFG_CNTL                                                              0xc46f
#define regRCC_DWN_DEV0_2_DN_PCIE_CFG_CNTL_BASE_IDX                                                     5
#define regRCC_DWN_DEV0_2_DN_PCIE_STRAP_F0                                                              0xc470
#define regRCC_DWN_DEV0_2_DN_PCIE_STRAP_F0_BASE_IDX                                                     5
#define regRCC_DWN_DEV0_2_DN_PCIE_STRAP_MISC                                                            0xc471
#define regRCC_DWN_DEV0_2_DN_PCIE_STRAP_MISC_BASE_IDX                                                   5
#define regRCC_DWN_DEV0_2_DN_PCIE_STRAP_MISC2                                                           0xc472
#define regRCC_DWN_DEV0_2_DN_PCIE_STRAP_MISC2_BASE_IDX                                                  5


// addressBlock: nbio_nbif0_rcc_dwnp_dev0_RCCPORTDEC
// base address: 0x10131000
#define regRCC_DWNP_DEV0_2_PCIE_ERR_CNTL                                                                0xc475
#define regRCC_DWNP_DEV0_2_PCIE_ERR_CNTL_BASE_IDX                                                       5
#define regRCC_DWNP_DEV0_2_PCIE_RX_CNTL                                                                 0xc476
#define regRCC_DWNP_DEV0_2_PCIE_RX_CNTL_BASE_IDX                                                        5
#define regRCC_DWNP_DEV0_2_PCIE_LC_SPEED_CNTL                                                           0xc477
#define regRCC_DWNP_DEV0_2_PCIE_LC_SPEED_CNTL_BASE_IDX                                                  5
#define regRCC_DWNP_DEV0_2_PCIE_LC_CNTL2                                                                0xc478
#define regRCC_DWNP_DEV0_2_PCIE_LC_CNTL2_BASE_IDX                                                       5
#define regRCC_DWNP_DEV0_2_PCIEP_STRAP_MISC                                                             0xc479
#define regRCC_DWNP_DEV0_2_PCIEP_STRAP_MISC_BASE_IDX                                                    5
#define regRCC_DWNP_DEV0_2_LTR_MSG_INFO_FROM_EP                                                         0xc47a
#define regRCC_DWNP_DEV0_2_LTR_MSG_INFO_FROM_EP_BASE_IDX                                                5


// addressBlock: nbio_nbif0_rcc_dev1_RCCPORTDEC
// base address: 0x10131200
#define regRCC_DEV1_RCC_VDM_SUPPORT                                                                     0xc4c0
#define regRCC_DEV1_RCC_VDM_SUPPORT_BASE_IDX                                                            5
#define regRCC_DEV1_RCC_BUS_CNTL                                                                        0xc4c1
#define regRCC_DEV1_RCC_BUS_CNTL_BASE_IDX                                                               5
#define regRCC_DEV1_RCC_FEATURES_CONTROL_MISC                                                           0xc4c2
#define regRCC_DEV1_RCC_FEATURES_CONTROL_MISC_BASE_IDX                                                  5
#define regRCC_DEV1_RCC_DEV0_LINK_CNTL                                                                  0xc4c3
#define regRCC_DEV1_RCC_DEV0_LINK_CNTL_BASE_IDX                                                         5
#define regRCC_DEV1_RCC_CMN_LINK_CNTL                                                                   0xc4c4
#define regRCC_DEV1_RCC_CMN_LINK_CNTL_BASE_IDX                                                          5
#define regRCC_DEV1_RCC_EP_REQUESTERID_RESTORE                                                          0xc4c5
#define regRCC_DEV1_RCC_EP_REQUESTERID_RESTORE_BASE_IDX                                                 5
#define regRCC_DEV1_RCC_LTR_LSWITCH_CNTL                                                                0xc4c6
#define regRCC_DEV1_RCC_LTR_LSWITCH_CNTL_BASE_IDX                                                       5
#define regRCC_DEV1_RCC_MH_ARB_CNTL                                                                     0xc4c7
#define regRCC_DEV1_RCC_MH_ARB_CNTL_BASE_IDX                                                            5
#define regRCC_DEV1_RCC_MARGIN_PARAM_CNTL0                                                              0xc4c8
#define regRCC_DEV1_RCC_MARGIN_PARAM_CNTL0_BASE_IDX                                                     5
#define regRCC_DEV1_RCC_MARGIN_PARAM_CNTL1                                                              0xc4c9
#define regRCC_DEV1_RCC_MARGIN_PARAM_CNTL1_BASE_IDX                                                     5


// addressBlock: nbio_nbif0_rcc_ep_dev1_RCCPORTDEC
// base address: 0x10131200
#define regRCC_EP_DEV1_EP_PCIE_SCRATCH                                                                  0xc4cc
#define regRCC_EP_DEV1_EP_PCIE_SCRATCH_BASE_IDX                                                         5
#define regRCC_EP_DEV1_EP_PCIE_CNTL                                                                     0xc4ce
#define regRCC_EP_DEV1_EP_PCIE_CNTL_BASE_IDX                                                            5
#define regRCC_EP_DEV1_EP_PCIE_INT_CNTL                                                                 0xc4cf
#define regRCC_EP_DEV1_EP_PCIE_INT_CNTL_BASE_IDX                                                        5
#define regRCC_EP_DEV1_EP_PCIE_INT_STATUS                                                               0xc4d0
#define regRCC_EP_DEV1_EP_PCIE_INT_STATUS_BASE_IDX                                                      5
#define regRCC_EP_DEV1_EP_PCIE_RX_CNTL2                                                                 0xc4d1
#define regRCC_EP_DEV1_EP_PCIE_RX_CNTL2_BASE_IDX                                                        5
#define regRCC_EP_DEV1_EP_PCIE_BUS_CNTL                                                                 0xc4d2
#define regRCC_EP_DEV1_EP_PCIE_BUS_CNTL_BASE_IDX                                                        5
#define regRCC_EP_DEV1_EP_PCIE_CFG_CNTL                                                                 0xc4d3
#define regRCC_EP_DEV1_EP_PCIE_CFG_CNTL_BASE_IDX                                                        5
#define regRCC_EP_DEV1_EP_PCIE_TX_LTR_CNTL                                                              0xc4d4
#define regRCC_EP_DEV1_EP_PCIE_TX_LTR_CNTL_BASE_IDX                                                     5
#define regRCC_EP_DEV1_EP_PCIE_STRAP_MISC                                                               0xc4d5
#define regRCC_EP_DEV1_EP_PCIE_STRAP_MISC_BASE_IDX                                                      5
#define regRCC_EP_DEV1_EP_PCIE_STRAP_MISC2                                                              0xc4d6
#define regRCC_EP_DEV1_EP_PCIE_STRAP_MISC2_BASE_IDX                                                     5
#define regRCC_EP_DEV1_EP_PCIE_F0_DPA_CAP                                                               0xc4d7
#define regRCC_EP_DEV1_EP_PCIE_F0_DPA_CAP_BASE_IDX                                                      5
#define regRCC_EP_DEV1_EP_PCIE_F0_DPA_LATENCY_INDICATOR                                                 0xc4d8
#define regRCC_EP_DEV1_EP_PCIE_F0_DPA_LATENCY_INDICATOR_BASE_IDX                                        5
#define regRCC_EP_DEV1_EP_PCIE_F0_DPA_CNTL                                                              0xc4d8
#define regRCC_EP_DEV1_EP_PCIE_F0_DPA_CNTL_BASE_IDX                                                     5
#define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0                                                 0xc4d8
#define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                        5
#define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1                                                 0xc4d9
#define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                        5
#define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2                                                 0xc4d9
#define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                        5
#define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3                                                 0xc4d9
#define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                        5
#define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4                                                 0xc4d9
#define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                        5
#define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5                                                 0xc4da
#define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                        5
#define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6                                                 0xc4da
#define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                        5
#define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7                                                 0xc4da
#define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                        5
#define regRCC_EP_DEV1_EP_PCIE_PME_CONTROL                                                              0xc4dc
#define regRCC_EP_DEV1_EP_PCIE_PME_CONTROL_BASE_IDX                                                     5
#define regRCC_EP_DEV1_EP_PCIEP_RESERVED                                                                0xc4dd
#define regRCC_EP_DEV1_EP_PCIEP_RESERVED_BASE_IDX                                                       5
#define regRCC_EP_DEV1_EP_PCIE_TX_CNTL                                                                  0xc4df
#define regRCC_EP_DEV1_EP_PCIE_TX_CNTL_BASE_IDX                                                         5
#define regRCC_EP_DEV1_EP_PCIE_TX_REQUESTER_ID                                                          0xc4e0
#define regRCC_EP_DEV1_EP_PCIE_TX_REQUESTER_ID_BASE_IDX                                                 5
#define regRCC_EP_DEV1_EP_PCIE_ERR_CNTL                                                                 0xc4e1
#define regRCC_EP_DEV1_EP_PCIE_ERR_CNTL_BASE_IDX                                                        5
#define regRCC_EP_DEV1_EP_PCIE_RX_CNTL                                                                  0xc4e2
#define regRCC_EP_DEV1_EP_PCIE_RX_CNTL_BASE_IDX                                                         5
#define regRCC_EP_DEV1_EP_PCIE_LC_SPEED_CNTL                                                            0xc4e3
#define regRCC_EP_DEV1_EP_PCIE_LC_SPEED_CNTL_BASE_IDX                                                   5


// addressBlock: nbio_nbif0_rcc_dwn_dev1_RCCPORTDEC
// base address: 0x10131200
#define regRCC_DWN_DEV1_DN_PCIE_RESERVED                                                                0xc4e8
#define regRCC_DWN_DEV1_DN_PCIE_RESERVED_BASE_IDX                                                       5
#define regRCC_DWN_DEV1_DN_PCIE_SCRATCH                                                                 0xc4e9
#define regRCC_DWN_DEV1_DN_PCIE_SCRATCH_BASE_IDX                                                        5
#define regRCC_DWN_DEV1_DN_PCIE_CNTL                                                                    0xc4eb
#define regRCC_DWN_DEV1_DN_PCIE_CNTL_BASE_IDX                                                           5
#define regRCC_DWN_DEV1_DN_PCIE_CONFIG_CNTL                                                             0xc4ec
#define regRCC_DWN_DEV1_DN_PCIE_CONFIG_CNTL_BASE_IDX                                                    5
#define regRCC_DWN_DEV1_DN_PCIE_RX_CNTL2                                                                0xc4ed
#define regRCC_DWN_DEV1_DN_PCIE_RX_CNTL2_BASE_IDX                                                       5
#define regRCC_DWN_DEV1_DN_PCIE_BUS_CNTL                                                                0xc4ee
#define regRCC_DWN_DEV1_DN_PCIE_BUS_CNTL_BASE_IDX                                                       5
#define regRCC_DWN_DEV1_DN_PCIE_CFG_CNTL                                                                0xc4ef
#define regRCC_DWN_DEV1_DN_PCIE_CFG_CNTL_BASE_IDX                                                       5
#define regRCC_DWN_DEV1_DN_PCIE_STRAP_F0                                                                0xc4f0
#define regRCC_DWN_DEV1_DN_PCIE_STRAP_F0_BASE_IDX                                                       5
#define regRCC_DWN_DEV1_DN_PCIE_STRAP_MISC                                                              0xc4f1
#define regRCC_DWN_DEV1_DN_PCIE_STRAP_MISC_BASE_IDX                                                     5
#define regRCC_DWN_DEV1_DN_PCIE_STRAP_MISC2                                                             0xc4f2
#define regRCC_DWN_DEV1_DN_PCIE_STRAP_MISC2_BASE_IDX                                                    5


// addressBlock: nbio_nbif0_rcc_dwnp_dev1_RCCPORTDEC
// base address: 0x10131200
#define regRCC_DWNP_DEV1_PCIE_ERR_CNTL                                                                  0xc4f5
#define regRCC_DWNP_DEV1_PCIE_ERR_CNTL_BASE_IDX                                                         5
#define regRCC_DWNP_DEV1_PCIE_RX_CNTL                                                                   0xc4f6
#define regRCC_DWNP_DEV1_PCIE_RX_CNTL_BASE_IDX                                                          5
#define regRCC_DWNP_DEV1_PCIE_LC_SPEED_CNTL                                                             0xc4f7
#define regRCC_DWNP_DEV1_PCIE_LC_SPEED_CNTL_BASE_IDX                                                    5
#define regRCC_DWNP_DEV1_PCIE_LC_CNTL2                                                                  0xc4f8
#define regRCC_DWNP_DEV1_PCIE_LC_CNTL2_BASE_IDX                                                         5
#define regRCC_DWNP_DEV1_PCIEP_STRAP_MISC                                                               0xc4f9
#define regRCC_DWNP_DEV1_PCIEP_STRAP_MISC_BASE_IDX                                                      5
#define regRCC_DWNP_DEV1_LTR_MSG_INFO_FROM_EP                                                           0xc4fa
#define regRCC_DWNP_DEV1_LTR_MSG_INFO_FROM_EP_BASE_IDX                                                  5


// addressBlock: nbio_nbif0_rcc_dev2_RCCPORTDEC
// base address: 0x10131400
#define regRCC_DEV2_RCC_VDM_SUPPORT                                                                     0xc540
#define regRCC_DEV2_RCC_VDM_SUPPORT_BASE_IDX                                                            5
#define regRCC_DEV2_RCC_BUS_CNTL                                                                        0xc541
#define regRCC_DEV2_RCC_BUS_CNTL_BASE_IDX                                                               5
#define regRCC_DEV2_RCC_FEATURES_CONTROL_MISC                                                           0xc542
#define regRCC_DEV2_RCC_FEATURES_CONTROL_MISC_BASE_IDX                                                  5
#define regRCC_DEV2_RCC_DEV0_LINK_CNTL                                                                  0xc543
#define regRCC_DEV2_RCC_DEV0_LINK_CNTL_BASE_IDX                                                         5
#define regRCC_DEV2_RCC_CMN_LINK_CNTL                                                                   0xc544
#define regRCC_DEV2_RCC_CMN_LINK_CNTL_BASE_IDX                                                          5
#define regRCC_DEV2_RCC_EP_REQUESTERID_RESTORE                                                          0xc545
#define regRCC_DEV2_RCC_EP_REQUESTERID_RESTORE_BASE_IDX                                                 5
#define regRCC_DEV2_RCC_LTR_LSWITCH_CNTL                                                                0xc546
#define regRCC_DEV2_RCC_LTR_LSWITCH_CNTL_BASE_IDX                                                       5
#define regRCC_DEV2_RCC_MH_ARB_CNTL                                                                     0xc547
#define regRCC_DEV2_RCC_MH_ARB_CNTL_BASE_IDX                                                            5
#define regRCC_DEV2_RCC_MARGIN_PARAM_CNTL0                                                              0xc548
#define regRCC_DEV2_RCC_MARGIN_PARAM_CNTL0_BASE_IDX                                                     5
#define regRCC_DEV2_RCC_MARGIN_PARAM_CNTL1                                                              0xc549
#define regRCC_DEV2_RCC_MARGIN_PARAM_CNTL1_BASE_IDX                                                     5


// addressBlock: nbio_nbif0_rcc_ep_dev2_RCCPORTDEC
// base address: 0x10131400
#define regRCC_EP_DEV2_EP_PCIE_SCRATCH                                                                  0xc54c
#define regRCC_EP_DEV2_EP_PCIE_SCRATCH_BASE_IDX                                                         5
#define regRCC_EP_DEV2_EP_PCIE_CNTL                                                                     0xc54e
#define regRCC_EP_DEV2_EP_PCIE_CNTL_BASE_IDX                                                            5
#define regRCC_EP_DEV2_EP_PCIE_INT_CNTL                                                                 0xc54f
#define regRCC_EP_DEV2_EP_PCIE_INT_CNTL_BASE_IDX                                                        5
#define regRCC_EP_DEV2_EP_PCIE_INT_STATUS                                                               0xc550
#define regRCC_EP_DEV2_EP_PCIE_INT_STATUS_BASE_IDX                                                      5
#define regRCC_EP_DEV2_EP_PCIE_RX_CNTL2                                                                 0xc551
#define regRCC_EP_DEV2_EP_PCIE_RX_CNTL2_BASE_IDX                                                        5
#define regRCC_EP_DEV2_EP_PCIE_BUS_CNTL                                                                 0xc552
#define regRCC_EP_DEV2_EP_PCIE_BUS_CNTL_BASE_IDX                                                        5
#define regRCC_EP_DEV2_EP_PCIE_CFG_CNTL                                                                 0xc553
#define regRCC_EP_DEV2_EP_PCIE_CFG_CNTL_BASE_IDX                                                        5
#define regRCC_EP_DEV2_EP_PCIE_TX_LTR_CNTL                                                              0xc554
#define regRCC_EP_DEV2_EP_PCIE_TX_LTR_CNTL_BASE_IDX                                                     5
#define regRCC_EP_DEV2_EP_PCIE_STRAP_MISC                                                               0xc555
#define regRCC_EP_DEV2_EP_PCIE_STRAP_MISC_BASE_IDX                                                      5
#define regRCC_EP_DEV2_EP_PCIE_STRAP_MISC2                                                              0xc556
#define regRCC_EP_DEV2_EP_PCIE_STRAP_MISC2_BASE_IDX                                                     5
#define regRCC_EP_DEV2_EP_PCIE_F0_DPA_CAP                                                               0xc557
#define regRCC_EP_DEV2_EP_PCIE_F0_DPA_CAP_BASE_IDX                                                      5
#define regRCC_EP_DEV2_EP_PCIE_F0_DPA_LATENCY_INDICATOR                                                 0xc558
#define regRCC_EP_DEV2_EP_PCIE_F0_DPA_LATENCY_INDICATOR_BASE_IDX                                        5
#define regRCC_EP_DEV2_EP_PCIE_F0_DPA_CNTL                                                              0xc558
#define regRCC_EP_DEV2_EP_PCIE_F0_DPA_CNTL_BASE_IDX                                                     5
#define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0                                                 0xc558
#define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                        5
#define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1                                                 0xc559
#define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                        5
#define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2                                                 0xc559
#define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                        5
#define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3                                                 0xc559
#define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                        5
#define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4                                                 0xc559
#define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                        5
#define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5                                                 0xc55a
#define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                        5
#define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6                                                 0xc55a
#define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                        5
#define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7                                                 0xc55a
#define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                        5
#define regRCC_EP_DEV2_EP_PCIE_PME_CONTROL                                                              0xc55c
#define regRCC_EP_DEV2_EP_PCIE_PME_CONTROL_BASE_IDX                                                     5
#define regRCC_EP_DEV2_EP_PCIEP_RESERVED                                                                0xc55d
#define regRCC_EP_DEV2_EP_PCIEP_RESERVED_BASE_IDX                                                       5
#define regRCC_EP_DEV2_EP_PCIE_TX_CNTL                                                                  0xc55f
#define regRCC_EP_DEV2_EP_PCIE_TX_CNTL_BASE_IDX                                                         5
#define regRCC_EP_DEV2_EP_PCIE_TX_REQUESTER_ID                                                          0xc560
#define regRCC_EP_DEV2_EP_PCIE_TX_REQUESTER_ID_BASE_IDX                                                 5
#define regRCC_EP_DEV2_EP_PCIE_ERR_CNTL                                                                 0xc561
#define regRCC_EP_DEV2_EP_PCIE_ERR_CNTL_BASE_IDX                                                        5
#define regRCC_EP_DEV2_EP_PCIE_RX_CNTL                                                                  0xc562
#define regRCC_EP_DEV2_EP_PCIE_RX_CNTL_BASE_IDX                                                         5
#define regRCC_EP_DEV2_EP_PCIE_LC_SPEED_CNTL                                                            0xc563
#define regRCC_EP_DEV2_EP_PCIE_LC_SPEED_CNTL_BASE_IDX                                                   5


// addressBlock: nbio_nbif0_rcc_dwn_dev2_RCCPORTDEC
// base address: 0x10131400
#define regRCC_DWN_DEV2_DN_PCIE_RESERVED                                                                0xc568
#define regRCC_DWN_DEV2_DN_PCIE_RESERVED_BASE_IDX                                                       5
#define regRCC_DWN_DEV2_DN_PCIE_SCRATCH                                                                 0xc569
#define regRCC_DWN_DEV2_DN_PCIE_SCRATCH_BASE_IDX                                                        5
#define regRCC_DWN_DEV2_DN_PCIE_CNTL                                                                    0xc56b
#define regRCC_DWN_DEV2_DN_PCIE_CNTL_BASE_IDX                                                           5
#define regRCC_DWN_DEV2_DN_PCIE_CONFIG_CNTL                                                             0xc56c
#define regRCC_DWN_DEV2_DN_PCIE_CONFIG_CNTL_BASE_IDX                                                    5
#define regRCC_DWN_DEV2_DN_PCIE_RX_CNTL2                                                                0xc56d
#define regRCC_DWN_DEV2_DN_PCIE_RX_CNTL2_BASE_IDX                                                       5
#define regRCC_DWN_DEV2_DN_PCIE_BUS_CNTL                                                                0xc56e
#define regRCC_DWN_DEV2_DN_PCIE_BUS_CNTL_BASE_IDX                                                       5
#define regRCC_DWN_DEV2_DN_PCIE_CFG_CNTL                                                                0xc56f
#define regRCC_DWN_DEV2_DN_PCIE_CFG_CNTL_BASE_IDX                                                       5
#define regRCC_DWN_DEV2_DN_PCIE_STRAP_F0                                                                0xc570
#define regRCC_DWN_DEV2_DN_PCIE_STRAP_F0_BASE_IDX                                                       5
#define regRCC_DWN_DEV2_DN_PCIE_STRAP_MISC                                                              0xc571
#define regRCC_DWN_DEV2_DN_PCIE_STRAP_MISC_BASE_IDX                                                     5
#define regRCC_DWN_DEV2_DN_PCIE_STRAP_MISC2                                                             0xc572
#define regRCC_DWN_DEV2_DN_PCIE_STRAP_MISC2_BASE_IDX                                                    5


// addressBlock: nbio_nbif0_rcc_dwnp_dev2_RCCPORTDEC
// base address: 0x10131400
#define regRCC_DWNP_DEV2_PCIE_ERR_CNTL                                                                  0xc575
#define regRCC_DWNP_DEV2_PCIE_ERR_CNTL_BASE_IDX                                                         5
#define regRCC_DWNP_DEV2_PCIE_RX_CNTL                                                                   0xc576
#define regRCC_DWNP_DEV2_PCIE_RX_CNTL_BASE_IDX                                                          5
#define regRCC_DWNP_DEV2_PCIE_LC_SPEED_CNTL                                                             0xc577
#define regRCC_DWNP_DEV2_PCIE_LC_SPEED_CNTL_BASE_IDX                                                    5
#define regRCC_DWNP_DEV2_PCIE_LC_CNTL2                                                                  0xc578
#define regRCC_DWNP_DEV2_PCIE_LC_CNTL2_BASE_IDX                                                         5
#define regRCC_DWNP_DEV2_PCIEP_STRAP_MISC                                                               0xc579
#define regRCC_DWNP_DEV2_PCIEP_STRAP_MISC_BASE_IDX                                                      5
#define regRCC_DWNP_DEV2_LTR_MSG_INFO_FROM_EP                                                           0xc57a
#define regRCC_DWNP_DEV2_LTR_MSG_INFO_FROM_EP_BASE_IDX                                                  5


// addressBlock: nbio_nbif0_bif_misc_bif_misc_regblk
// base address: 0x10100000
#define regNBIF_STRAP_BIOS_CNTL                                                                         0xcc81
#define regNBIF_STRAP_BIOS_CNTL_BASE_IDX                                                                5
#define regMISC_SCRATCH                                                                                 0xe800
#define regMISC_SCRATCH_BASE_IDX                                                                        5
#define regINTR_LINE_POLARITY                                                                           0xe801
#define regINTR_LINE_POLARITY_BASE_IDX                                                                  5
#define regINTR_LINE_ENABLE                                                                             0xe802
#define regINTR_LINE_ENABLE_BASE_IDX                                                                    5
#define regOUTSTANDING_VC_ALLOC                                                                         0xe803
#define regOUTSTANDING_VC_ALLOC_BASE_IDX                                                                5
#define regBIFC_MISC_CTRL0                                                                              0xe804
#define regBIFC_MISC_CTRL0_BASE_IDX                                                                     5
#define regBIFC_MISC_CTRL1                                                                              0xe805
#define regBIFC_MISC_CTRL1_BASE_IDX                                                                     5
#define regBIFC_BME_ERR_LOG                                                                             0xe806
#define regBIFC_BME_ERR_LOG_BASE_IDX                                                                    5
#define regBIFC_LC_TIMER_CTRL                                                                           0xe807
#define regBIFC_LC_TIMER_CTRL_BASE_IDX                                                                  5
#define regBIFC_RCCBIH_BME_ERR_LOG0                                                                     0xe808
#define regBIFC_RCCBIH_BME_ERR_LOG0_BASE_IDX                                                            5
#define regBIFC_RCCBIH_BME_ERR_LOG1                                                                     0xe809
#define regBIFC_RCCBIH_BME_ERR_LOG1_BASE_IDX                                                            5
#define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F0_F1                                                            0xe80a
#define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F0_F1_BASE_IDX                                                   5
#define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F2_F3                                                            0xe80b
#define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F2_F3_BASE_IDX                                                   5
#define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F4_F5                                                            0xe80c
#define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F4_F5_BASE_IDX                                                   5
#define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F6_F7                                                            0xe80d
#define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F6_F7_BASE_IDX                                                   5
#define regBIFC_DMA_ATTR_OVERRIDE_DEV1_F0_F1                                                            0xe80e
#define regBIFC_DMA_ATTR_OVERRIDE_DEV1_F0_F1_BASE_IDX                                                   5
#define regBIFC_DMA_ATTR_OVERRIDE_DEV1_F2_F3                                                            0xe80f
#define regBIFC_DMA_ATTR_OVERRIDE_DEV1_F2_F3_BASE_IDX                                                   5
#define regBIFC_DMA_ATTR_OVERRIDE_DEV1_F4_F5                                                            0xe810
#define regBIFC_DMA_ATTR_OVERRIDE_DEV1_F4_F5_BASE_IDX                                                   5
#define regBIFC_DMA_ATTR_OVERRIDE_DEV1_F6_F7                                                            0xe811
#define regBIFC_DMA_ATTR_OVERRIDE_DEV1_F6_F7_BASE_IDX                                                   5
#define regBIFC_DMA_ATTR_OVERRIDE_DEV2_F0_F1                                                            0xe812
#define regBIFC_DMA_ATTR_OVERRIDE_DEV2_F0_F1_BASE_IDX                                                   5
#define regBIFC_DMA_ATTR_OVERRIDE_DEV2_F2_F3                                                            0xe813
#define regBIFC_DMA_ATTR_OVERRIDE_DEV2_F2_F3_BASE_IDX                                                   5
#define regBIFC_DMA_ATTR_OVERRIDE_DEV2_F4_F5                                                            0xe814
#define regBIFC_DMA_ATTR_OVERRIDE_DEV2_F4_F5_BASE_IDX                                                   5
#define regBIFC_DMA_ATTR_OVERRIDE_DEV2_F6_F7                                                            0xe815
#define regBIFC_DMA_ATTR_OVERRIDE_DEV2_F6_F7_BASE_IDX                                                   5
#define regBIFC_DMA_ATTR_CNTL2_DEV0                                                                     0xe81a
#define regBIFC_DMA_ATTR_CNTL2_DEV0_BASE_IDX                                                            5
#define regBIFC_DMA_ATTR_CNTL2_DEV1                                                                     0xe81b
#define regBIFC_DMA_ATTR_CNTL2_DEV1_BASE_IDX                                                            5
#define regBIFC_DMA_ATTR_CNTL2_DEV2                                                                     0xe81c
#define regBIFC_DMA_ATTR_CNTL2_DEV2_BASE_IDX                                                            5
#define regBME_DUMMY_CNTL_0                                                                             0xe825
#define regBME_DUMMY_CNTL_0_BASE_IDX                                                                    5
#define regBME_DUMMY_CNTL_1                                                                             0xe826
#define regBME_DUMMY_CNTL_1_BASE_IDX                                                                    5
#define regBIFC_HSTARB_CNTL                                                                             0xe828
#define regBIFC_HSTARB_CNTL_BASE_IDX                                                                    5
#define regBIFC_GSI_CNTL                                                                                0xe829
#define regBIFC_GSI_CNTL_BASE_IDX                                                                       5
#define regBIFC_PCIEFUNC_CNTL                                                                           0xe82a
#define regBIFC_PCIEFUNC_CNTL_BASE_IDX                                                                  5
#define regBIFC_PASID_CHECK_DIS                                                                         0xe82b
#define regBIFC_PASID_CHECK_DIS_BASE_IDX                                                                5
#define regBIFC_SDP_CNTL_0                                                                              0xe82c
#define regBIFC_SDP_CNTL_0_BASE_IDX                                                                     5
#define regBIFC_SDP_CNTL_1                                                                              0xe82d
#define regBIFC_SDP_CNTL_1_BASE_IDX                                                                     5
#define regBIFC_PASID_STS                                                                               0xe82e
#define regBIFC_PASID_STS_BASE_IDX                                                                      5
#define regBIFC_ATHUB_ACT_CNTL                                                                          0xe82f
#define regBIFC_ATHUB_ACT_CNTL_BASE_IDX                                                                 5
#define regBIFC_PERF_CNTL_0                                                                             0xe830
#define regBIFC_PERF_CNTL_0_BASE_IDX                                                                    5
#define regBIFC_PERF_CNTL_1                                                                             0xe831
#define regBIFC_PERF_CNTL_1_BASE_IDX                                                                    5
#define regBIFC_PERF_CNT_MMIO_RD                                                                        0xe832
#define regBIFC_PERF_CNT_MMIO_RD_BASE_IDX                                                               5
#define regBIFC_PERF_CNT_MMIO_WR                                                                        0xe833
#define regBIFC_PERF_CNT_MMIO_WR_BASE_IDX                                                               5
#define regBIFC_PERF_CNT_DMA_RD                                                                         0xe834
#define regBIFC_PERF_CNT_DMA_RD_BASE_IDX                                                                5
#define regBIFC_PERF_CNT_DMA_WR                                                                         0xe835
#define regBIFC_PERF_CNT_DMA_WR_BASE_IDX                                                                5
#define regNBIF_REGIF_ERRSET_CTRL                                                                       0xe836
#define regNBIF_REGIF_ERRSET_CTRL_BASE_IDX                                                              5
#define regBIFC_SDP_CNTL_2                                                                              0xe837
#define regBIFC_SDP_CNTL_2_BASE_IDX                                                                     5
#define regNBIF_PGMST_CTRL                                                                              0xe838
#define regNBIF_PGMST_CTRL_BASE_IDX                                                                     5
#define regNBIF_PGSLV_CTRL                                                                              0xe839
#define regNBIF_PGSLV_CTRL_BASE_IDX                                                                     5
#define regNBIF_PG_MISC_CTRL                                                                            0xe83a
#define regNBIF_PG_MISC_CTRL_BASE_IDX                                                                   5
#define regNBIF_HST_MISC_CTRL                                                                           0xe83b
#define regNBIF_HST_MISC_CTRL_BASE_IDX                                                                  5
#define regSMN_MST_EP_CNTL3                                                                             0xe83c
#define regSMN_MST_EP_CNTL3_BASE_IDX                                                                    5
#define regSMN_MST_EP_CNTL4                                                                             0xe83d
#define regSMN_MST_EP_CNTL4_BASE_IDX                                                                    5
#define regSMN_MST_CNTL1                                                                                0xe83e
#define regSMN_MST_CNTL1_BASE_IDX                                                                       5
#define regSMN_MST_EP_CNTL5                                                                             0xe83f
#define regSMN_MST_EP_CNTL5_BASE_IDX                                                                    5
#define regBIF_SELFRING_BUFFER_VID                                                                      0xe840
#define regBIF_SELFRING_BUFFER_VID_BASE_IDX                                                             5
#define regBIF_SELFRING_VECTOR_CNTL                                                                     0xe841
#define regBIF_SELFRING_VECTOR_CNTL_BASE_IDX                                                            5
#define regNBIF_STRAP_WRITE_CTRL                                                                        0xe845
#define regNBIF_STRAP_WRITE_CTRL_BASE_IDX                                                               5
#define regNBIF_INTX_DSTATE_MISC_CNTL                                                                   0xe846
#define regNBIF_INTX_DSTATE_MISC_CNTL_BASE_IDX                                                          5
#define regNBIF_PENDING_MISC_CNTL                                                                       0xe847
#define regNBIF_PENDING_MISC_CNTL_BASE_IDX                                                              5
#define regBIF_GMI_WRR_WEIGHT                                                                           0xe848
#define regBIF_GMI_WRR_WEIGHT_BASE_IDX                                                                  5
#define regBIF_GMI_WRR_WEIGHT2                                                                          0xe849
#define regBIF_GMI_WRR_WEIGHT2_BASE_IDX                                                                 5
#define regBIF_GMI_WRR_WEIGHT3                                                                          0xe84a
#define regBIF_GMI_WRR_WEIGHT3_BASE_IDX                                                                 5
#define regNBIF_PWRBRK_REQUEST                                                                          0xe84c
#define regNBIF_PWRBRK_REQUEST_BASE_IDX                                                                 5
#define regBIF_ATOMIC_ERR_LOG_DEV0_F0                                                                   0xe850
#define regBIF_ATOMIC_ERR_LOG_DEV0_F0_BASE_IDX                                                          5
#define regBIF_ATOMIC_ERR_LOG_DEV0_F1                                                                   0xe851
#define regBIF_ATOMIC_ERR_LOG_DEV0_F1_BASE_IDX                                                          5
#define regBIF_ATOMIC_ERR_LOG_DEV0_F2                                                                   0xe852
#define regBIF_ATOMIC_ERR_LOG_DEV0_F2_BASE_IDX                                                          5
#define regBIF_ATOMIC_ERR_LOG_DEV0_F3                                                                   0xe853
#define regBIF_ATOMIC_ERR_LOG_DEV0_F3_BASE_IDX                                                          5
#define regBIF_ATOMIC_ERR_LOG_DEV0_F4                                                                   0xe854
#define regBIF_ATOMIC_ERR_LOG_DEV0_F4_BASE_IDX                                                          5
#define regBIF_ATOMIC_ERR_LOG_DEV0_F5                                                                   0xe855
#define regBIF_ATOMIC_ERR_LOG_DEV0_F5_BASE_IDX                                                          5
#define regBIF_ATOMIC_ERR_LOG_DEV0_F6                                                                   0xe856
#define regBIF_ATOMIC_ERR_LOG_DEV0_F6_BASE_IDX                                                          5
#define regBIF_ATOMIC_ERR_LOG_DEV0_F7                                                                   0xe857
#define regBIF_ATOMIC_ERR_LOG_DEV0_F7_BASE_IDX                                                          5
#define regBIF_ATOMIC_ERR_LOG_DEV1_F0                                                                   0xe858
#define regBIF_ATOMIC_ERR_LOG_DEV1_F0_BASE_IDX                                                          5
#define regBIF_ATOMIC_ERR_LOG_DEV1_F1                                                                   0xe859
#define regBIF_ATOMIC_ERR_LOG_DEV1_F1_BASE_IDX                                                          5
#define regBIF_ATOMIC_ERR_LOG_DEV2_F0                                                                   0xe85a
#define regBIF_ATOMIC_ERR_LOG_DEV2_F0_BASE_IDX                                                          5
#define regBIF_ATOMIC_ERR_LOG_DEV2_F1                                                                   0xe85b
#define regBIF_ATOMIC_ERR_LOG_DEV2_F1_BASE_IDX                                                          5
#define regBIF_ATOMIC_ERR_LOG_DEV2_F2                                                                   0xe85c
#define regBIF_ATOMIC_ERR_LOG_DEV2_F2_BASE_IDX                                                          5
#define regBIF_DMA_MP4_ERR_LOG                                                                          0xe870
#define regBIF_DMA_MP4_ERR_LOG_BASE_IDX                                                                 5
#define regBIF_PASID_ERR_LOG                                                                            0xe871
#define regBIF_PASID_ERR_LOG_BASE_IDX                                                                   5
#define regBIF_PASID_ERR_CLR                                                                            0xe872
#define regBIF_PASID_ERR_CLR_BASE_IDX                                                                   5
#define regOBFF_EMU_CFG                                                                                 0xe874
#define regOBFF_EMU_CFG_BASE_IDX                                                                        5
#define regEP0_INTR_URGENT_CAP                                                                          0xe875
#define regEP0_INTR_URGENT_CAP_BASE_IDX                                                                 5
#define regEP1_INTR_URGENT_CAP                                                                          0xe876
#define regEP1_INTR_URGENT_CAP_BASE_IDX                                                                 5
#define regEP2_INTR_URGENT_CAP                                                                          0xe877
#define regEP2_INTR_URGENT_CAP_BASE_IDX                                                                 5
#define regEP_PEND_BLOCK_MSK                                                                            0xe87c
#define regEP_PEND_BLOCK_MSK_BASE_IDX                                                                   5
#define regNBIF_VWIRE_CTRL                                                                              0xe880
#define regNBIF_VWIRE_CTRL_BASE_IDX                                                                     5
#define regNBIF_SMN_VWR_VCHG_DIS_CTRL                                                                   0xe881
#define regNBIF_SMN_VWR_VCHG_DIS_CTRL_BASE_IDX                                                          5
#define regNBIF_SMN_VWR_VCHG_RST_CTRL0                                                                  0xe882
#define regNBIF_SMN_VWR_VCHG_RST_CTRL0_BASE_IDX                                                         5
#define regNBIF_SMN_VWR_VCHG_TRIG                                                                       0xe884
#define regNBIF_SMN_VWR_VCHG_TRIG_BASE_IDX                                                              5
#define regNBIF_SMN_VWR_WTRIG_CNTL                                                                      0xe885
#define regNBIF_SMN_VWR_WTRIG_CNTL_BASE_IDX                                                             5
#define regNBIF_SMN_VWR_VCHG_DIS_CTRL_1                                                                 0xe886
#define regNBIF_SMN_VWR_VCHG_DIS_CTRL_1_BASE_IDX                                                        5
#define regNBIF_MGCG_CTRL_LCLK                                                                          0xe887
#define regNBIF_MGCG_CTRL_LCLK_BASE_IDX                                                                 5
#define regNBIF_DS_CTRL_LCLK                                                                            0xe888
#define regNBIF_DS_CTRL_LCLK_BASE_IDX                                                                   5
#define regSMN_MST_CNTL0                                                                                0xe889
#define regSMN_MST_CNTL0_BASE_IDX                                                                       5
#define regSMN_MST_EP_CNTL1                                                                             0xe88a
#define regSMN_MST_EP_CNTL1_BASE_IDX                                                                    5
#define regSMN_MST_EP_CNTL2                                                                             0xe88b
#define regSMN_MST_EP_CNTL2_BASE_IDX                                                                    5
#define regNBIF_SDP_VWR_VCHG_DIS_CTRL                                                                   0xe88c
#define regNBIF_SDP_VWR_VCHG_DIS_CTRL_BASE_IDX                                                          5
#define regNBIF_SDP_VWR_VCHG_RST_CTRL0                                                                  0xe88d
#define regNBIF_SDP_VWR_VCHG_RST_CTRL0_BASE_IDX                                                         5
#define regNBIF_SDP_VWR_VCHG_RST_CTRL1                                                                  0xe88e
#define regNBIF_SDP_VWR_VCHG_RST_CTRL1_BASE_IDX                                                         5
#define regNBIF_SDP_VWR_VCHG_TRIG                                                                       0xe88f
#define regNBIF_SDP_VWR_VCHG_TRIG_BASE_IDX                                                              5
#define regNBIF_SHUB_TODET_CTRL                                                                         0xe898
#define regNBIF_SHUB_TODET_CTRL_BASE_IDX                                                                5
#define regNBIF_SHUB_TODET_CLIENT_CTRL                                                                  0xe899
#define regNBIF_SHUB_TODET_CLIENT_CTRL_BASE_IDX                                                         5
#define regNBIF_SHUB_TODET_CLIENT_STATUS                                                                0xe89a
#define regNBIF_SHUB_TODET_CLIENT_STATUS_BASE_IDX                                                       5
#define regNBIF_SHUB_TODET_SYNCFLOOD_CTRL                                                               0xe89b
#define regNBIF_SHUB_TODET_SYNCFLOOD_CTRL_BASE_IDX                                                      5
#define regBIFC_HRP_SDP_WRRSP_POOLCRED_ALLOC                                                            0xe8c0
#define regBIFC_HRP_SDP_WRRSP_POOLCRED_ALLOC_BASE_IDX                                                   5
#define regBIFC_HRP_SDP_RDRSP_POOLCRED_ALLOC                                                            0xe8c1
#define regBIFC_HRP_SDP_RDRSP_POOLCRED_ALLOC_BASE_IDX                                                   5
#define regBIFC_GMI_SDP_REQ_POOLCRED_ALLOC                                                              0xe8c2
#define regBIFC_GMI_SDP_REQ_POOLCRED_ALLOC_BASE_IDX                                                     5
#define regBIFC_GMI_SDP_DAT_POOLCRED_ALLOC                                                              0xe8c3
#define regBIFC_GMI_SDP_DAT_POOLCRED_ALLOC_BASE_IDX                                                     5
#define regBIFC_GMI_SST_RDRSP_POOLCRED_ALLOC                                                            0xe8c4
#define regBIFC_GMI_SST_RDRSP_POOLCRED_ALLOC_BASE_IDX                                                   5
#define regBIFC_GMI_SST_WRRSP_POOLCRED_ALLOC                                                            0xe8c5
#define regBIFC_GMI_SST_WRRSP_POOLCRED_ALLOC_BASE_IDX                                                   5
#define regDISCON_HYSTERESIS_HEAD_CTRL                                                                  0xe8c6
#define regDISCON_HYSTERESIS_HEAD_CTRL_BASE_IDX                                                         5
#define regBIFC_PCIE_BDF_CNTL0                                                                          0xe8d0
#define regBIFC_PCIE_BDF_CNTL0_BASE_IDX                                                                 5
#define regBIFC_PCIE_BDF_CNTL1                                                                          0xe8d1
#define regBIFC_PCIE_BDF_CNTL1_BASE_IDX                                                                 5
#define regBIFC_EARLY_WAKEUP_CNTL                                                                       0xe8d2
#define regBIFC_EARLY_WAKEUP_CNTL_BASE_IDX                                                              5


// addressBlock: nbio_nbif0_bif_rst_bif_rst_regblk
// base address: 0x10100000
#define regHARD_RST_CTRL                                                                                0xe000
#define regHARD_RST_CTRL_BASE_IDX                                                                       5
#define regSELF_SOFT_RST                                                                                0xe002
#define regSELF_SOFT_RST_BASE_IDX                                                                       5
#define regBIF_GFX_DRV_VPU_RST                                                                          0xe003
#define regBIF_GFX_DRV_VPU_RST_BASE_IDX                                                                 5
#define regBIF_RST_MISC_CTRL                                                                            0xe004
#define regBIF_RST_MISC_CTRL_BASE_IDX                                                                   5
#define regBIF_RST_MISC_CTRL2                                                                           0xe005
#define regBIF_RST_MISC_CTRL2_BASE_IDX                                                                  5
#define regBIF_RST_MISC_CTRL3                                                                           0xe006
#define regBIF_RST_MISC_CTRL3_BASE_IDX                                                                  5
#define regDEV0_PF0_FLR_RST_CTRL                                                                        0xe008
#define regDEV0_PF0_FLR_RST_CTRL_BASE_IDX                                                               5
#define regDEV0_PF1_FLR_RST_CTRL                                                                        0xe009
#define regDEV0_PF1_FLR_RST_CTRL_BASE_IDX                                                               5
#define regDEV0_PF2_FLR_RST_CTRL                                                                        0xe00a
#define regDEV0_PF2_FLR_RST_CTRL_BASE_IDX                                                               5
#define regDEV0_PF3_FLR_RST_CTRL                                                                        0xe00b
#define regDEV0_PF3_FLR_RST_CTRL_BASE_IDX                                                               5
#define regDEV0_PF4_FLR_RST_CTRL                                                                        0xe00c
#define regDEV0_PF4_FLR_RST_CTRL_BASE_IDX                                                               5
#define regDEV0_PF5_FLR_RST_CTRL                                                                        0xe00d
#define regDEV0_PF5_FLR_RST_CTRL_BASE_IDX                                                               5
#define regDEV0_PF6_FLR_RST_CTRL                                                                        0xe00e
#define regDEV0_PF6_FLR_RST_CTRL_BASE_IDX                                                               5
#define regDEV0_PF7_FLR_RST_CTRL                                                                        0xe00f
#define regDEV0_PF7_FLR_RST_CTRL_BASE_IDX                                                               5
#define regBIF_INST_RESET_INTR_STS                                                                      0xe010
#define regBIF_INST_RESET_INTR_STS_BASE_IDX                                                             5
#define regBIF_PF_FLR_INTR_STS                                                                          0xe011
#define regBIF_PF_FLR_INTR_STS_BASE_IDX                                                                 5
#define regBIF_D3HOTD0_INTR_STS                                                                         0xe012
#define regBIF_D3HOTD0_INTR_STS_BASE_IDX                                                                5
#define regBIF_POWER_INTR_STS                                                                           0xe014
#define regBIF_POWER_INTR_STS_BASE_IDX                                                                  5
#define regBIF_PF_DSTATE_INTR_STS                                                                       0xe015
#define regBIF_PF_DSTATE_INTR_STS_BASE_IDX                                                              5
#define regSELF_SOFT_RST_2                                                                              0xe016
#define regSELF_SOFT_RST_2_BASE_IDX                                                                     5
#define regBIF_INST_RESET_INTR_MASK                                                                     0xe020
#define regBIF_INST_RESET_INTR_MASK_BASE_IDX                                                            5
#define regBIF_PF_FLR_INTR_MASK                                                                         0xe021
#define regBIF_PF_FLR_INTR_MASK_BASE_IDX                                                                5
#define regBIF_D3HOTD0_INTR_MASK                                                                        0xe022
#define regBIF_D3HOTD0_INTR_MASK_BASE_IDX                                                               5
#define regBIF_POWER_INTR_MASK                                                                          0xe024
#define regBIF_POWER_INTR_MASK_BASE_IDX                                                                 5
#define regBIF_PF_DSTATE_INTR_MASK                                                                      0xe025
#define regBIF_PF_DSTATE_INTR_MASK_BASE_IDX                                                             5
#define regBIF_PF_FLR_RST                                                                               0xe040
#define regBIF_PF_FLR_RST_BASE_IDX                                                                      5
#define regBIF_DEV0_PF0_DSTATE_VALUE                                                                    0xe050
#define regBIF_DEV0_PF0_DSTATE_VALUE_BASE_IDX                                                           5
#define regBIF_DEV0_PF1_DSTATE_VALUE                                                                    0xe051
#define regBIF_DEV0_PF1_DSTATE_VALUE_BASE_IDX                                                           5
#define regBIF_DEV0_PF2_DSTATE_VALUE                                                                    0xe052
#define regBIF_DEV0_PF2_DSTATE_VALUE_BASE_IDX                                                           5
#define regBIF_DEV0_PF3_DSTATE_VALUE                                                                    0xe053
#define regBIF_DEV0_PF3_DSTATE_VALUE_BASE_IDX                                                           5
#define regBIF_DEV0_PF4_DSTATE_VALUE                                                                    0xe054
#define regBIF_DEV0_PF4_DSTATE_VALUE_BASE_IDX                                                           5
#define regBIF_DEV0_PF5_DSTATE_VALUE                                                                    0xe055
#define regBIF_DEV0_PF5_DSTATE_VALUE_BASE_IDX                                                           5
#define regBIF_DEV0_PF6_DSTATE_VALUE                                                                    0xe056
#define regBIF_DEV0_PF6_DSTATE_VALUE_BASE_IDX                                                           5
#define regBIF_DEV0_PF7_DSTATE_VALUE                                                                    0xe057
#define regBIF_DEV0_PF7_DSTATE_VALUE_BASE_IDX                                                           5
#define regDEV0_PF0_D3HOTD0_RST_CTRL                                                                    0xe078
#define regDEV0_PF0_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
#define regDEV0_PF1_D3HOTD0_RST_CTRL                                                                    0xe079
#define regDEV0_PF1_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
#define regDEV0_PF2_D3HOTD0_RST_CTRL                                                                    0xe07a
#define regDEV0_PF2_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
#define regDEV0_PF3_D3HOTD0_RST_CTRL                                                                    0xe07b
#define regDEV0_PF3_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
#define regDEV0_PF4_D3HOTD0_RST_CTRL                                                                    0xe07c
#define regDEV0_PF4_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
#define regDEV0_PF5_D3HOTD0_RST_CTRL                                                                    0xe07d
#define regDEV0_PF5_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
#define regDEV0_PF6_D3HOTD0_RST_CTRL                                                                    0xe07e
#define regDEV0_PF6_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
#define regDEV0_PF7_D3HOTD0_RST_CTRL                                                                    0xe07f
#define regDEV0_PF7_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
#define regDEV1_PF0_FLR_RST_CTRL                                                                        0xe200
#define regDEV1_PF0_FLR_RST_CTRL_BASE_IDX                                                               5
#define regDEV1_PF1_FLR_RST_CTRL                                                                        0xe201
#define regDEV1_PF1_FLR_RST_CTRL_BASE_IDX                                                               5
#define regDEV1_PF2_FLR_RST_CTRL                                                                        0xe202
#define regDEV1_PF2_FLR_RST_CTRL_BASE_IDX                                                               5
#define regDEV1_PF3_FLR_RST_CTRL                                                                        0xe203
#define regDEV1_PF3_FLR_RST_CTRL_BASE_IDX                                                               5
#define regDEV1_PF4_FLR_RST_CTRL                                                                        0xe204
#define regDEV1_PF4_FLR_RST_CTRL_BASE_IDX                                                               5
#define regDEV1_PF5_FLR_RST_CTRL                                                                        0xe205
#define regDEV1_PF5_FLR_RST_CTRL_BASE_IDX                                                               5
#define regDEV1_PF6_FLR_RST_CTRL                                                                        0xe206
#define regDEV1_PF6_FLR_RST_CTRL_BASE_IDX                                                               5
#define regDEV1_PF7_FLR_RST_CTRL                                                                        0xe207
#define regDEV1_PF7_FLR_RST_CTRL_BASE_IDX                                                               5
#define regBIF_DEV1_PF0_DSTATE_VALUE                                                                    0xe208
#define regBIF_DEV1_PF0_DSTATE_VALUE_BASE_IDX                                                           5
#define regBIF_DEV1_PF1_DSTATE_VALUE                                                                    0xe209
#define regBIF_DEV1_PF1_DSTATE_VALUE_BASE_IDX                                                           5
#define regBIF_DEV1_PF2_DSTATE_VALUE                                                                    0xe20a
#define regBIF_DEV1_PF2_DSTATE_VALUE_BASE_IDX                                                           5
#define regBIF_DEV1_PF3_DSTATE_VALUE                                                                    0xe20b
#define regBIF_DEV1_PF3_DSTATE_VALUE_BASE_IDX                                                           5
#define regBIF_DEV1_PF4_DSTATE_VALUE                                                                    0xe20c
#define regBIF_DEV1_PF4_DSTATE_VALUE_BASE_IDX                                                           5
#define regBIF_DEV1_PF5_DSTATE_VALUE                                                                    0xe20d
#define regBIF_DEV1_PF5_DSTATE_VALUE_BASE_IDX                                                           5
#define regBIF_DEV1_PF6_DSTATE_VALUE                                                                    0xe20e
#define regBIF_DEV1_PF6_DSTATE_VALUE_BASE_IDX                                                           5
#define regBIF_DEV1_PF7_DSTATE_VALUE                                                                    0xe20f
#define regBIF_DEV1_PF7_DSTATE_VALUE_BASE_IDX                                                           5
#define regDEV1_PF0_D3HOTD0_RST_CTRL                                                                    0xe210
#define regDEV1_PF0_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
#define regDEV1_PF1_D3HOTD0_RST_CTRL                                                                    0xe211
#define regDEV1_PF1_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
#define regDEV1_PF2_D3HOTD0_RST_CTRL                                                                    0xe212
#define regDEV1_PF2_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
#define regDEV1_PF3_D3HOTD0_RST_CTRL                                                                    0xe213
#define regDEV1_PF3_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
#define regDEV1_PF4_D3HOTD0_RST_CTRL                                                                    0xe214
#define regDEV1_PF4_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
#define regDEV1_PF5_D3HOTD0_RST_CTRL                                                                    0xe215
#define regDEV1_PF5_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
#define regDEV1_PF6_D3HOTD0_RST_CTRL                                                                    0xe216
#define regDEV1_PF6_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
#define regDEV1_PF7_D3HOTD0_RST_CTRL                                                                    0xe217
#define regDEV1_PF7_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
#define regDEV2_PF0_FLR_RST_CTRL                                                                        0xe218
#define regDEV2_PF0_FLR_RST_CTRL_BASE_IDX                                                               5
#define regDEV2_PF1_FLR_RST_CTRL                                                                        0xe219
#define regDEV2_PF1_FLR_RST_CTRL_BASE_IDX                                                               5
#define regDEV2_PF2_FLR_RST_CTRL                                                                        0xe21a
#define regDEV2_PF2_FLR_RST_CTRL_BASE_IDX                                                               5
#define regDEV2_PF3_FLR_RST_CTRL                                                                        0xe21b
#define regDEV2_PF3_FLR_RST_CTRL_BASE_IDX                                                               5
#define regDEV2_PF4_FLR_RST_CTRL                                                                        0xe21c
#define regDEV2_PF4_FLR_RST_CTRL_BASE_IDX                                                               5
#define regDEV2_PF5_FLR_RST_CTRL                                                                        0xe21d
#define regDEV2_PF5_FLR_RST_CTRL_BASE_IDX                                                               5
#define regDEV2_PF6_FLR_RST_CTRL                                                                        0xe21e
#define regDEV2_PF6_FLR_RST_CTRL_BASE_IDX                                                               5
#define regDEV2_PF7_FLR_RST_CTRL                                                                        0xe21f
#define regDEV2_PF7_FLR_RST_CTRL_BASE_IDX                                                               5
#define regBIF_DEV2_PF0_DSTATE_VALUE                                                                    0xe220
#define regBIF_DEV2_PF0_DSTATE_VALUE_BASE_IDX                                                           5
#define regBIF_DEV2_PF1_DSTATE_VALUE                                                                    0xe221
#define regBIF_DEV2_PF1_DSTATE_VALUE_BASE_IDX                                                           5
#define regBIF_DEV2_PF2_DSTATE_VALUE                                                                    0xe222
#define regBIF_DEV2_PF2_DSTATE_VALUE_BASE_IDX                                                           5
#define regBIF_DEV2_PF3_DSTATE_VALUE                                                                    0xe223
#define regBIF_DEV2_PF3_DSTATE_VALUE_BASE_IDX                                                           5
#define regBIF_DEV2_PF4_DSTATE_VALUE                                                                    0xe224
#define regBIF_DEV2_PF4_DSTATE_VALUE_BASE_IDX                                                           5
#define regBIF_DEV2_PF5_DSTATE_VALUE                                                                    0xe225
#define regBIF_DEV2_PF5_DSTATE_VALUE_BASE_IDX                                                           5
#define regBIF_DEV2_PF6_DSTATE_VALUE                                                                    0xe226
#define regBIF_DEV2_PF6_DSTATE_VALUE_BASE_IDX                                                           5
#define regBIF_DEV2_PF7_DSTATE_VALUE                                                                    0xe227
#define regBIF_DEV2_PF7_DSTATE_VALUE_BASE_IDX                                                           5
#define regDEV2_PF0_D3HOTD0_RST_CTRL                                                                    0xe228
#define regDEV2_PF0_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
#define regDEV2_PF1_D3HOTD0_RST_CTRL                                                                    0xe229
#define regDEV2_PF1_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
#define regDEV2_PF2_D3HOTD0_RST_CTRL                                                                    0xe22a
#define regDEV2_PF2_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
#define regDEV2_PF3_D3HOTD0_RST_CTRL                                                                    0xe22b
#define regDEV2_PF3_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
#define regDEV2_PF4_D3HOTD0_RST_CTRL                                                                    0xe22c
#define regDEV2_PF4_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
#define regDEV2_PF5_D3HOTD0_RST_CTRL                                                                    0xe22d
#define regDEV2_PF5_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
#define regDEV2_PF6_D3HOTD0_RST_CTRL                                                                    0xe22e
#define regDEV2_PF6_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
#define regDEV2_PF7_D3HOTD0_RST_CTRL                                                                    0xe22f
#define regDEV2_PF7_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
#define regBIF_PORT0_DSTATE_VALUE                                                                       0xe230
#define regBIF_PORT0_DSTATE_VALUE_BASE_IDX                                                              5
#define regBIF_PORT1_DSTATE_VALUE                                                                       0xe231
#define regBIF_PORT1_DSTATE_VALUE_BASE_IDX                                                              5
#define regBIF_PORT2_DSTATE_VALUE                                                                       0xe232
#define regBIF_PORT2_DSTATE_VALUE_BASE_IDX                                                              5


// addressBlock: nbio_nbif0_bif_ras_bif_ras_regblk
// base address: 0x10100000
#define regBIFL_RAS_CENTRAL_CNTL                                                                        0xe400
#define regBIFL_RAS_CENTRAL_CNTL_BASE_IDX                                                               5
#define regBIFL_RAS_CENTRAL_STATUS                                                                      0xe410
#define regBIFL_RAS_CENTRAL_STATUS_BASE_IDX                                                             5
#define regBIFL_RAS_LEAF0_CTRL                                                                          0xe420
#define regBIFL_RAS_LEAF0_CTRL_BASE_IDX                                                                 5
#define regBIFL_RAS_LEAF1_CTRL                                                                          0xe421
#define regBIFL_RAS_LEAF1_CTRL_BASE_IDX                                                                 5
#define regBIFL_RAS_LEAF2_CTRL                                                                          0xe422
#define regBIFL_RAS_LEAF2_CTRL_BASE_IDX                                                                 5
#define regBIFL_RAS_LEAF3_CTRL                                                                          0xe423
#define regBIFL_RAS_LEAF3_CTRL_BASE_IDX                                                                 5
#define regBIFL_RAS_LEAF0_STATUS                                                                        0xe430
#define regBIFL_RAS_LEAF0_STATUS_BASE_IDX                                                               5
#define regBIFL_RAS_LEAF1_STATUS                                                                        0xe431
#define regBIFL_RAS_LEAF1_STATUS_BASE_IDX                                                               5
#define regBIFL_RAS_LEAF2_STATUS                                                                        0xe432
#define regBIFL_RAS_LEAF2_STATUS_BASE_IDX                                                               5
#define regBIFL_RAS_LEAF3_STATUS                                                                        0xe433
#define regBIFL_RAS_LEAF3_STATUS_BASE_IDX                                                               5
#define regBIFL_IOHUB_RAS_IH_CNTL                                                                       0xe7fe
#define regBIFL_IOHUB_RAS_IH_CNTL_BASE_IDX                                                              5
#define regBIFL_RAS_VWR_FROM_IOHUB                                                                      0xe7ff
#define regBIFL_RAS_VWR_FROM_IOHUB_BASE_IDX                                                             5


// addressBlock: nbio_nbif0_nbif_sion_SIONDEC
// base address: 0x10100000
#define regSION_CL0_RdRsp_BurstTarget_REG0                                                              0xe900
#define regSION_CL0_RdRsp_BurstTarget_REG0_BASE_IDX                                                     5
#define regSION_CL0_RdRsp_BurstTarget_REG1                                                              0xe901
#define regSION_CL0_RdRsp_BurstTarget_REG1_BASE_IDX                                                     5
#define regSION_CL0_RdRsp_TimeSlot_REG0                                                                 0xe902
#define regSION_CL0_RdRsp_TimeSlot_REG0_BASE_IDX                                                        5
#define regSION_CL0_RdRsp_TimeSlot_REG1                                                                 0xe903
#define regSION_CL0_RdRsp_TimeSlot_REG1_BASE_IDX                                                        5
#define regSION_CL0_WrRsp_BurstTarget_REG0                                                              0xe904
#define regSION_CL0_WrRsp_BurstTarget_REG0_BASE_IDX                                                     5
#define regSION_CL0_WrRsp_BurstTarget_REG1                                                              0xe905
#define regSION_CL0_WrRsp_BurstTarget_REG1_BASE_IDX                                                     5
#define regSION_CL0_WrRsp_TimeSlot_REG0                                                                 0xe906
#define regSION_CL0_WrRsp_TimeSlot_REG0_BASE_IDX                                                        5
#define regSION_CL0_WrRsp_TimeSlot_REG1                                                                 0xe907
#define regSION_CL0_WrRsp_TimeSlot_REG1_BASE_IDX                                                        5
#define regSION_CL0_Req_BurstTarget_REG0                                                                0xe908
#define regSION_CL0_Req_BurstTarget_REG0_BASE_IDX                                                       5
#define regSION_CL0_Req_BurstTarget_REG1                                                                0xe909
#define regSION_CL0_Req_BurstTarget_REG1_BASE_IDX                                                       5
#define regSION_CL0_Req_TimeSlot_REG0                                                                   0xe90a
#define regSION_CL0_Req_TimeSlot_REG0_BASE_IDX                                                          5
#define regSION_CL0_Req_TimeSlot_REG1                                                                   0xe90b
#define regSION_CL0_Req_TimeSlot_REG1_BASE_IDX                                                          5
#define regSION_CL0_ReqPoolCredit_Alloc_REG0                                                            0xe90c
#define regSION_CL0_ReqPoolCredit_Alloc_REG0_BASE_IDX                                                   5
#define regSION_CL0_ReqPoolCredit_Alloc_REG1                                                            0xe90d
#define regSION_CL0_ReqPoolCredit_Alloc_REG1_BASE_IDX                                                   5
#define regSION_CL0_DataPoolCredit_Alloc_REG0                                                           0xe90e
#define regSION_CL0_DataPoolCredit_Alloc_REG0_BASE_IDX                                                  5
#define regSION_CL0_DataPoolCredit_Alloc_REG1                                                           0xe90f
#define regSION_CL0_DataPoolCredit_Alloc_REG1_BASE_IDX                                                  5
#define regSION_CL0_RdRspPoolCredit_Alloc_REG0                                                          0xe910
#define regSION_CL0_RdRspPoolCredit_Alloc_REG0_BASE_IDX                                                 5
#define regSION_CL0_RdRspPoolCredit_Alloc_REG1                                                          0xe911
#define regSION_CL0_RdRspPoolCredit_Alloc_REG1_BASE_IDX                                                 5
#define regSION_CL0_WrRspPoolCredit_Alloc_REG0                                                          0xe912
#define regSION_CL0_WrRspPoolCredit_Alloc_REG0_BASE_IDX                                                 5
#define regSION_CL0_WrRspPoolCredit_Alloc_REG1                                                          0xe913
#define regSION_CL0_WrRspPoolCredit_Alloc_REG1_BASE_IDX                                                 5
#define regSION_CL1_RdRsp_BurstTarget_REG0                                                              0xe914
#define regSION_CL1_RdRsp_BurstTarget_REG0_BASE_IDX                                                     5
#define regSION_CL1_RdRsp_BurstTarget_REG1                                                              0xe915
#define regSION_CL1_RdRsp_BurstTarget_REG1_BASE_IDX                                                     5
#define regSION_CL1_RdRsp_TimeSlot_REG0                                                                 0xe916
#define regSION_CL1_RdRsp_TimeSlot_REG0_BASE_IDX                                                        5
#define regSION_CL1_RdRsp_TimeSlot_REG1                                                                 0xe917
#define regSION_CL1_RdRsp_TimeSlot_REG1_BASE_IDX                                                        5
#define regSION_CL1_WrRsp_BurstTarget_REG0                                                              0xe918
#define regSION_CL1_WrRsp_BurstTarget_REG0_BASE_IDX                                                     5
#define regSION_CL1_WrRsp_BurstTarget_REG1                                                              0xe919
#define regSION_CL1_WrRsp_BurstTarget_REG1_BASE_IDX                                                     5
#define regSION_CL1_WrRsp_TimeSlot_REG0                                                                 0xe91a
#define regSION_CL1_WrRsp_TimeSlot_REG0_BASE_IDX                                                        5
#define regSION_CL1_WrRsp_TimeSlot_REG1                                                                 0xe91b
#define regSION_CL1_WrRsp_TimeSlot_REG1_BASE_IDX                                                        5
#define regSION_CL1_Req_BurstTarget_REG0                                                                0xe91c
#define regSION_CL1_Req_BurstTarget_REG0_BASE_IDX                                                       5
#define regSION_CL1_Req_BurstTarget_REG1                                                                0xe91d
#define regSION_CL1_Req_BurstTarget_REG1_BASE_IDX                                                       5
#define regSION_CL1_Req_TimeSlot_REG0                                                                   0xe91e
#define regSION_CL1_Req_TimeSlot_REG0_BASE_IDX                                                          5
#define regSION_CL1_Req_TimeSlot_REG1                                                                   0xe91f
#define regSION_CL1_Req_TimeSlot_REG1_BASE_IDX                                                          5
#define regSION_CL1_ReqPoolCredit_Alloc_REG0                                                            0xe920
#define regSION_CL1_ReqPoolCredit_Alloc_REG0_BASE_IDX                                                   5
#define regSION_CL1_ReqPoolCredit_Alloc_REG1                                                            0xe921
#define regSION_CL1_ReqPoolCredit_Alloc_REG1_BASE_IDX                                                   5
#define regSION_CL1_DataPoolCredit_Alloc_REG0                                                           0xe922
#define regSION_CL1_DataPoolCredit_Alloc_REG0_BASE_IDX                                                  5
#define regSION_CL1_DataPoolCredit_Alloc_REG1                                                           0xe923
#define regSION_CL1_DataPoolCredit_Alloc_REG1_BASE_IDX                                                  5
#define regSION_CL1_RdRspPoolCredit_Alloc_REG0                                                          0xe924
#define regSION_CL1_RdRspPoolCredit_Alloc_REG0_BASE_IDX                                                 5
#define regSION_CL1_RdRspPoolCredit_Alloc_REG1                                                          0xe925
#define regSION_CL1_RdRspPoolCredit_Alloc_REG1_BASE_IDX                                                 5
#define regSION_CL1_WrRspPoolCredit_Alloc_REG0                                                          0xe926
#define regSION_CL1_WrRspPoolCredit_Alloc_REG0_BASE_IDX                                                 5
#define regSION_CL1_WrRspPoolCredit_Alloc_REG1                                                          0xe927
#define regSION_CL1_WrRspPoolCredit_Alloc_REG1_BASE_IDX                                                 5
#define regSION_CL2_RdRsp_BurstTarget_REG0                                                              0xe928
#define regSION_CL2_RdRsp_BurstTarget_REG0_BASE_IDX                                                     5
#define regSION_CL2_RdRsp_BurstTarget_REG1                                                              0xe929
#define regSION_CL2_RdRsp_BurstTarget_REG1_BASE_IDX                                                     5
#define regSION_CL2_RdRsp_TimeSlot_REG0                                                                 0xe92a
#define regSION_CL2_RdRsp_TimeSlot_REG0_BASE_IDX                                                        5
#define regSION_CL2_RdRsp_TimeSlot_REG1                                                                 0xe92b
#define regSION_CL2_RdRsp_TimeSlot_REG1_BASE_IDX                                                        5
#define regSION_CL2_WrRsp_BurstTarget_REG0                                                              0xe92c
#define regSION_CL2_WrRsp_BurstTarget_REG0_BASE_IDX                                                     5
#define regSION_CL2_WrRsp_BurstTarget_REG1                                                              0xe92d
#define regSION_CL2_WrRsp_BurstTarget_REG1_BASE_IDX                                                     5
#define regSION_CL2_WrRsp_TimeSlot_REG0                                                                 0xe92e
#define regSION_CL2_WrRsp_TimeSlot_REG0_BASE_IDX                                                        5
#define regSION_CL2_WrRsp_TimeSlot_REG1                                                                 0xe92f
#define regSION_CL2_WrRsp_TimeSlot_REG1_BASE_IDX                                                        5
#define regSION_CL2_Req_BurstTarget_REG0                                                                0xe930
#define regSION_CL2_Req_BurstTarget_REG0_BASE_IDX                                                       5
#define regSION_CL2_Req_BurstTarget_REG1                                                                0xe931
#define regSION_CL2_Req_BurstTarget_REG1_BASE_IDX                                                       5
#define regSION_CL2_Req_TimeSlot_REG0                                                                   0xe932
#define regSION_CL2_Req_TimeSlot_REG0_BASE_IDX                                                          5
#define regSION_CL2_Req_TimeSlot_REG1                                                                   0xe933
#define regSION_CL2_Req_TimeSlot_REG1_BASE_IDX                                                          5
#define regSION_CL2_ReqPoolCredit_Alloc_REG0                                                            0xe934
#define regSION_CL2_ReqPoolCredit_Alloc_REG0_BASE_IDX                                                   5
#define regSION_CL2_ReqPoolCredit_Alloc_REG1                                                            0xe935
#define regSION_CL2_ReqPoolCredit_Alloc_REG1_BASE_IDX                                                   5
#define regSION_CL2_DataPoolCredit_Alloc_REG0                                                           0xe936
#define regSION_CL2_DataPoolCredit_Alloc_REG0_BASE_IDX                                                  5
#define regSION_CL2_DataPoolCredit_Alloc_REG1                                                           0xe937
#define regSION_CL2_DataPoolCredit_Alloc_REG1_BASE_IDX                                                  5
#define regSION_CL2_RdRspPoolCredit_Alloc_REG0                                                          0xe938
#define regSION_CL2_RdRspPoolCredit_Alloc_REG0_BASE_IDX                                                 5
#define regSION_CL2_RdRspPoolCredit_Alloc_REG1                                                          0xe939
#define regSION_CL2_RdRspPoolCredit_Alloc_REG1_BASE_IDX                                                 5
#define regSION_CL2_WrRspPoolCredit_Alloc_REG0                                                          0xe93a
#define regSION_CL2_WrRspPoolCredit_Alloc_REG0_BASE_IDX                                                 5
#define regSION_CL2_WrRspPoolCredit_Alloc_REG1                                                          0xe93b
#define regSION_CL2_WrRspPoolCredit_Alloc_REG1_BASE_IDX                                                 5
#define regSION_CNTL_REG0                                                                               0xe93c
#define regSION_CNTL_REG0_BASE_IDX                                                                      5
#define regSION_CNTL_REG1                                                                               0xe93d
#define regSION_CNTL_REG1_BASE_IDX                                                                      5


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_bifcfgdecp
// base address: 0x10140000
#define regBIF_CFG_DEV0_EPF0_0_VENDOR_ID                                                                0x10000
#define regBIF_CFG_DEV0_EPF0_0_VENDOR_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF0_0_DEVICE_ID                                                                0x10000
#define regBIF_CFG_DEV0_EPF0_0_DEVICE_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF0_0_COMMAND                                                                  0x10001
#define regBIF_CFG_DEV0_EPF0_0_COMMAND_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF0_0_STATUS                                                                   0x10001
#define regBIF_CFG_DEV0_EPF0_0_STATUS_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_EPF0_0_REVISION_ID                                                              0x10002
#define regBIF_CFG_DEV0_EPF0_0_REVISION_ID_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF0_0_PROG_INTERFACE                                                           0x10002
#define regBIF_CFG_DEV0_EPF0_0_PROG_INTERFACE_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF0_0_SUB_CLASS                                                                0x10002
#define regBIF_CFG_DEV0_EPF0_0_SUB_CLASS_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF0_0_BASE_CLASS                                                               0x10002
#define regBIF_CFG_DEV0_EPF0_0_BASE_CLASS_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF0_0_CACHE_LINE                                                               0x10003
#define regBIF_CFG_DEV0_EPF0_0_CACHE_LINE_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF0_0_LATENCY                                                                  0x10003
#define regBIF_CFG_DEV0_EPF0_0_LATENCY_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF0_0_HEADER                                                                   0x10003
#define regBIF_CFG_DEV0_EPF0_0_HEADER_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_EPF0_0_BIST                                                                     0x10003
#define regBIF_CFG_DEV0_EPF0_0_BIST_BASE_IDX                                                            5
#define regBIF_CFG_DEV0_EPF0_0_BASE_ADDR_1                                                              0x10004
#define regBIF_CFG_DEV0_EPF0_0_BASE_ADDR_1_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF0_0_BASE_ADDR_2                                                              0x10005
#define regBIF_CFG_DEV0_EPF0_0_BASE_ADDR_2_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF0_0_BASE_ADDR_3                                                              0x10006
#define regBIF_CFG_DEV0_EPF0_0_BASE_ADDR_3_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF0_0_BASE_ADDR_4                                                              0x10007
#define regBIF_CFG_DEV0_EPF0_0_BASE_ADDR_4_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF0_0_BASE_ADDR_5                                                              0x10008
#define regBIF_CFG_DEV0_EPF0_0_BASE_ADDR_5_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF0_0_BASE_ADDR_6                                                              0x10009
#define regBIF_CFG_DEV0_EPF0_0_BASE_ADDR_6_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF0_0_CARDBUS_CIS_PTR                                                          0x1000a
#define regBIF_CFG_DEV0_EPF0_0_CARDBUS_CIS_PTR_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF0_0_ADAPTER_ID                                                               0x1000b
#define regBIF_CFG_DEV0_EPF0_0_ADAPTER_ID_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF0_0_ROM_BASE_ADDR                                                            0x1000c
#define regBIF_CFG_DEV0_EPF0_0_ROM_BASE_ADDR_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_0_CAP_PTR                                                                  0x1000d
#define regBIF_CFG_DEV0_EPF0_0_CAP_PTR_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF0_0_INTERRUPT_LINE                                                           0x1000f
#define regBIF_CFG_DEV0_EPF0_0_INTERRUPT_LINE_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF0_0_INTERRUPT_PIN                                                            0x1000f
#define regBIF_CFG_DEV0_EPF0_0_INTERRUPT_PIN_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_0_MIN_GRANT                                                                0x1000f
#define regBIF_CFG_DEV0_EPF0_0_MIN_GRANT_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF0_0_MAX_LATENCY                                                              0x1000f
#define regBIF_CFG_DEV0_EPF0_0_MAX_LATENCY_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF0_0_VENDOR_CAP_LIST                                                          0x10012
#define regBIF_CFG_DEV0_EPF0_0_VENDOR_CAP_LIST_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF0_0_ADAPTER_ID_W                                                             0x10013
#define regBIF_CFG_DEV0_EPF0_0_ADAPTER_ID_W_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF0_0_PMI_CAP_LIST                                                             0x10014
#define regBIF_CFG_DEV0_EPF0_0_PMI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF0_0_PMI_CAP                                                                  0x10014
#define regBIF_CFG_DEV0_EPF0_0_PMI_CAP_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF0_0_PMI_STATUS_CNTL                                                          0x10015
#define regBIF_CFG_DEV0_EPF0_0_PMI_STATUS_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_CAP_LIST                                                            0x10019
#define regBIF_CFG_DEV0_EPF0_0_PCIE_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_CAP                                                                 0x10019
#define regBIF_CFG_DEV0_EPF0_0_PCIE_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF0_0_DEVICE_CAP                                                               0x1001a
#define regBIF_CFG_DEV0_EPF0_0_DEVICE_CAP_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF0_0_DEVICE_CNTL                                                              0x1001b
#define regBIF_CFG_DEV0_EPF0_0_DEVICE_CNTL_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF0_0_DEVICE_STATUS                                                            0x1001b
#define regBIF_CFG_DEV0_EPF0_0_DEVICE_STATUS_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_0_LINK_CAP                                                                 0x1001c
#define regBIF_CFG_DEV0_EPF0_0_LINK_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF0_0_LINK_CNTL                                                                0x1001d
#define regBIF_CFG_DEV0_EPF0_0_LINK_CNTL_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF0_0_LINK_STATUS                                                              0x1001d
#define regBIF_CFG_DEV0_EPF0_0_LINK_STATUS_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF0_0_DEVICE_CAP2                                                              0x10022
#define regBIF_CFG_DEV0_EPF0_0_DEVICE_CAP2_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF0_0_DEVICE_CNTL2                                                             0x10023
#define regBIF_CFG_DEV0_EPF0_0_DEVICE_CNTL2_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF0_0_DEVICE_STATUS2                                                           0x10023
#define regBIF_CFG_DEV0_EPF0_0_DEVICE_STATUS2_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF0_0_LINK_CAP2                                                                0x10024
#define regBIF_CFG_DEV0_EPF0_0_LINK_CAP2_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF0_0_LINK_CNTL2                                                               0x10025
#define regBIF_CFG_DEV0_EPF0_0_LINK_CNTL2_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF0_0_LINK_STATUS2                                                             0x10025
#define regBIF_CFG_DEV0_EPF0_0_LINK_STATUS2_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF0_0_MSI_CAP_LIST                                                             0x10028
#define regBIF_CFG_DEV0_EPF0_0_MSI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF0_0_MSI_MSG_CNTL                                                             0x10028
#define regBIF_CFG_DEV0_EPF0_0_MSI_MSG_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF0_0_MSI_MSG_ADDR_LO                                                          0x10029
#define regBIF_CFG_DEV0_EPF0_0_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF0_0_MSI_MSG_ADDR_HI                                                          0x1002a
#define regBIF_CFG_DEV0_EPF0_0_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF0_0_MSI_MSG_DATA                                                             0x1002a
#define regBIF_CFG_DEV0_EPF0_0_MSI_MSG_DATA_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF0_0_MSI_EXT_MSG_DATA                                                         0x1002a
#define regBIF_CFG_DEV0_EPF0_0_MSI_EXT_MSG_DATA_BASE_IDX                                                5
#define regBIF_CFG_DEV0_EPF0_0_MSI_MASK                                                                 0x1002b
#define regBIF_CFG_DEV0_EPF0_0_MSI_MASK_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF0_0_MSI_MSG_DATA_64                                                          0x1002b
#define regBIF_CFG_DEV0_EPF0_0_MSI_MSG_DATA_64_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF0_0_MSI_EXT_MSG_DATA_64                                                      0x1002b
#define regBIF_CFG_DEV0_EPF0_0_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF0_0_MSI_MASK_64                                                              0x1002c
#define regBIF_CFG_DEV0_EPF0_0_MSI_MASK_64_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF0_0_MSI_PENDING                                                              0x1002c
#define regBIF_CFG_DEV0_EPF0_0_MSI_PENDING_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF0_0_MSI_PENDING_64                                                           0x1002d
#define regBIF_CFG_DEV0_EPF0_0_MSI_PENDING_64_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF0_0_MSIX_CAP_LIST                                                            0x10030
#define regBIF_CFG_DEV0_EPF0_0_MSIX_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_0_MSIX_MSG_CNTL                                                            0x10030
#define regBIF_CFG_DEV0_EPF0_0_MSIX_MSG_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_0_MSIX_TABLE                                                               0x10031
#define regBIF_CFG_DEV0_EPF0_0_MSIX_TABLE_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF0_0_MSIX_PBA                                                                 0x10032
#define regBIF_CFG_DEV0_EPF0_0_MSIX_PBA_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x10040
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x10041
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC1                                                    0x10042
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC2                                                    0x10043
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VC_ENH_CAP_LIST                                                     0x10044
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VC_ENH_CAP_LIST_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CAP_REG1                                                    0x10045
#define regBIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CAP_REG1_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CAP_REG2                                                    0x10046
#define regBIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CAP_REG2_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CNTL                                                        0x10047
#define regBIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CNTL_BASE_IDX                                               5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_STATUS                                                      0x10047
#define regBIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_STATUS_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_CAP                                                    0x10048
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_CAP_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_CNTL                                                   0x10049
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_CNTL_BASE_IDX                                          5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_STATUS                                                 0x1004a
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_STATUS_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_CAP                                                    0x1004b
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_CAP_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_CNTL                                                   0x1004c
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_CNTL_BASE_IDX                                          5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_STATUS                                                 0x1004d
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_STATUS_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                         0x10050
#define regBIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX                                5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_DW1                                                  0x10051
#define regBIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_DW2                                                  0x10052
#define regBIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x10054
#define regBIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS                                                   0x10055
#define regBIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_MASK                                                     0x10056
#define regBIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x10057
#define regBIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_CORR_ERR_STATUS                                                     0x10058
#define regBIF_CFG_DEV0_EPF0_0_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_CORR_ERR_MASK                                                       0x10059
#define regBIF_CFG_DEV0_EPF0_0_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x1005a
#define regBIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG0                                                            0x1005b
#define regBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG0_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG1                                                            0x1005c
#define regBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG1_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG2                                                            0x1005d
#define regBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG2_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG3                                                            0x1005e
#define regBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG3_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG0                                                     0x10062
#define regBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG1                                                     0x10063
#define regBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG2                                                     0x10064
#define regBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG3                                                     0x10065
#define regBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR_ENH_CAP_LIST                                                    0x10080
#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR1_CAP                                                            0x10081
#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR1_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR1_CNTL                                                           0x10082
#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR1_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR2_CAP                                                            0x10083
#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR2_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR2_CNTL                                                           0x10084
#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR2_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR3_CAP                                                            0x10085
#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR3_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR3_CNTL                                                           0x10086
#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR3_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR4_CAP                                                            0x10087
#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR4_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR4_CNTL                                                           0x10088
#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR4_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR5_CAP                                                            0x10089
#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR5_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR5_CNTL                                                           0x1008a
#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR5_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR6_CAP                                                            0x1008b
#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR6_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR6_CNTL                                                           0x1008c
#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR6_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x10090
#define regBIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x10091
#define regBIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_DATA                                                     0x10092
#define regBIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_CAP                                                      0x10093
#define regBIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_ENH_CAP_LIST                                                    0x10094
#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_CAP                                                             0x10095
#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_LATENCY_INDICATOR                                               0x10096
#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_STATUS                                                          0x10097
#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_STATUS_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_CNTL                                                            0x10097
#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x10098
#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x10098
#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x10098
#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x10098
#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x10099
#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x10099
#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x10099
#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x10099
#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SECONDARY_ENH_CAP_LIST                                              0x1009c
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LINK_CNTL3                                                          0x1009d
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LINK_CNTL3_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_ERROR_STATUS                                                   0x1009e
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_ERROR_STATUS_BASE_IDX                                          5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_0_EQUALIZATION_CNTL                                            0x1009f
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_1_EQUALIZATION_CNTL                                            0x1009f
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_2_EQUALIZATION_CNTL                                            0x100a0
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_3_EQUALIZATION_CNTL                                            0x100a0
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_4_EQUALIZATION_CNTL                                            0x100a1
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_5_EQUALIZATION_CNTL                                            0x100a1
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_6_EQUALIZATION_CNTL                                            0x100a2
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_7_EQUALIZATION_CNTL                                            0x100a2
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_8_EQUALIZATION_CNTL                                            0x100a3
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_9_EQUALIZATION_CNTL                                            0x100a3
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_10_EQUALIZATION_CNTL                                           0x100a4
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_11_EQUALIZATION_CNTL                                           0x100a4
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_12_EQUALIZATION_CNTL                                           0x100a5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_13_EQUALIZATION_CNTL                                           0x100a5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_14_EQUALIZATION_CNTL                                           0x100a6
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_15_EQUALIZATION_CNTL                                           0x100a6
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_ACS_ENH_CAP_LIST                                                    0x100a8
#define regBIF_CFG_DEV0_EPF0_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_ACS_CAP                                                             0x100a9
#define regBIF_CFG_DEV0_EPF0_0_PCIE_ACS_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_ACS_CNTL                                                            0x100a9
#define regBIF_CFG_DEV0_EPF0_0_PCIE_ACS_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_ATS_ENH_CAP_LIST                                                    0x100ac
#define regBIF_CFG_DEV0_EPF0_0_PCIE_ATS_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_ATS_CAP                                                             0x100ad
#define regBIF_CFG_DEV0_EPF0_0_PCIE_ATS_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_ATS_CNTL                                                            0x100ad
#define regBIF_CFG_DEV0_EPF0_0_PCIE_ATS_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_ENH_CAP_LIST                                               0x100b0
#define regBIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_CNTL                                                       0x100b1
#define regBIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_CNTL_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_STATUS                                                     0x100b1
#define regBIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_STATUS_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_OUTSTAND_PAGE_REQ_CAPACITY                                          0x100b2
#define regBIF_CFG_DEV0_EPF0_0_PCIE_OUTSTAND_PAGE_REQ_CAPACITY_BASE_IDX                                 5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_OUTSTAND_PAGE_REQ_ALLOC                                             0x100b3
#define regBIF_CFG_DEV0_EPF0_0_PCIE_OUTSTAND_PAGE_REQ_ALLOC_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_PASID_ENH_CAP_LIST                                                  0x100b4
#define regBIF_CFG_DEV0_EPF0_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_PASID_CAP                                                           0x100b5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_PASID_CAP_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_PASID_CNTL                                                          0x100b5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_PASID_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_ENH_CAP_LIST                                                     0x100bc
#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_ENH_CAP_LIST_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_CAP                                                              0x100bd
#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_CAP_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_CNTL                                                             0x100bd
#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_ADDR0                                                            0x100be
#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_ADDR0_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_ADDR1                                                            0x100bf
#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_ADDR1_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_RCV0                                                             0x100c0
#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_RCV0_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_RCV1                                                             0x100c1
#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_RCV1_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_ALL0                                                       0x100c2
#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_ALL0_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_ALL1                                                       0x100c3
#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_ALL1_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_UNTRANSLATED_0                                             0x100c4
#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_UNTRANSLATED_0_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_UNTRANSLATED_1                                             0x100c5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_UNTRANSLATED_1_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LTR_ENH_CAP_LIST                                                    0x100c8
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LTR_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LTR_CAP                                                             0x100c9
#define regBIF_CFG_DEV0_EPF0_0_PCIE_LTR_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_ARI_ENH_CAP_LIST                                                    0x100ca
#define regBIF_CFG_DEV0_EPF0_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_ARI_CAP                                                             0x100cb
#define regBIF_CFG_DEV0_EPF0_0_PCIE_ARI_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_ARI_CNTL                                                            0x100cb
#define regBIF_CFG_DEV0_EPF0_0_PCIE_ARI_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_ENH_CAP_LIST                                                  0x100cc
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CAP                                                           0x100cd
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CAP_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CONTROL                                                       0x100ce
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CONTROL_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_STATUS                                                        0x100ce
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_STATUS_BASE_IDX                                               5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_INITIAL_VFS                                                   0x100cf
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_INITIAL_VFS_BASE_IDX                                          5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_TOTAL_VFS                                                     0x100cf
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_TOTAL_VFS_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_NUM_VFS                                                       0x100d0
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_NUM_VFS_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_FUNC_DEP_LINK                                                 0x100d0
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_FUNC_DEP_LINK_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_FIRST_VF_OFFSET                                               0x100d1
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_FIRST_VF_OFFSET_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_STRIDE                                                     0x100d1
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_STRIDE_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_DEVICE_ID                                                  0x100d2
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_DEVICE_ID_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE                                           0x100d3
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_SYSTEM_PAGE_SIZE                                              0x100d4
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_SYSTEM_PAGE_SIZE_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_0                                                0x100d5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_0_BASE_IDX                                       5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_1                                                0x100d6
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_1_BASE_IDX                                       5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_2                                                0x100d7
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_2_BASE_IDX                                       5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_3                                                0x100d8
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_3_BASE_IDX                                       5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_4                                                0x100d9
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_4_BASE_IDX                                       5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_5                                                0x100da
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_5_BASE_IDX                                       5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET                               0x100db
#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_TPH_REQR_ENH_CAP_LIST                                               0x100dc
#define regBIF_CFG_DEV0_EPF0_0_PCIE_TPH_REQR_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_TPH_REQR_CAP                                                        0x100dd
#define regBIF_CFG_DEV0_EPF0_0_PCIE_TPH_REQR_CAP_BASE_IDX                                               5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_TPH_REQR_CNTL                                                       0x100de
#define regBIF_CFG_DEV0_EPF0_0_PCIE_TPH_REQR_CNTL_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_DLF_ENH_CAP_LIST                                                    0x10100
#define regBIF_CFG_DEV0_EPF0_0_PCIE_DLF_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF0_0_DATA_LINK_FEATURE_CAP                                                    0x10101
#define regBIF_CFG_DEV0_EPF0_0_DATA_LINK_FEATURE_CAP_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF0_0_DATA_LINK_FEATURE_STATUS                                                 0x10102
#define regBIF_CFG_DEV0_EPF0_0_DATA_LINK_FEATURE_STATUS_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_PHY_16GT_ENH_CAP_LIST                                               0x10104
#define regBIF_CFG_DEV0_EPF0_0_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF0_0_LINK_CAP_16GT                                                            0x10105
#define regBIF_CFG_DEV0_EPF0_0_LINK_CAP_16GT_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_0_LINK_CNTL_16GT                                                           0x10106
#define regBIF_CFG_DEV0_EPF0_0_LINK_CNTL_16GT_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF0_0_LINK_STATUS_16GT                                                         0x10107
#define regBIF_CFG_DEV0_EPF0_0_LINK_STATUS_16GT_BASE_IDX                                                5
#define regBIF_CFG_DEV0_EPF0_0_LOCAL_PARITY_MISMATCH_STATUS_16GT                                        0x10108
#define regBIF_CFG_DEV0_EPF0_0_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                               5
#define regBIF_CFG_DEV0_EPF0_0_RTM1_PARITY_MISMATCH_STATUS_16GT                                         0x10109
#define regBIF_CFG_DEV0_EPF0_0_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                5
#define regBIF_CFG_DEV0_EPF0_0_RTM2_PARITY_MISMATCH_STATUS_16GT                                         0x1010a
#define regBIF_CFG_DEV0_EPF0_0_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                5
#define regBIF_CFG_DEV0_EPF0_0_LANE_0_EQUALIZATION_CNTL_16GT                                            0x1010c
#define regBIF_CFG_DEV0_EPF0_0_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_0_LANE_1_EQUALIZATION_CNTL_16GT                                            0x1010c
#define regBIF_CFG_DEV0_EPF0_0_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_0_LANE_2_EQUALIZATION_CNTL_16GT                                            0x1010c
#define regBIF_CFG_DEV0_EPF0_0_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_0_LANE_3_EQUALIZATION_CNTL_16GT                                            0x1010c
#define regBIF_CFG_DEV0_EPF0_0_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_0_LANE_4_EQUALIZATION_CNTL_16GT                                            0x1010d
#define regBIF_CFG_DEV0_EPF0_0_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_0_LANE_5_EQUALIZATION_CNTL_16GT                                            0x1010d
#define regBIF_CFG_DEV0_EPF0_0_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_0_LANE_6_EQUALIZATION_CNTL_16GT                                            0x1010d
#define regBIF_CFG_DEV0_EPF0_0_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_0_LANE_7_EQUALIZATION_CNTL_16GT                                            0x1010d
#define regBIF_CFG_DEV0_EPF0_0_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_0_LANE_8_EQUALIZATION_CNTL_16GT                                            0x1010e
#define regBIF_CFG_DEV0_EPF0_0_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_0_LANE_9_EQUALIZATION_CNTL_16GT                                            0x1010e
#define regBIF_CFG_DEV0_EPF0_0_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_0_LANE_10_EQUALIZATION_CNTL_16GT                                           0x1010e
#define regBIF_CFG_DEV0_EPF0_0_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF0_0_LANE_11_EQUALIZATION_CNTL_16GT                                           0x1010e
#define regBIF_CFG_DEV0_EPF0_0_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF0_0_LANE_12_EQUALIZATION_CNTL_16GT                                           0x1010f
#define regBIF_CFG_DEV0_EPF0_0_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF0_0_LANE_13_EQUALIZATION_CNTL_16GT                                           0x1010f
#define regBIF_CFG_DEV0_EPF0_0_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF0_0_LANE_14_EQUALIZATION_CNTL_16GT                                           0x1010f
#define regBIF_CFG_DEV0_EPF0_0_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF0_0_LANE_15_EQUALIZATION_CNTL_16GT                                           0x1010f
#define regBIF_CFG_DEV0_EPF0_0_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_MARGINING_ENH_CAP_LIST                                              0x10110
#define regBIF_CFG_DEV0_EPF0_0_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF0_0_MARGINING_PORT_CAP                                                       0x10111
#define regBIF_CFG_DEV0_EPF0_0_MARGINING_PORT_CAP_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF0_0_MARGINING_PORT_STATUS                                                    0x10111
#define regBIF_CFG_DEV0_EPF0_0_MARGINING_PORT_STATUS_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF0_0_LANE_0_MARGINING_LANE_CNTL                                               0x10112
#define regBIF_CFG_DEV0_EPF0_0_LANE_0_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF0_0_LANE_0_MARGINING_LANE_STATUS                                             0x10112
#define regBIF_CFG_DEV0_EPF0_0_LANE_0_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF0_0_LANE_1_MARGINING_LANE_CNTL                                               0x10113
#define regBIF_CFG_DEV0_EPF0_0_LANE_1_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF0_0_LANE_1_MARGINING_LANE_STATUS                                             0x10113
#define regBIF_CFG_DEV0_EPF0_0_LANE_1_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF0_0_LANE_2_MARGINING_LANE_CNTL                                               0x10114
#define regBIF_CFG_DEV0_EPF0_0_LANE_2_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF0_0_LANE_2_MARGINING_LANE_STATUS                                             0x10114
#define regBIF_CFG_DEV0_EPF0_0_LANE_2_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF0_0_LANE_3_MARGINING_LANE_CNTL                                               0x10115
#define regBIF_CFG_DEV0_EPF0_0_LANE_3_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF0_0_LANE_3_MARGINING_LANE_STATUS                                             0x10115
#define regBIF_CFG_DEV0_EPF0_0_LANE_3_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF0_0_LANE_4_MARGINING_LANE_CNTL                                               0x10116
#define regBIF_CFG_DEV0_EPF0_0_LANE_4_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF0_0_LANE_4_MARGINING_LANE_STATUS                                             0x10116
#define regBIF_CFG_DEV0_EPF0_0_LANE_4_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF0_0_LANE_5_MARGINING_LANE_CNTL                                               0x10117
#define regBIF_CFG_DEV0_EPF0_0_LANE_5_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF0_0_LANE_5_MARGINING_LANE_STATUS                                             0x10117
#define regBIF_CFG_DEV0_EPF0_0_LANE_5_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF0_0_LANE_6_MARGINING_LANE_CNTL                                               0x10118
#define regBIF_CFG_DEV0_EPF0_0_LANE_6_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF0_0_LANE_6_MARGINING_LANE_STATUS                                             0x10118
#define regBIF_CFG_DEV0_EPF0_0_LANE_6_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF0_0_LANE_7_MARGINING_LANE_CNTL                                               0x10119
#define regBIF_CFG_DEV0_EPF0_0_LANE_7_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF0_0_LANE_7_MARGINING_LANE_STATUS                                             0x10119
#define regBIF_CFG_DEV0_EPF0_0_LANE_7_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF0_0_LANE_8_MARGINING_LANE_CNTL                                               0x1011a
#define regBIF_CFG_DEV0_EPF0_0_LANE_8_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF0_0_LANE_8_MARGINING_LANE_STATUS                                             0x1011a
#define regBIF_CFG_DEV0_EPF0_0_LANE_8_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF0_0_LANE_9_MARGINING_LANE_CNTL                                               0x1011b
#define regBIF_CFG_DEV0_EPF0_0_LANE_9_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF0_0_LANE_9_MARGINING_LANE_STATUS                                             0x1011b
#define regBIF_CFG_DEV0_EPF0_0_LANE_9_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF0_0_LANE_10_MARGINING_LANE_CNTL                                              0x1011c
#define regBIF_CFG_DEV0_EPF0_0_LANE_10_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF0_0_LANE_10_MARGINING_LANE_STATUS                                            0x1011c
#define regBIF_CFG_DEV0_EPF0_0_LANE_10_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_0_LANE_11_MARGINING_LANE_CNTL                                              0x1011d
#define regBIF_CFG_DEV0_EPF0_0_LANE_11_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF0_0_LANE_11_MARGINING_LANE_STATUS                                            0x1011d
#define regBIF_CFG_DEV0_EPF0_0_LANE_11_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_0_LANE_12_MARGINING_LANE_CNTL                                              0x1011e
#define regBIF_CFG_DEV0_EPF0_0_LANE_12_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF0_0_LANE_12_MARGINING_LANE_STATUS                                            0x1011e
#define regBIF_CFG_DEV0_EPF0_0_LANE_12_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_0_LANE_13_MARGINING_LANE_CNTL                                              0x1011f
#define regBIF_CFG_DEV0_EPF0_0_LANE_13_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF0_0_LANE_13_MARGINING_LANE_STATUS                                            0x1011f
#define regBIF_CFG_DEV0_EPF0_0_LANE_13_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_0_LANE_14_MARGINING_LANE_CNTL                                              0x10120
#define regBIF_CFG_DEV0_EPF0_0_LANE_14_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF0_0_LANE_14_MARGINING_LANE_STATUS                                            0x10120
#define regBIF_CFG_DEV0_EPF0_0_LANE_14_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_0_LANE_15_MARGINING_LANE_CNTL                                              0x10121
#define regBIF_CFG_DEV0_EPF0_0_LANE_15_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF0_0_LANE_15_MARGINING_LANE_STATUS                                            0x10121
#define regBIF_CFG_DEV0_EPF0_0_LANE_15_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST                                          0x10130
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST_BASE_IDX                                 5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR1_CAP                                                  0x10131
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR1_CAP_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR1_CNTL                                                 0x10132
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR1_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR2_CAP                                                  0x10133
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR2_CAP_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR2_CNTL                                                 0x10134
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR2_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR3_CAP                                                  0x10135
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR3_CAP_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR3_CNTL                                                 0x10136
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR3_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR4_CAP                                                  0x10137
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR4_CAP_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR4_CNTL                                                 0x10138
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR4_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR5_CAP                                                  0x10139
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR5_CAP_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR5_CNTL                                                 0x1013a
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR5_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR6_CAP                                                  0x1013b
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR6_CAP_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR6_CNTL                                                 0x1013c
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR6_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV                                 0x10140
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV_BASE_IDX                        5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV                                          0x10141
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_BASE_IDX                                 5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SRIOV_SHADOW                             0x10142
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SRIOV_SHADOW_BASE_IDX                    5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_ENABLE                              0x10143
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_ENABLE_BASE_IDX                     5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_STATUS                              0x10144
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_STATUS_BASE_IDX                     5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_RESET_CONTROL                            0x10145
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_RESET_CONTROL_BASE_IDX                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0                            0x10146
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0_BASE_IDX                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1                            0x10147
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1_BASE_IDX                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW2                            0x10148
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW2_BASE_IDX                   5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_CONTEXT                                  0x10149
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_CONTEXT_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_TOTAL_FB                                 0x1014a
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_TOTAL_FB_BASE_IDX                        5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_OFFSETS                                  0x1014b
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_OFFSETS_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_REGION                                   0x1014c
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_REGION_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_P2P_OVER_XGMI_ENABLE                     0x1014d
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_P2P_OVER_XGMI_ENABLE_BASE_IDX            5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF0_FB                                   0x1014e
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF0_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF1_FB                                   0x1014f
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF1_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF2_FB                                   0x10150
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF2_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF3_FB                                   0x10151
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF3_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB                                   0x10152
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB                                   0x10153
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB                                   0x10154
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB                                   0x10155
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF8_FB                                   0x10156
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF8_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF9_FB                                   0x10157
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF9_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF10_FB                                  0x10158
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF10_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB                                  0x10159
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB                                  0x1015a
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB                                  0x1015b
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB                                  0x1015c
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB                                  0x1015d
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF16_FB                                  0x1015e
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF16_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF17_FB                                  0x1015f
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#define regBIF_CFG_DEV0_EPF1_0_REVISION_ID_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF1_0_PROG_INTERFACE                                                           0x10402
#define regBIF_CFG_DEV0_EPF1_0_PROG_INTERFACE_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF1_0_SUB_CLASS                                                                0x10402
#define regBIF_CFG_DEV0_EPF1_0_SUB_CLASS_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF1_0_BASE_CLASS                                                               0x10402
#define regBIF_CFG_DEV0_EPF1_0_BASE_CLASS_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF1_0_CACHE_LINE                                                               0x10403
#define regBIF_CFG_DEV0_EPF1_0_CACHE_LINE_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF1_0_LATENCY                                                                  0x10403
#define regBIF_CFG_DEV0_EPF1_0_LATENCY_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF1_0_HEADER                                                                   0x10403
#define regBIF_CFG_DEV0_EPF1_0_HEADER_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_EPF1_0_BIST                                                                     0x10403
#define regBIF_CFG_DEV0_EPF1_0_BIST_BASE_IDX                                                            5
#define regBIF_CFG_DEV0_EPF1_0_BASE_ADDR_1                                                              0x10404
#define regBIF_CFG_DEV0_EPF1_0_BASE_ADDR_1_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF1_0_BASE_ADDR_2                                                              0x10405
#define regBIF_CFG_DEV0_EPF1_0_BASE_ADDR_2_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF1_0_BASE_ADDR_3                                                              0x10406
#define regBIF_CFG_DEV0_EPF1_0_BASE_ADDR_3_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF1_0_BASE_ADDR_4                                                              0x10407
#define regBIF_CFG_DEV0_EPF1_0_BASE_ADDR_4_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF1_0_BASE_ADDR_5                                                              0x10408
#define regBIF_CFG_DEV0_EPF1_0_BASE_ADDR_5_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF1_0_BASE_ADDR_6                                                              0x10409
#define regBIF_CFG_DEV0_EPF1_0_BASE_ADDR_6_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF1_0_CARDBUS_CIS_PTR                                                          0x1040a
#define regBIF_CFG_DEV0_EPF1_0_CARDBUS_CIS_PTR_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF1_0_ADAPTER_ID                                                               0x1040b
#define regBIF_CFG_DEV0_EPF1_0_ADAPTER_ID_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF1_0_ROM_BASE_ADDR                                                            0x1040c
#define regBIF_CFG_DEV0_EPF1_0_ROM_BASE_ADDR_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_0_CAP_PTR                                                                  0x1040d
#define regBIF_CFG_DEV0_EPF1_0_CAP_PTR_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF1_0_INTERRUPT_LINE                                                           0x1040f
#define regBIF_CFG_DEV0_EPF1_0_INTERRUPT_LINE_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF1_0_INTERRUPT_PIN                                                            0x1040f
#define regBIF_CFG_DEV0_EPF1_0_INTERRUPT_PIN_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_0_MIN_GRANT                                                                0x1040f
#define regBIF_CFG_DEV0_EPF1_0_MIN_GRANT_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF1_0_MAX_LATENCY                                                              0x1040f
#define regBIF_CFG_DEV0_EPF1_0_MAX_LATENCY_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF1_0_VENDOR_CAP_LIST                                                          0x10412
#define regBIF_CFG_DEV0_EPF1_0_VENDOR_CAP_LIST_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF1_0_ADAPTER_ID_W                                                             0x10413
#define regBIF_CFG_DEV0_EPF1_0_ADAPTER_ID_W_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF1_0_PMI_CAP_LIST                                                             0x10414
#define regBIF_CFG_DEV0_EPF1_0_PMI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF1_0_PMI_CAP                                                                  0x10414
#define regBIF_CFG_DEV0_EPF1_0_PMI_CAP_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF1_0_PMI_STATUS_CNTL                                                          0x10415
#define regBIF_CFG_DEV0_EPF1_0_PMI_STATUS_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_CAP_LIST                                                            0x10419
#define regBIF_CFG_DEV0_EPF1_0_PCIE_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_CAP                                                                 0x10419
#define regBIF_CFG_DEV0_EPF1_0_PCIE_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF1_0_DEVICE_CAP                                                               0x1041a
#define regBIF_CFG_DEV0_EPF1_0_DEVICE_CAP_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF1_0_DEVICE_CNTL                                                              0x1041b
#define regBIF_CFG_DEV0_EPF1_0_DEVICE_CNTL_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF1_0_DEVICE_STATUS                                                            0x1041b
#define regBIF_CFG_DEV0_EPF1_0_DEVICE_STATUS_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_0_LINK_CAP                                                                 0x1041c
#define regBIF_CFG_DEV0_EPF1_0_LINK_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF1_0_LINK_CNTL                                                                0x1041d
#define regBIF_CFG_DEV0_EPF1_0_LINK_CNTL_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF1_0_LINK_STATUS                                                              0x1041d
#define regBIF_CFG_DEV0_EPF1_0_LINK_STATUS_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF1_0_DEVICE_CAP2                                                              0x10422
#define regBIF_CFG_DEV0_EPF1_0_DEVICE_CAP2_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF1_0_DEVICE_CNTL2                                                             0x10423
#define regBIF_CFG_DEV0_EPF1_0_DEVICE_CNTL2_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF1_0_DEVICE_STATUS2                                                           0x10423
#define regBIF_CFG_DEV0_EPF1_0_DEVICE_STATUS2_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF1_0_LINK_CAP2                                                                0x10424
#define regBIF_CFG_DEV0_EPF1_0_LINK_CAP2_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF1_0_LINK_CNTL2                                                               0x10425
#define regBIF_CFG_DEV0_EPF1_0_LINK_CNTL2_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF1_0_LINK_STATUS2                                                             0x10425
#define regBIF_CFG_DEV0_EPF1_0_LINK_STATUS2_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF1_0_MSI_CAP_LIST                                                             0x10428
#define regBIF_CFG_DEV0_EPF1_0_MSI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF1_0_MSI_MSG_CNTL                                                             0x10428
#define regBIF_CFG_DEV0_EPF1_0_MSI_MSG_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF1_0_MSI_MSG_ADDR_LO                                                          0x10429
#define regBIF_CFG_DEV0_EPF1_0_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF1_0_MSI_MSG_ADDR_HI                                                          0x1042a
#define regBIF_CFG_DEV0_EPF1_0_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF1_0_MSI_MSG_DATA                                                             0x1042a
#define regBIF_CFG_DEV0_EPF1_0_MSI_MSG_DATA_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF1_0_MSI_EXT_MSG_DATA                                                         0x1042a
#define regBIF_CFG_DEV0_EPF1_0_MSI_EXT_MSG_DATA_BASE_IDX                                                5
#define regBIF_CFG_DEV0_EPF1_0_MSI_MASK                                                                 0x1042b
#define regBIF_CFG_DEV0_EPF1_0_MSI_MASK_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF1_0_MSI_MSG_DATA_64                                                          0x1042b
#define regBIF_CFG_DEV0_EPF1_0_MSI_MSG_DATA_64_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF1_0_MSI_EXT_MSG_DATA_64                                                      0x1042b
#define regBIF_CFG_DEV0_EPF1_0_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF1_0_MSI_MASK_64                                                              0x1042c
#define regBIF_CFG_DEV0_EPF1_0_MSI_MASK_64_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF1_0_MSI_PENDING                                                              0x1042c
#define regBIF_CFG_DEV0_EPF1_0_MSI_PENDING_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF1_0_MSI_PENDING_64                                                           0x1042d
#define regBIF_CFG_DEV0_EPF1_0_MSI_PENDING_64_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF1_0_MSIX_CAP_LIST                                                            0x10430
#define regBIF_CFG_DEV0_EPF1_0_MSIX_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_0_MSIX_MSG_CNTL                                                            0x10430
#define regBIF_CFG_DEV0_EPF1_0_MSIX_MSG_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_0_MSIX_TABLE                                                               0x10431
#define regBIF_CFG_DEV0_EPF1_0_MSIX_TABLE_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF1_0_MSIX_PBA                                                                 0x10432
#define regBIF_CFG_DEV0_EPF1_0_MSIX_PBA_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x10440
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x10441
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC1                                                    0x10442
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC2                                                    0x10443
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VC_ENH_CAP_LIST                                                     0x10444
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VC_ENH_CAP_LIST_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_PORT_VC_CAP_REG1                                                    0x10445
#define regBIF_CFG_DEV0_EPF1_0_PCIE_PORT_VC_CAP_REG1_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_PORT_VC_CAP_REG2                                                    0x10446
#define regBIF_CFG_DEV0_EPF1_0_PCIE_PORT_VC_CAP_REG2_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_PORT_VC_CNTL                                                        0x10447
#define regBIF_CFG_DEV0_EPF1_0_PCIE_PORT_VC_CNTL_BASE_IDX                                               5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_PORT_VC_STATUS                                                      0x10447
#define regBIF_CFG_DEV0_EPF1_0_PCIE_PORT_VC_STATUS_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VC0_RESOURCE_CAP                                                    0x10448
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VC0_RESOURCE_CAP_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VC0_RESOURCE_CNTL                                                   0x10449
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VC0_RESOURCE_CNTL_BASE_IDX                                          5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VC0_RESOURCE_STATUS                                                 0x1044a
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VC0_RESOURCE_STATUS_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VC1_RESOURCE_CAP                                                    0x1044b
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VC1_RESOURCE_CAP_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VC1_RESOURCE_CNTL                                                   0x1044c
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VC1_RESOURCE_CNTL_BASE_IDX                                          5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VC1_RESOURCE_STATUS                                                 0x1044d
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VC1_RESOURCE_STATUS_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                         0x10450
#define regBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX                                5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_DW1                                                  0x10451
#define regBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_DW2                                                  0x10452
#define regBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x10454
#define regBIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_STATUS                                                   0x10455
#define regBIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_MASK                                                     0x10456
#define regBIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x10457
#define regBIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_CORR_ERR_STATUS                                                     0x10458
#define regBIF_CFG_DEV0_EPF1_0_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_CORR_ERR_MASK                                                       0x10459
#define regBIF_CFG_DEV0_EPF1_0_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x1045a
#define regBIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG0                                                            0x1045b
#define regBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG0_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG1                                                            0x1045c
#define regBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG1_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG2                                                            0x1045d
#define regBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG2_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG3                                                            0x1045e
#define regBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG3_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG0                                                     0x10462
#define regBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG1                                                     0x10463
#define regBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG2                                                     0x10464
#define regBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG3                                                     0x10465
#define regBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR_ENH_CAP_LIST                                                    0x10480
#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR1_CAP                                                            0x10481
#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR1_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR1_CNTL                                                           0x10482
#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR1_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR2_CAP                                                            0x10483
#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR2_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR2_CNTL                                                           0x10484
#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR2_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR3_CAP                                                            0x10485
#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR3_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR3_CNTL                                                           0x10486
#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR3_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR4_CAP                                                            0x10487
#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR4_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR4_CNTL                                                           0x10488
#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR4_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR5_CAP                                                            0x10489
#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR5_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR5_CNTL                                                           0x1048a
#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR5_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR6_CAP                                                            0x1048b
#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR6_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR6_CNTL                                                           0x1048c
#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR6_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x10490
#define regBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x10491
#define regBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA                                                     0x10492
#define regBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_CAP                                                      0x10493
#define regBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_ENH_CAP_LIST                                                    0x10494
#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_CAP                                                             0x10495
#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_LATENCY_INDICATOR                                               0x10496
#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_STATUS                                                          0x10497
#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_STATUS_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_CNTL                                                            0x10497
#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x10498
#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x10498
#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x10498
#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x10498
#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x10499
#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x10499
#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x10499
#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x10499
#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SECONDARY_ENH_CAP_LIST                                              0x1049c
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LINK_CNTL3                                                          0x1049d
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LINK_CNTL3_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_ERROR_STATUS                                                   0x1049e
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_ERROR_STATUS_BASE_IDX                                          5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_0_EQUALIZATION_CNTL                                            0x1049f
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_1_EQUALIZATION_CNTL                                            0x1049f
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_2_EQUALIZATION_CNTL                                            0x104a0
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_3_EQUALIZATION_CNTL                                            0x104a0
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_4_EQUALIZATION_CNTL                                            0x104a1
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_5_EQUALIZATION_CNTL                                            0x104a1
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_6_EQUALIZATION_CNTL                                            0x104a2
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_7_EQUALIZATION_CNTL                                            0x104a2
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_8_EQUALIZATION_CNTL                                            0x104a3
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_9_EQUALIZATION_CNTL                                            0x104a3
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_10_EQUALIZATION_CNTL                                           0x104a4
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_11_EQUALIZATION_CNTL                                           0x104a4
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_12_EQUALIZATION_CNTL                                           0x104a5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_13_EQUALIZATION_CNTL                                           0x104a5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_14_EQUALIZATION_CNTL                                           0x104a6
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_15_EQUALIZATION_CNTL                                           0x104a6
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_ACS_ENH_CAP_LIST                                                    0x104a8
#define regBIF_CFG_DEV0_EPF1_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_ACS_CAP                                                             0x104a9
#define regBIF_CFG_DEV0_EPF1_0_PCIE_ACS_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_ACS_CNTL                                                            0x104a9
#define regBIF_CFG_DEV0_EPF1_0_PCIE_ACS_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_ATS_ENH_CAP_LIST                                                    0x104ac
#define regBIF_CFG_DEV0_EPF1_0_PCIE_ATS_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_ATS_CAP                                                             0x104ad
#define regBIF_CFG_DEV0_EPF1_0_PCIE_ATS_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_ATS_CNTL                                                            0x104ad
#define regBIF_CFG_DEV0_EPF1_0_PCIE_ATS_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_ENH_CAP_LIST                                               0x104b0
#define regBIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_CNTL                                                       0x104b1
#define regBIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_CNTL_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_STATUS                                                     0x104b1
#define regBIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_STATUS_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_OUTSTAND_PAGE_REQ_CAPACITY                                          0x104b2
#define regBIF_CFG_DEV0_EPF1_0_PCIE_OUTSTAND_PAGE_REQ_CAPACITY_BASE_IDX                                 5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_OUTSTAND_PAGE_REQ_ALLOC                                             0x104b3
#define regBIF_CFG_DEV0_EPF1_0_PCIE_OUTSTAND_PAGE_REQ_ALLOC_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_PASID_ENH_CAP_LIST                                                  0x104b4
#define regBIF_CFG_DEV0_EPF1_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_PASID_CAP                                                           0x104b5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_PASID_CAP_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_PASID_CNTL                                                          0x104b5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_PASID_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_ENH_CAP_LIST                                                     0x104bc
#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_ENH_CAP_LIST_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_CAP                                                              0x104bd
#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_CAP_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_CNTL                                                             0x104bd
#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_ADDR0                                                            0x104be
#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_ADDR0_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_ADDR1                                                            0x104bf
#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_ADDR1_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_RCV0                                                             0x104c0
#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_RCV0_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_RCV1                                                             0x104c1
#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_RCV1_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_ALL0                                                       0x104c2
#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_ALL0_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_ALL1                                                       0x104c3
#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_ALL1_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_UNTRANSLATED_0                                             0x104c4
#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_UNTRANSLATED_0_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_UNTRANSLATED_1                                             0x104c5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_UNTRANSLATED_1_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LTR_ENH_CAP_LIST                                                    0x104c8
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LTR_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LTR_CAP                                                             0x104c9
#define regBIF_CFG_DEV0_EPF1_0_PCIE_LTR_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_ARI_ENH_CAP_LIST                                                    0x104ca
#define regBIF_CFG_DEV0_EPF1_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_ARI_CAP                                                             0x104cb
#define regBIF_CFG_DEV0_EPF1_0_PCIE_ARI_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_ARI_CNTL                                                            0x104cb
#define regBIF_CFG_DEV0_EPF1_0_PCIE_ARI_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_ENH_CAP_LIST                                                  0x104cc
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CAP                                                           0x104cd
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CAP_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CONTROL                                                       0x104ce
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CONTROL_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_STATUS                                                        0x104ce
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_STATUS_BASE_IDX                                               5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_INITIAL_VFS                                                   0x104cf
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_INITIAL_VFS_BASE_IDX                                          5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_TOTAL_VFS                                                     0x104cf
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_TOTAL_VFS_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_NUM_VFS                                                       0x104d0
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_NUM_VFS_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_FUNC_DEP_LINK                                                 0x104d0
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_FUNC_DEP_LINK_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_FIRST_VF_OFFSET                                               0x104d1
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_FIRST_VF_OFFSET_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_STRIDE                                                     0x104d1
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_STRIDE_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_DEVICE_ID                                                  0x104d2
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_DEVICE_ID_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE                                           0x104d3
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_SYSTEM_PAGE_SIZE                                              0x104d4
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_SYSTEM_PAGE_SIZE_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_0                                                0x104d5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_0_BASE_IDX                                       5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_1                                                0x104d6
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_1_BASE_IDX                                       5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_2                                                0x104d7
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_2_BASE_IDX                                       5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_3                                                0x104d8
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_3_BASE_IDX                                       5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_4                                                0x104d9
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_4_BASE_IDX                                       5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_5                                                0x104da
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_5_BASE_IDX                                       5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET                               0x104db
#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_TPH_REQR_ENH_CAP_LIST                                               0x104dc
#define regBIF_CFG_DEV0_EPF1_0_PCIE_TPH_REQR_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_TPH_REQR_CAP                                                        0x104dd
#define regBIF_CFG_DEV0_EPF1_0_PCIE_TPH_REQR_CAP_BASE_IDX                                               5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_TPH_REQR_CNTL                                                       0x104de
#define regBIF_CFG_DEV0_EPF1_0_PCIE_TPH_REQR_CNTL_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_DLF_ENH_CAP_LIST                                                    0x10500
#define regBIF_CFG_DEV0_EPF1_0_PCIE_DLF_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF1_0_DATA_LINK_FEATURE_CAP                                                    0x10501
#define regBIF_CFG_DEV0_EPF1_0_DATA_LINK_FEATURE_CAP_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF1_0_DATA_LINK_FEATURE_STATUS                                                 0x10502
#define regBIF_CFG_DEV0_EPF1_0_DATA_LINK_FEATURE_STATUS_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_PHY_16GT_ENH_CAP_LIST                                               0x10504
#define regBIF_CFG_DEV0_EPF1_0_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF1_0_LINK_CAP_16GT                                                            0x10505
#define regBIF_CFG_DEV0_EPF1_0_LINK_CAP_16GT_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_0_LINK_CNTL_16GT                                                           0x10506
#define regBIF_CFG_DEV0_EPF1_0_LINK_CNTL_16GT_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF1_0_LINK_STATUS_16GT                                                         0x10507
#define regBIF_CFG_DEV0_EPF1_0_LINK_STATUS_16GT_BASE_IDX                                                5
#define regBIF_CFG_DEV0_EPF1_0_LOCAL_PARITY_MISMATCH_STATUS_16GT                                        0x10508
#define regBIF_CFG_DEV0_EPF1_0_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                               5
#define regBIF_CFG_DEV0_EPF1_0_RTM1_PARITY_MISMATCH_STATUS_16GT                                         0x10509
#define regBIF_CFG_DEV0_EPF1_0_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                5
#define regBIF_CFG_DEV0_EPF1_0_RTM2_PARITY_MISMATCH_STATUS_16GT                                         0x1050a
#define regBIF_CFG_DEV0_EPF1_0_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                5
#define regBIF_CFG_DEV0_EPF1_0_LANE_0_EQUALIZATION_CNTL_16GT                                            0x1050c
#define regBIF_CFG_DEV0_EPF1_0_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_0_LANE_1_EQUALIZATION_CNTL_16GT                                            0x1050c
#define regBIF_CFG_DEV0_EPF1_0_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_0_LANE_2_EQUALIZATION_CNTL_16GT                                            0x1050c
#define regBIF_CFG_DEV0_EPF1_0_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_0_LANE_3_EQUALIZATION_CNTL_16GT                                            0x1050c
#define regBIF_CFG_DEV0_EPF1_0_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_0_LANE_4_EQUALIZATION_CNTL_16GT                                            0x1050d
#define regBIF_CFG_DEV0_EPF1_0_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_0_LANE_5_EQUALIZATION_CNTL_16GT                                            0x1050d
#define regBIF_CFG_DEV0_EPF1_0_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_0_LANE_6_EQUALIZATION_CNTL_16GT                                            0x1050d
#define regBIF_CFG_DEV0_EPF1_0_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_0_LANE_7_EQUALIZATION_CNTL_16GT                                            0x1050d
#define regBIF_CFG_DEV0_EPF1_0_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_0_LANE_8_EQUALIZATION_CNTL_16GT                                            0x1050e
#define regBIF_CFG_DEV0_EPF1_0_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_0_LANE_9_EQUALIZATION_CNTL_16GT                                            0x1050e
#define regBIF_CFG_DEV0_EPF1_0_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_0_LANE_10_EQUALIZATION_CNTL_16GT                                           0x1050e
#define regBIF_CFG_DEV0_EPF1_0_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF1_0_LANE_11_EQUALIZATION_CNTL_16GT                                           0x1050e
#define regBIF_CFG_DEV0_EPF1_0_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF1_0_LANE_12_EQUALIZATION_CNTL_16GT                                           0x1050f
#define regBIF_CFG_DEV0_EPF1_0_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF1_0_LANE_13_EQUALIZATION_CNTL_16GT                                           0x1050f
#define regBIF_CFG_DEV0_EPF1_0_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF1_0_LANE_14_EQUALIZATION_CNTL_16GT                                           0x1050f
#define regBIF_CFG_DEV0_EPF1_0_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF1_0_LANE_15_EQUALIZATION_CNTL_16GT                                           0x1050f
#define regBIF_CFG_DEV0_EPF1_0_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_MARGINING_ENH_CAP_LIST                                              0x10510
#define regBIF_CFG_DEV0_EPF1_0_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF1_0_MARGINING_PORT_CAP                                                       0x10511
#define regBIF_CFG_DEV0_EPF1_0_MARGINING_PORT_CAP_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF1_0_MARGINING_PORT_STATUS                                                    0x10511
#define regBIF_CFG_DEV0_EPF1_0_MARGINING_PORT_STATUS_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF1_0_LANE_0_MARGINING_LANE_CNTL                                               0x10512
#define regBIF_CFG_DEV0_EPF1_0_LANE_0_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF1_0_LANE_0_MARGINING_LANE_STATUS                                             0x10512
#define regBIF_CFG_DEV0_EPF1_0_LANE_0_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF1_0_LANE_1_MARGINING_LANE_CNTL                                               0x10513
#define regBIF_CFG_DEV0_EPF1_0_LANE_1_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF1_0_LANE_1_MARGINING_LANE_STATUS                                             0x10513
#define regBIF_CFG_DEV0_EPF1_0_LANE_1_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF1_0_LANE_2_MARGINING_LANE_CNTL                                               0x10514
#define regBIF_CFG_DEV0_EPF1_0_LANE_2_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF1_0_LANE_2_MARGINING_LANE_STATUS                                             0x10514
#define regBIF_CFG_DEV0_EPF1_0_LANE_2_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF1_0_LANE_3_MARGINING_LANE_CNTL                                               0x10515
#define regBIF_CFG_DEV0_EPF1_0_LANE_3_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF1_0_LANE_3_MARGINING_LANE_STATUS                                             0x10515
#define regBIF_CFG_DEV0_EPF1_0_LANE_3_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF1_0_LANE_4_MARGINING_LANE_CNTL                                               0x10516
#define regBIF_CFG_DEV0_EPF1_0_LANE_4_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF1_0_LANE_4_MARGINING_LANE_STATUS                                             0x10516
#define regBIF_CFG_DEV0_EPF1_0_LANE_4_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF1_0_LANE_5_MARGINING_LANE_CNTL                                               0x10517
#define regBIF_CFG_DEV0_EPF1_0_LANE_5_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF1_0_LANE_5_MARGINING_LANE_STATUS                                             0x10517
#define regBIF_CFG_DEV0_EPF1_0_LANE_5_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF1_0_LANE_6_MARGINING_LANE_CNTL                                               0x10518
#define regBIF_CFG_DEV0_EPF1_0_LANE_6_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF1_0_LANE_6_MARGINING_LANE_STATUS                                             0x10518
#define regBIF_CFG_DEV0_EPF1_0_LANE_6_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF1_0_LANE_7_MARGINING_LANE_CNTL                                               0x10519
#define regBIF_CFG_DEV0_EPF1_0_LANE_7_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF1_0_LANE_7_MARGINING_LANE_STATUS                                             0x10519
#define regBIF_CFG_DEV0_EPF1_0_LANE_7_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF1_0_LANE_8_MARGINING_LANE_CNTL                                               0x1051a
#define regBIF_CFG_DEV0_EPF1_0_LANE_8_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF1_0_LANE_8_MARGINING_LANE_STATUS                                             0x1051a
#define regBIF_CFG_DEV0_EPF1_0_LANE_8_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF1_0_LANE_9_MARGINING_LANE_CNTL                                               0x1051b
#define regBIF_CFG_DEV0_EPF1_0_LANE_9_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF1_0_LANE_9_MARGINING_LANE_STATUS                                             0x1051b
#define regBIF_CFG_DEV0_EPF1_0_LANE_9_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF1_0_LANE_10_MARGINING_LANE_CNTL                                              0x1051c
#define regBIF_CFG_DEV0_EPF1_0_LANE_10_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF1_0_LANE_10_MARGINING_LANE_STATUS                                            0x1051c
#define regBIF_CFG_DEV0_EPF1_0_LANE_10_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_0_LANE_11_MARGINING_LANE_CNTL                                              0x1051d
#define regBIF_CFG_DEV0_EPF1_0_LANE_11_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF1_0_LANE_11_MARGINING_LANE_STATUS                                            0x1051d
#define regBIF_CFG_DEV0_EPF1_0_LANE_11_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_0_LANE_12_MARGINING_LANE_CNTL                                              0x1051e
#define regBIF_CFG_DEV0_EPF1_0_LANE_12_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF1_0_LANE_12_MARGINING_LANE_STATUS                                            0x1051e
#define regBIF_CFG_DEV0_EPF1_0_LANE_12_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_0_LANE_13_MARGINING_LANE_CNTL                                              0x1051f
#define regBIF_CFG_DEV0_EPF1_0_LANE_13_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF1_0_LANE_13_MARGINING_LANE_STATUS                                            0x1051f
#define regBIF_CFG_DEV0_EPF1_0_LANE_13_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_0_LANE_14_MARGINING_LANE_CNTL                                              0x10520
#define regBIF_CFG_DEV0_EPF1_0_LANE_14_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF1_0_LANE_14_MARGINING_LANE_STATUS                                            0x10520
#define regBIF_CFG_DEV0_EPF1_0_LANE_14_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_0_LANE_15_MARGINING_LANE_CNTL                                              0x10521
#define regBIF_CFG_DEV0_EPF1_0_LANE_15_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF1_0_LANE_15_MARGINING_LANE_STATUS                                            0x10521
#define regBIF_CFG_DEV0_EPF1_0_LANE_15_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST                                          0x10530
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST_BASE_IDX                                 5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR1_CAP                                                  0x10531
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR1_CAP_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR1_CNTL                                                 0x10532
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR1_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR2_CAP                                                  0x10533
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR2_CAP_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR2_CNTL                                                 0x10534
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR2_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR3_CAP                                                  0x10535
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR3_CAP_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR3_CNTL                                                 0x10536
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR3_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR4_CAP                                                  0x10537
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR4_CAP_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR4_CNTL                                                 0x10538
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR4_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR5_CAP                                                  0x10539
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR5_CAP_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR5_CNTL                                                 0x1053a
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR5_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR6_CAP                                                  0x1053b
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR6_CAP_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR6_CNTL                                                 0x1053c
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR6_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV                                 0x10540
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV_BASE_IDX                        5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV                                          0x10541
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_BASE_IDX                                 5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SRIOV_SHADOW                             0x10542
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SRIOV_SHADOW_BASE_IDX                    5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_ENABLE                              0x10543
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_ENABLE_BASE_IDX                     5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_STATUS                              0x10544
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_STATUS_BASE_IDX                     5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_RESET_CONTROL                            0x10545
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_RESET_CONTROL_BASE_IDX                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0                            0x10546
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0_BASE_IDX                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1                            0x10547
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1_BASE_IDX                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW2                            0x10548
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW2_BASE_IDX                   5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_CONTEXT                                  0x10549
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_CONTEXT_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_TOTAL_FB                                 0x1054a
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_TOTAL_FB_BASE_IDX                        5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_OFFSETS                                  0x1054b
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_OFFSETS_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_REGION                                   0x1054c
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_REGION_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_P2P_OVER_XGMI_ENABLE                     0x1054d
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_P2P_OVER_XGMI_ENABLE_BASE_IDX            5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF0_FB                                   0x1054e
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF0_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF1_FB                                   0x1054f
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF1_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF2_FB                                   0x10550
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF2_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF3_FB                                   0x10551
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF3_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB                                   0x10552
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB                                   0x10553
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB                                   0x10554
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB                                   0x10555
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF8_FB                                   0x10556
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF8_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF9_FB                                   0x10557
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF9_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF10_FB                                  0x10558
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF10_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB                                  0x10559
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB                                  0x1055a
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB                                  0x1055b
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB                                  0x1055c
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB                                  0x1055d
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF16_FB                                  0x1055e
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF16_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF17_FB                                  0x1055f
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#define regBIF_CFG_DEV0_EPF2_0_DEVICE_ID_BASE_IDX                                                       5
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#define regBIF_CFG_DEV0_EPF2_0_REVISION_ID_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF2_0_PROG_INTERFACE                                                           0x10802
#define regBIF_CFG_DEV0_EPF2_0_PROG_INTERFACE_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF2_0_SUB_CLASS                                                                0x10802
#define regBIF_CFG_DEV0_EPF2_0_SUB_CLASS_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF2_0_BASE_CLASS                                                               0x10802
#define regBIF_CFG_DEV0_EPF2_0_BASE_CLASS_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF2_0_CACHE_LINE                                                               0x10803
#define regBIF_CFG_DEV0_EPF2_0_CACHE_LINE_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF2_0_LATENCY                                                                  0x10803
#define regBIF_CFG_DEV0_EPF2_0_LATENCY_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF2_0_HEADER                                                                   0x10803
#define regBIF_CFG_DEV0_EPF2_0_HEADER_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_EPF2_0_BIST                                                                     0x10803
#define regBIF_CFG_DEV0_EPF2_0_BIST_BASE_IDX                                                            5
#define regBIF_CFG_DEV0_EPF2_0_BASE_ADDR_1                                                              0x10804
#define regBIF_CFG_DEV0_EPF2_0_BASE_ADDR_1_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF2_0_BASE_ADDR_2                                                              0x10805
#define regBIF_CFG_DEV0_EPF2_0_BASE_ADDR_2_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF2_0_BASE_ADDR_3                                                              0x10806
#define regBIF_CFG_DEV0_EPF2_0_BASE_ADDR_3_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF2_0_BASE_ADDR_4                                                              0x10807
#define regBIF_CFG_DEV0_EPF2_0_BASE_ADDR_4_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF2_0_BASE_ADDR_5                                                              0x10808
#define regBIF_CFG_DEV0_EPF2_0_BASE_ADDR_5_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF2_0_BASE_ADDR_6                                                              0x10809
#define regBIF_CFG_DEV0_EPF2_0_BASE_ADDR_6_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF2_0_CARDBUS_CIS_PTR                                                          0x1080a
#define regBIF_CFG_DEV0_EPF2_0_CARDBUS_CIS_PTR_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF2_0_ADAPTER_ID                                                               0x1080b
#define regBIF_CFG_DEV0_EPF2_0_ADAPTER_ID_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF2_0_ROM_BASE_ADDR                                                            0x1080c
#define regBIF_CFG_DEV0_EPF2_0_ROM_BASE_ADDR_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF2_0_CAP_PTR                                                                  0x1080d
#define regBIF_CFG_DEV0_EPF2_0_CAP_PTR_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF2_0_INTERRUPT_LINE                                                           0x1080f
#define regBIF_CFG_DEV0_EPF2_0_INTERRUPT_LINE_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF2_0_INTERRUPT_PIN                                                            0x1080f
#define regBIF_CFG_DEV0_EPF2_0_INTERRUPT_PIN_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF2_0_MIN_GRANT                                                                0x1080f
#define regBIF_CFG_DEV0_EPF2_0_MIN_GRANT_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF2_0_MAX_LATENCY                                                              0x1080f
#define regBIF_CFG_DEV0_EPF2_0_MAX_LATENCY_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF2_0_VENDOR_CAP_LIST                                                          0x10812
#define regBIF_CFG_DEV0_EPF2_0_VENDOR_CAP_LIST_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF2_0_ADAPTER_ID_W                                                             0x10813
#define regBIF_CFG_DEV0_EPF2_0_ADAPTER_ID_W_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF2_0_PMI_CAP_LIST                                                             0x10814
#define regBIF_CFG_DEV0_EPF2_0_PMI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF2_0_PMI_CAP                                                                  0x10814
#define regBIF_CFG_DEV0_EPF2_0_PMI_CAP_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF2_0_PMI_STATUS_CNTL                                                          0x10815
#define regBIF_CFG_DEV0_EPF2_0_PMI_STATUS_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF2_0_SBRN                                                                     0x10818
#define regBIF_CFG_DEV0_EPF2_0_SBRN_BASE_IDX                                                            5
#define regBIF_CFG_DEV0_EPF2_0_FLADJ                                                                    0x10818
#define regBIF_CFG_DEV0_EPF2_0_FLADJ_BASE_IDX                                                           5
#define regBIF_CFG_DEV0_EPF2_0_DBESL_DBESLD                                                             0x10818
#define regBIF_CFG_DEV0_EPF2_0_DBESL_DBESLD_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_CAP_LIST                                                            0x10819
#define regBIF_CFG_DEV0_EPF2_0_PCIE_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_CAP                                                                 0x10819
#define regBIF_CFG_DEV0_EPF2_0_PCIE_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF2_0_DEVICE_CAP                                                               0x1081a
#define regBIF_CFG_DEV0_EPF2_0_DEVICE_CAP_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF2_0_DEVICE_CNTL                                                              0x1081b
#define regBIF_CFG_DEV0_EPF2_0_DEVICE_CNTL_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF2_0_DEVICE_STATUS                                                            0x1081b
#define regBIF_CFG_DEV0_EPF2_0_DEVICE_STATUS_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF2_0_LINK_CAP                                                                 0x1081c
#define regBIF_CFG_DEV0_EPF2_0_LINK_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF2_0_LINK_CNTL                                                                0x1081d
#define regBIF_CFG_DEV0_EPF2_0_LINK_CNTL_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF2_0_LINK_STATUS                                                              0x1081d
#define regBIF_CFG_DEV0_EPF2_0_LINK_STATUS_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF2_0_DEVICE_CAP2                                                              0x10822
#define regBIF_CFG_DEV0_EPF2_0_DEVICE_CAP2_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF2_0_DEVICE_CNTL2                                                             0x10823
#define regBIF_CFG_DEV0_EPF2_0_DEVICE_CNTL2_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF2_0_DEVICE_STATUS2                                                           0x10823
#define regBIF_CFG_DEV0_EPF2_0_DEVICE_STATUS2_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF2_0_LINK_CAP2                                                                0x10824
#define regBIF_CFG_DEV0_EPF2_0_LINK_CAP2_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF2_0_LINK_CNTL2                                                               0x10825
#define regBIF_CFG_DEV0_EPF2_0_LINK_CNTL2_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF2_0_LINK_STATUS2                                                             0x10825
#define regBIF_CFG_DEV0_EPF2_0_LINK_STATUS2_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF2_0_MSI_CAP_LIST                                                             0x10828
#define regBIF_CFG_DEV0_EPF2_0_MSI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF2_0_MSI_MSG_CNTL                                                             0x10828
#define regBIF_CFG_DEV0_EPF2_0_MSI_MSG_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF2_0_MSI_MSG_ADDR_LO                                                          0x10829
#define regBIF_CFG_DEV0_EPF2_0_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF2_0_MSI_MSG_ADDR_HI                                                          0x1082a
#define regBIF_CFG_DEV0_EPF2_0_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF2_0_MSI_MSG_DATA                                                             0x1082a
#define regBIF_CFG_DEV0_EPF2_0_MSI_MSG_DATA_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF2_0_MSI_EXT_MSG_DATA                                                         0x1082a
#define regBIF_CFG_DEV0_EPF2_0_MSI_EXT_MSG_DATA_BASE_IDX                                                5
#define regBIF_CFG_DEV0_EPF2_0_MSI_MASK                                                                 0x1082b
#define regBIF_CFG_DEV0_EPF2_0_MSI_MASK_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF2_0_MSI_MSG_DATA_64                                                          0x1082b
#define regBIF_CFG_DEV0_EPF2_0_MSI_MSG_DATA_64_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF2_0_MSI_EXT_MSG_DATA_64                                                      0x1082b
#define regBIF_CFG_DEV0_EPF2_0_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF2_0_MSI_MASK_64                                                              0x1082c
#define regBIF_CFG_DEV0_EPF2_0_MSI_MASK_64_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF2_0_MSI_PENDING                                                              0x1082c
#define regBIF_CFG_DEV0_EPF2_0_MSI_PENDING_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF2_0_MSI_PENDING_64                                                           0x1082d
#define regBIF_CFG_DEV0_EPF2_0_MSI_PENDING_64_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF2_0_MSIX_CAP_LIST                                                            0x10830
#define regBIF_CFG_DEV0_EPF2_0_MSIX_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF2_0_MSIX_MSG_CNTL                                                            0x10830
#define regBIF_CFG_DEV0_EPF2_0_MSIX_MSG_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF2_0_MSIX_TABLE                                                               0x10831
#define regBIF_CFG_DEV0_EPF2_0_MSIX_TABLE_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF2_0_MSIX_PBA                                                                 0x10832
#define regBIF_CFG_DEV0_EPF2_0_MSIX_PBA_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x10840
#define regBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x10841
#define regBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC1                                                    0x10842
#define regBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC2                                                    0x10843
#define regBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x10854
#define regBIF_CFG_DEV0_EPF2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_STATUS                                                   0x10855
#define regBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_MASK                                                     0x10856
#define regBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x10857
#define regBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_CORR_ERR_STATUS                                                     0x10858
#define regBIF_CFG_DEV0_EPF2_0_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_CORR_ERR_MASK                                                       0x10859
#define regBIF_CFG_DEV0_EPF2_0_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x1085a
#define regBIF_CFG_DEV0_EPF2_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG0                                                            0x1085b
#define regBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG0_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG1                                                            0x1085c
#define regBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG1_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG2                                                            0x1085d
#define regBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG2_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG3                                                            0x1085e
#define regBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG3_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG0                                                     0x10862
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG1                                                     0x10863
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG2                                                     0x10864
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG3                                                     0x10865
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR_ENH_CAP_LIST                                                    0x10880
#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR1_CAP                                                            0x10881
#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR1_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR1_CNTL                                                           0x10882
#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR1_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR2_CAP                                                            0x10883
#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR2_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR2_CNTL                                                           0x10884
#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR2_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR3_CAP                                                            0x10885
#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR3_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR3_CNTL                                                           0x10886
#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR3_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR4_CAP                                                            0x10887
#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR4_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR4_CNTL                                                           0x10888
#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR4_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR5_CAP                                                            0x10889
#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR5_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR5_CNTL                                                           0x1088a
#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR5_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR6_CAP                                                            0x1088b
#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR6_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR6_CNTL                                                           0x1088c
#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR6_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x10890
#define regBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x10891
#define regBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA                                                     0x10892
#define regBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_CAP                                                      0x10893
#define regBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_ENH_CAP_LIST                                                    0x10894
#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_CAP                                                             0x10895
#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_LATENCY_INDICATOR                                               0x10896
#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_STATUS                                                          0x10897
#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_STATUS_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_CNTL                                                            0x10897
#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x10898
#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x10898
#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x10898
#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x10898
#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x10899
#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x10899
#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x10899
#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x10899
#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_ACS_ENH_CAP_LIST                                                    0x108a8
#define regBIF_CFG_DEV0_EPF2_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_ACS_CAP                                                             0x108a9
#define regBIF_CFG_DEV0_EPF2_0_PCIE_ACS_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_ACS_CNTL                                                            0x108a9
#define regBIF_CFG_DEV0_EPF2_0_PCIE_ACS_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_PASID_ENH_CAP_LIST                                                  0x108b4
#define regBIF_CFG_DEV0_EPF2_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_PASID_CAP                                                           0x108b5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_PASID_CAP_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_PASID_CNTL                                                          0x108b5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_PASID_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_ARI_ENH_CAP_LIST                                                    0x108ca
#define regBIF_CFG_DEV0_EPF2_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_ARI_CAP                                                             0x108cb
#define regBIF_CFG_DEV0_EPF2_0_PCIE_ARI_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_ARI_CNTL                                                            0x108cb
#define regBIF_CFG_DEV0_EPF2_0_PCIE_ARI_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_REQR_ENH_CAP_LIST                                               0x108dc
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_REQR_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_REQR_CAP                                                        0x108dd
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_REQR_CAP_BASE_IDX                                               5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_REQR_CNTL                                                       0x108de
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_REQR_CNTL_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_0                                                      0x108df
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_0_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_1                                                      0x108df
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_1_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_2                                                      0x108e0
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_2_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_3                                                      0x108e0
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_3_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_4                                                      0x108e1
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_4_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_5                                                      0x108e1
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_5_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_6                                                      0x108e2
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_6_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_7                                                      0x108e2
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_7_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_8                                                      0x108e3
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_8_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_9                                                      0x108e3
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_9_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_10                                                     0x108e4
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_10_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_11                                                     0x108e4
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_11_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_12                                                     0x108e5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_12_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_13                                                     0x108e5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_13_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_14                                                     0x108e6
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_14_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_15                                                     0x108e6
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_15_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_16                                                     0x108e7
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_16_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_17                                                     0x108e7
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_17_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_18                                                     0x108e8
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_18_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_19                                                     0x108e8
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_19_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_20                                                     0x108e9
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_20_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_21                                                     0x108e9
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_21_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_22                                                     0x108ea
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_22_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_23                                                     0x108ea
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_23_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_24                                                     0x108eb
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_24_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_25                                                     0x108eb
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_25_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_26                                                     0x108ec
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_26_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_27                                                     0x108ec
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_27_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_28                                                     0x108ed
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_28_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_29                                                     0x108ed
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_29_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_30                                                     0x108ee
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_30_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_31                                                     0x108ee
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_31_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_32                                                     0x108ef
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_32_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_33                                                     0x108ef
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_33_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_34                                                     0x108f0
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_34_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_35                                                     0x108f0
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_35_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_36                                                     0x108f1
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_36_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_37                                                     0x108f1
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_37_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_38                                                     0x108f2
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_38_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_39                                                     0x108f2
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_39_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_40                                                     0x108f3
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_40_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_41                                                     0x108f3
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_41_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_42                                                     0x108f4
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_42_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_43                                                     0x108f4
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_43_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_44                                                     0x108f5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_44_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_45                                                     0x108f5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_45_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_46                                                     0x108f6
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_46_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_47                                                     0x108f6
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_47_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_48                                                     0x108f7
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_48_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_49                                                     0x108f7
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_49_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_50                                                     0x108f8
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_50_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_51                                                     0x108f8
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_51_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_52                                                     0x108f9
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_52_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_53                                                     0x108f9
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_53_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_54                                                     0x108fa
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_54_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_55                                                     0x108fa
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_55_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_56                                                     0x108fb
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_56_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_57                                                     0x108fb
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_57_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_58                                                     0x108fc
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_58_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_59                                                     0x108fc
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_59_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_60                                                     0x108fd
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_60_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_61                                                     0x108fd
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_61_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_62                                                     0x108fe
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_62_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_63                                                     0x108fe
#define regBIF_CFG_DEV0_EPF2_0_PCIE_TPH_ST_TABLE_63_BASE_IDX                                            5


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf3_bifcfgdecp
// base address: 0x10143000
#define regBIF_CFG_DEV0_EPF3_0_VENDOR_ID                                                                0x10c00
#define regBIF_CFG_DEV0_EPF3_0_VENDOR_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF3_0_DEVICE_ID                                                                0x10c00
#define regBIF_CFG_DEV0_EPF3_0_DEVICE_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF3_0_COMMAND                                                                  0x10c01
#define regBIF_CFG_DEV0_EPF3_0_COMMAND_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF3_0_STATUS                                                                   0x10c01
#define regBIF_CFG_DEV0_EPF3_0_STATUS_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_EPF3_0_REVISION_ID                                                              0x10c02
#define regBIF_CFG_DEV0_EPF3_0_REVISION_ID_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF3_0_PROG_INTERFACE                                                           0x10c02
#define regBIF_CFG_DEV0_EPF3_0_PROG_INTERFACE_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF3_0_SUB_CLASS                                                                0x10c02
#define regBIF_CFG_DEV0_EPF3_0_SUB_CLASS_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF3_0_BASE_CLASS                                                               0x10c02
#define regBIF_CFG_DEV0_EPF3_0_BASE_CLASS_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF3_0_CACHE_LINE                                                               0x10c03
#define regBIF_CFG_DEV0_EPF3_0_CACHE_LINE_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF3_0_LATENCY                                                                  0x10c03
#define regBIF_CFG_DEV0_EPF3_0_LATENCY_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF3_0_HEADER                                                                   0x10c03
#define regBIF_CFG_DEV0_EPF3_0_HEADER_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_EPF3_0_BIST                                                                     0x10c03
#define regBIF_CFG_DEV0_EPF3_0_BIST_BASE_IDX                                                            5
#define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_1                                                              0x10c04
#define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_1_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_2                                                              0x10c05
#define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_2_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_3                                                              0x10c06
#define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_3_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_4                                                              0x10c07
#define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_4_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_5                                                              0x10c08
#define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_5_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_6                                                              0x10c09
#define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_6_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF3_0_CARDBUS_CIS_PTR                                                          0x10c0a
#define regBIF_CFG_DEV0_EPF3_0_CARDBUS_CIS_PTR_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF3_0_ADAPTER_ID                                                               0x10c0b
#define regBIF_CFG_DEV0_EPF3_0_ADAPTER_ID_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF3_0_ROM_BASE_ADDR                                                            0x10c0c
#define regBIF_CFG_DEV0_EPF3_0_ROM_BASE_ADDR_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF3_0_CAP_PTR                                                                  0x10c0d
#define regBIF_CFG_DEV0_EPF3_0_CAP_PTR_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF3_0_INTERRUPT_LINE                                                           0x10c0f
#define regBIF_CFG_DEV0_EPF3_0_INTERRUPT_LINE_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF3_0_INTERRUPT_PIN                                                            0x10c0f
#define regBIF_CFG_DEV0_EPF3_0_INTERRUPT_PIN_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF3_0_MIN_GRANT                                                                0x10c0f
#define regBIF_CFG_DEV0_EPF3_0_MIN_GRANT_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF3_0_MAX_LATENCY                                                              0x10c0f
#define regBIF_CFG_DEV0_EPF3_0_MAX_LATENCY_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF3_0_VENDOR_CAP_LIST                                                          0x10c12
#define regBIF_CFG_DEV0_EPF3_0_VENDOR_CAP_LIST_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF3_0_ADAPTER_ID_W                                                             0x10c13
#define regBIF_CFG_DEV0_EPF3_0_ADAPTER_ID_W_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF3_0_PMI_CAP_LIST                                                             0x10c14
#define regBIF_CFG_DEV0_EPF3_0_PMI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF3_0_PMI_CAP                                                                  0x10c14
#define regBIF_CFG_DEV0_EPF3_0_PMI_CAP_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF3_0_PMI_STATUS_CNTL                                                          0x10c15
#define regBIF_CFG_DEV0_EPF3_0_PMI_STATUS_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF3_0_SBRN                                                                     0x10c18
#define regBIF_CFG_DEV0_EPF3_0_SBRN_BASE_IDX                                                            5
#define regBIF_CFG_DEV0_EPF3_0_FLADJ                                                                    0x10c18
#define regBIF_CFG_DEV0_EPF3_0_FLADJ_BASE_IDX                                                           5
#define regBIF_CFG_DEV0_EPF3_0_DBESL_DBESLD                                                             0x10c18
#define regBIF_CFG_DEV0_EPF3_0_DBESL_DBESLD_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_CAP_LIST                                                            0x10c19
#define regBIF_CFG_DEV0_EPF3_0_PCIE_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_CAP                                                                 0x10c19
#define regBIF_CFG_DEV0_EPF3_0_PCIE_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF3_0_DEVICE_CAP                                                               0x10c1a
#define regBIF_CFG_DEV0_EPF3_0_DEVICE_CAP_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF3_0_DEVICE_CNTL                                                              0x10c1b
#define regBIF_CFG_DEV0_EPF3_0_DEVICE_CNTL_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF3_0_DEVICE_STATUS                                                            0x10c1b
#define regBIF_CFG_DEV0_EPF3_0_DEVICE_STATUS_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF3_0_LINK_CAP                                                                 0x10c1c
#define regBIF_CFG_DEV0_EPF3_0_LINK_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF3_0_LINK_CNTL                                                                0x10c1d
#define regBIF_CFG_DEV0_EPF3_0_LINK_CNTL_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF3_0_LINK_STATUS                                                              0x10c1d
#define regBIF_CFG_DEV0_EPF3_0_LINK_STATUS_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF3_0_DEVICE_CAP2                                                              0x10c22
#define regBIF_CFG_DEV0_EPF3_0_DEVICE_CAP2_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF3_0_DEVICE_CNTL2                                                             0x10c23
#define regBIF_CFG_DEV0_EPF3_0_DEVICE_CNTL2_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF3_0_DEVICE_STATUS2                                                           0x10c23
#define regBIF_CFG_DEV0_EPF3_0_DEVICE_STATUS2_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF3_0_LINK_CAP2                                                                0x10c24
#define regBIF_CFG_DEV0_EPF3_0_LINK_CAP2_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF3_0_LINK_CNTL2                                                               0x10c25
#define regBIF_CFG_DEV0_EPF3_0_LINK_CNTL2_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF3_0_LINK_STATUS2                                                             0x10c25
#define regBIF_CFG_DEV0_EPF3_0_LINK_STATUS2_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF3_0_MSI_CAP_LIST                                                             0x10c28
#define regBIF_CFG_DEV0_EPF3_0_MSI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_CNTL                                                             0x10c28
#define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_ADDR_LO                                                          0x10c29
#define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_ADDR_HI                                                          0x10c2a
#define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_DATA                                                             0x10c2a
#define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_DATA_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF3_0_MSI_EXT_MSG_DATA                                                         0x10c2a
#define regBIF_CFG_DEV0_EPF3_0_MSI_EXT_MSG_DATA_BASE_IDX                                                5
#define regBIF_CFG_DEV0_EPF3_0_MSI_MASK                                                                 0x10c2b
#define regBIF_CFG_DEV0_EPF3_0_MSI_MASK_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_DATA_64                                                          0x10c2b
#define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_DATA_64_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF3_0_MSI_EXT_MSG_DATA_64                                                      0x10c2b
#define regBIF_CFG_DEV0_EPF3_0_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF3_0_MSI_MASK_64                                                              0x10c2c
#define regBIF_CFG_DEV0_EPF3_0_MSI_MASK_64_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF3_0_MSI_PENDING                                                              0x10c2c
#define regBIF_CFG_DEV0_EPF3_0_MSI_PENDING_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF3_0_MSI_PENDING_64                                                           0x10c2d
#define regBIF_CFG_DEV0_EPF3_0_MSI_PENDING_64_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF3_0_MSIX_CAP_LIST                                                            0x10c30
#define regBIF_CFG_DEV0_EPF3_0_MSIX_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF3_0_MSIX_MSG_CNTL                                                            0x10c30
#define regBIF_CFG_DEV0_EPF3_0_MSIX_MSG_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF3_0_MSIX_TABLE                                                               0x10c31
#define regBIF_CFG_DEV0_EPF3_0_MSIX_TABLE_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF3_0_MSIX_PBA                                                                 0x10c32
#define regBIF_CFG_DEV0_EPF3_0_MSIX_PBA_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x10c40
#define regBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x10c41
#define regBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC1                                                    0x10c42
#define regBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC2                                                    0x10c43
#define regBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x10c54
#define regBIF_CFG_DEV0_EPF3_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_STATUS                                                   0x10c55
#define regBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_MASK                                                     0x10c56
#define regBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x10c57
#define regBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_CORR_ERR_STATUS                                                     0x10c58
#define regBIF_CFG_DEV0_EPF3_0_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_CORR_ERR_MASK                                                       0x10c59
#define regBIF_CFG_DEV0_EPF3_0_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x10c5a
#define regBIF_CFG_DEV0_EPF3_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG0                                                            0x10c5b
#define regBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG0_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG1                                                            0x10c5c
#define regBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG1_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG2                                                            0x10c5d
#define regBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG2_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG3                                                            0x10c5e
#define regBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG3_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG0                                                     0x10c62
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG1                                                     0x10c63
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG2                                                     0x10c64
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG3                                                     0x10c65
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR_ENH_CAP_LIST                                                    0x10c80
#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR1_CAP                                                            0x10c81
#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR1_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR1_CNTL                                                           0x10c82
#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR1_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR2_CAP                                                            0x10c83
#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR2_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR2_CNTL                                                           0x10c84
#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR2_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR3_CAP                                                            0x10c85
#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR3_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR3_CNTL                                                           0x10c86
#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR3_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR4_CAP                                                            0x10c87
#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR4_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR4_CNTL                                                           0x10c88
#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR4_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR5_CAP                                                            0x10c89
#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR5_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR5_CNTL                                                           0x10c8a
#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR5_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR6_CAP                                                            0x10c8b
#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR6_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR6_CNTL                                                           0x10c8c
#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR6_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x10c90
#define regBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x10c91
#define regBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_DATA                                                     0x10c92
#define regBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_CAP                                                      0x10c93
#define regBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_ENH_CAP_LIST                                                    0x10c94
#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_CAP                                                             0x10c95
#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_LATENCY_INDICATOR                                               0x10c96
#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_STATUS                                                          0x10c97
#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_STATUS_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_CNTL                                                            0x10c97
#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x10c98
#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x10c98
#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x10c98
#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x10c98
#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x10c99
#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x10c99
#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x10c99
#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x10c99
#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_ACS_ENH_CAP_LIST                                                    0x10ca8
#define regBIF_CFG_DEV0_EPF3_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_ACS_CAP                                                             0x10ca9
#define regBIF_CFG_DEV0_EPF3_0_PCIE_ACS_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_ACS_CNTL                                                            0x10ca9
#define regBIF_CFG_DEV0_EPF3_0_PCIE_ACS_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_PASID_ENH_CAP_LIST                                                  0x10cb4
#define regBIF_CFG_DEV0_EPF3_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_PASID_CAP                                                           0x10cb5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_PASID_CAP_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_PASID_CNTL                                                          0x10cb5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_PASID_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_ARI_ENH_CAP_LIST                                                    0x10cca
#define regBIF_CFG_DEV0_EPF3_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_ARI_CAP                                                             0x10ccb
#define regBIF_CFG_DEV0_EPF3_0_PCIE_ARI_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_ARI_CNTL                                                            0x10ccb
#define regBIF_CFG_DEV0_EPF3_0_PCIE_ARI_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_REQR_ENH_CAP_LIST                                               0x10cdc
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_REQR_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_REQR_CAP                                                        0x10cdd
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_REQR_CAP_BASE_IDX                                               5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_REQR_CNTL                                                       0x10cde
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_REQR_CNTL_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_0                                                      0x10cdf
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_0_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_1                                                      0x10cdf
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_1_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_2                                                      0x10ce0
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_2_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_3                                                      0x10ce0
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_3_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_4                                                      0x10ce1
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_4_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_5                                                      0x10ce1
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_5_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_6                                                      0x10ce2
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_6_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_7                                                      0x10ce2
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_7_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_8                                                      0x10ce3
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_8_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_9                                                      0x10ce3
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_9_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_10                                                     0x10ce4
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_10_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_11                                                     0x10ce4
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_11_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_12                                                     0x10ce5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_12_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_13                                                     0x10ce5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_13_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_14                                                     0x10ce6
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_14_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_15                                                     0x10ce6
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_15_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_16                                                     0x10ce7
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_16_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_17                                                     0x10ce7
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_17_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_18                                                     0x10ce8
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_18_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_19                                                     0x10ce8
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_19_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_20                                                     0x10ce9
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_20_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_21                                                     0x10ce9
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_21_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_22                                                     0x10cea
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_22_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_23                                                     0x10cea
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_23_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_24                                                     0x10ceb
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_24_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_25                                                     0x10ceb
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_25_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_26                                                     0x10cec
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_26_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_27                                                     0x10cec
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_27_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_28                                                     0x10ced
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_28_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_29                                                     0x10ced
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_29_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_30                                                     0x10cee
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_30_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_31                                                     0x10cee
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_31_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_32                                                     0x10cef
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_32_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_33                                                     0x10cef
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_33_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_34                                                     0x10cf0
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_34_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_35                                                     0x10cf0
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_35_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_36                                                     0x10cf1
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_36_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_37                                                     0x10cf1
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_37_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_38                                                     0x10cf2
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_38_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_39                                                     0x10cf2
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_39_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_40                                                     0x10cf3
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_40_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_41                                                     0x10cf3
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_41_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_42                                                     0x10cf4
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_42_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_43                                                     0x10cf4
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_43_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_44                                                     0x10cf5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_44_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_45                                                     0x10cf5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_45_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_46                                                     0x10cf6
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_46_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_47                                                     0x10cf6
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_47_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_48                                                     0x10cf7
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_48_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_49                                                     0x10cf7
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_49_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_50                                                     0x10cf8
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_50_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_51                                                     0x10cf8
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_51_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_52                                                     0x10cf9
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_52_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_53                                                     0x10cf9
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_53_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_54                                                     0x10cfa
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_54_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_55                                                     0x10cfa
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_55_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_56                                                     0x10cfb
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_56_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_57                                                     0x10cfb
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_57_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_58                                                     0x10cfc
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_58_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_59                                                     0x10cfc
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_59_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_60                                                     0x10cfd
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_60_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_61                                                     0x10cfd
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_61_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_62                                                     0x10cfe
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_62_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_63                                                     0x10cfe
#define regBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_63_BASE_IDX                                            5


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf4_bifcfgdecp
// base address: 0x10144000
#define regBIF_CFG_DEV0_EPF4_0_VENDOR_ID                                                                0x11000
#define regBIF_CFG_DEV0_EPF4_0_VENDOR_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF4_0_DEVICE_ID                                                                0x11000
#define regBIF_CFG_DEV0_EPF4_0_DEVICE_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF4_0_COMMAND                                                                  0x11001
#define regBIF_CFG_DEV0_EPF4_0_COMMAND_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF4_0_STATUS                                                                   0x11001
#define regBIF_CFG_DEV0_EPF4_0_STATUS_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_EPF4_0_REVISION_ID                                                              0x11002
#define regBIF_CFG_DEV0_EPF4_0_REVISION_ID_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF4_0_PROG_INTERFACE                                                           0x11002
#define regBIF_CFG_DEV0_EPF4_0_PROG_INTERFACE_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF4_0_SUB_CLASS                                                                0x11002
#define regBIF_CFG_DEV0_EPF4_0_SUB_CLASS_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF4_0_BASE_CLASS                                                               0x11002
#define regBIF_CFG_DEV0_EPF4_0_BASE_CLASS_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF4_0_CACHE_LINE                                                               0x11003
#define regBIF_CFG_DEV0_EPF4_0_CACHE_LINE_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF4_0_LATENCY                                                                  0x11003
#define regBIF_CFG_DEV0_EPF4_0_LATENCY_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF4_0_HEADER                                                                   0x11003
#define regBIF_CFG_DEV0_EPF4_0_HEADER_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_EPF4_0_BIST                                                                     0x11003
#define regBIF_CFG_DEV0_EPF4_0_BIST_BASE_IDX                                                            5
#define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_1                                                              0x11004
#define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_1_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_2                                                              0x11005
#define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_2_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_3                                                              0x11006
#define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_3_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_4                                                              0x11007
#define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_4_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_5                                                              0x11008
#define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_5_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_6                                                              0x11009
#define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_6_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF4_0_CARDBUS_CIS_PTR                                                          0x1100a
#define regBIF_CFG_DEV0_EPF4_0_CARDBUS_CIS_PTR_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF4_0_ADAPTER_ID                                                               0x1100b
#define regBIF_CFG_DEV0_EPF4_0_ADAPTER_ID_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF4_0_ROM_BASE_ADDR                                                            0x1100c
#define regBIF_CFG_DEV0_EPF4_0_ROM_BASE_ADDR_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF4_0_CAP_PTR                                                                  0x1100d
#define regBIF_CFG_DEV0_EPF4_0_CAP_PTR_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF4_0_INTERRUPT_LINE                                                           0x1100f
#define regBIF_CFG_DEV0_EPF4_0_INTERRUPT_LINE_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF4_0_INTERRUPT_PIN                                                            0x1100f
#define regBIF_CFG_DEV0_EPF4_0_INTERRUPT_PIN_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF4_0_MIN_GRANT                                                                0x1100f
#define regBIF_CFG_DEV0_EPF4_0_MIN_GRANT_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF4_0_MAX_LATENCY                                                              0x1100f
#define regBIF_CFG_DEV0_EPF4_0_MAX_LATENCY_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF4_0_VENDOR_CAP_LIST                                                          0x11012
#define regBIF_CFG_DEV0_EPF4_0_VENDOR_CAP_LIST_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF4_0_ADAPTER_ID_W                                                             0x11013
#define regBIF_CFG_DEV0_EPF4_0_ADAPTER_ID_W_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF4_0_PMI_CAP_LIST                                                             0x11014
#define regBIF_CFG_DEV0_EPF4_0_PMI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF4_0_PMI_CAP                                                                  0x11014
#define regBIF_CFG_DEV0_EPF4_0_PMI_CAP_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF4_0_PMI_STATUS_CNTL                                                          0x11015
#define regBIF_CFG_DEV0_EPF4_0_PMI_STATUS_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF4_0_SBRN                                                                     0x11018
#define regBIF_CFG_DEV0_EPF4_0_SBRN_BASE_IDX                                                            5
#define regBIF_CFG_DEV0_EPF4_0_FLADJ                                                                    0x11018
#define regBIF_CFG_DEV0_EPF4_0_FLADJ_BASE_IDX                                                           5
#define regBIF_CFG_DEV0_EPF4_0_DBESL_DBESLD                                                             0x11018
#define regBIF_CFG_DEV0_EPF4_0_DBESL_DBESLD_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_CAP_LIST                                                            0x11019
#define regBIF_CFG_DEV0_EPF4_0_PCIE_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_CAP                                                                 0x11019
#define regBIF_CFG_DEV0_EPF4_0_PCIE_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF4_0_DEVICE_CAP                                                               0x1101a
#define regBIF_CFG_DEV0_EPF4_0_DEVICE_CAP_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF4_0_DEVICE_CNTL                                                              0x1101b
#define regBIF_CFG_DEV0_EPF4_0_DEVICE_CNTL_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF4_0_DEVICE_STATUS                                                            0x1101b
#define regBIF_CFG_DEV0_EPF4_0_DEVICE_STATUS_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF4_0_LINK_CAP                                                                 0x1101c
#define regBIF_CFG_DEV0_EPF4_0_LINK_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF4_0_LINK_CNTL                                                                0x1101d
#define regBIF_CFG_DEV0_EPF4_0_LINK_CNTL_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF4_0_LINK_STATUS                                                              0x1101d
#define regBIF_CFG_DEV0_EPF4_0_LINK_STATUS_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF4_0_DEVICE_CAP2                                                              0x11022
#define regBIF_CFG_DEV0_EPF4_0_DEVICE_CAP2_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF4_0_DEVICE_CNTL2                                                             0x11023
#define regBIF_CFG_DEV0_EPF4_0_DEVICE_CNTL2_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF4_0_DEVICE_STATUS2                                                           0x11023
#define regBIF_CFG_DEV0_EPF4_0_DEVICE_STATUS2_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF4_0_LINK_CAP2                                                                0x11024
#define regBIF_CFG_DEV0_EPF4_0_LINK_CAP2_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF4_0_LINK_CNTL2                                                               0x11025
#define regBIF_CFG_DEV0_EPF4_0_LINK_CNTL2_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF4_0_LINK_STATUS2                                                             0x11025
#define regBIF_CFG_DEV0_EPF4_0_LINK_STATUS2_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF4_0_MSI_CAP_LIST                                                             0x11028
#define regBIF_CFG_DEV0_EPF4_0_MSI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF4_0_MSI_MSG_CNTL                                                             0x11028
#define regBIF_CFG_DEV0_EPF4_0_MSI_MSG_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF4_0_MSI_MSG_ADDR_LO                                                          0x11029
#define regBIF_CFG_DEV0_EPF4_0_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF4_0_MSI_MSG_ADDR_HI                                                          0x1102a
#define regBIF_CFG_DEV0_EPF4_0_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF4_0_MSI_MSG_DATA                                                             0x1102a
#define regBIF_CFG_DEV0_EPF4_0_MSI_MSG_DATA_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF4_0_MSI_EXT_MSG_DATA                                                         0x1102a
#define regBIF_CFG_DEV0_EPF4_0_MSI_EXT_MSG_DATA_BASE_IDX                                                5
#define regBIF_CFG_DEV0_EPF4_0_MSI_MASK                                                                 0x1102b
#define regBIF_CFG_DEV0_EPF4_0_MSI_MASK_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF4_0_MSI_MSG_DATA_64                                                          0x1102b
#define regBIF_CFG_DEV0_EPF4_0_MSI_MSG_DATA_64_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF4_0_MSI_EXT_MSG_DATA_64                                                      0x1102b
#define regBIF_CFG_DEV0_EPF4_0_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF4_0_MSI_MASK_64                                                              0x1102c
#define regBIF_CFG_DEV0_EPF4_0_MSI_MASK_64_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF4_0_MSI_PENDING                                                              0x1102c
#define regBIF_CFG_DEV0_EPF4_0_MSI_PENDING_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF4_0_MSI_PENDING_64                                                           0x1102d
#define regBIF_CFG_DEV0_EPF4_0_MSI_PENDING_64_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF4_0_MSIX_CAP_LIST                                                            0x11030
#define regBIF_CFG_DEV0_EPF4_0_MSIX_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF4_0_MSIX_MSG_CNTL                                                            0x11030
#define regBIF_CFG_DEV0_EPF4_0_MSIX_MSG_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF4_0_MSIX_TABLE                                                               0x11031
#define regBIF_CFG_DEV0_EPF4_0_MSIX_TABLE_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF4_0_MSIX_PBA                                                                 0x11032
#define regBIF_CFG_DEV0_EPF4_0_MSIX_PBA_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x11040
#define regBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x11041
#define regBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC1                                                    0x11042
#define regBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC2                                                    0x11043
#define regBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x11054
#define regBIF_CFG_DEV0_EPF4_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_UNCORR_ERR_STATUS                                                   0x11055
#define regBIF_CFG_DEV0_EPF4_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_UNCORR_ERR_MASK                                                     0x11056
#define regBIF_CFG_DEV0_EPF4_0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x11057
#define regBIF_CFG_DEV0_EPF4_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_CORR_ERR_STATUS                                                     0x11058
#define regBIF_CFG_DEV0_EPF4_0_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_CORR_ERR_MASK                                                       0x11059
#define regBIF_CFG_DEV0_EPF4_0_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x1105a
#define regBIF_CFG_DEV0_EPF4_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG0                                                            0x1105b
#define regBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG0_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG1                                                            0x1105c
#define regBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG1_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG2                                                            0x1105d
#define regBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG2_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG3                                                            0x1105e
#define regBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG3_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG0                                                     0x11062
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG1                                                     0x11063
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG2                                                     0x11064
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG3                                                     0x11065
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR_ENH_CAP_LIST                                                    0x11080
#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR1_CAP                                                            0x11081
#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR1_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR1_CNTL                                                           0x11082
#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR1_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR2_CAP                                                            0x11083
#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR2_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR2_CNTL                                                           0x11084
#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR2_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR3_CAP                                                            0x11085
#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR3_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR3_CNTL                                                           0x11086
#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR3_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR4_CAP                                                            0x11087
#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR4_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR4_CNTL                                                           0x11088
#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR4_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR5_CAP                                                            0x11089
#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR5_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR5_CNTL                                                           0x1108a
#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR5_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR6_CAP                                                            0x1108b
#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR6_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR6_CNTL                                                           0x1108c
#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR6_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x11090
#define regBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x11091
#define regBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_DATA                                                     0x11092
#define regBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_CAP                                                      0x11093
#define regBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_ENH_CAP_LIST                                                    0x11094
#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_CAP                                                             0x11095
#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_LATENCY_INDICATOR                                               0x11096
#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_STATUS                                                          0x11097
#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_STATUS_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_CNTL                                                            0x11097
#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x11098
#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x11098
#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x11098
#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x11098
#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x11099
#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x11099
#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x11099
#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x11099
#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_ACS_ENH_CAP_LIST                                                    0x110a8
#define regBIF_CFG_DEV0_EPF4_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_ACS_CAP                                                             0x110a9
#define regBIF_CFG_DEV0_EPF4_0_PCIE_ACS_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_ACS_CNTL                                                            0x110a9
#define regBIF_CFG_DEV0_EPF4_0_PCIE_ACS_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_PASID_ENH_CAP_LIST                                                  0x110b4
#define regBIF_CFG_DEV0_EPF4_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_PASID_CAP                                                           0x110b5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_PASID_CAP_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_PASID_CNTL                                                          0x110b5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_PASID_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_ARI_ENH_CAP_LIST                                                    0x110ca
#define regBIF_CFG_DEV0_EPF4_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_ARI_CAP                                                             0x110cb
#define regBIF_CFG_DEV0_EPF4_0_PCIE_ARI_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_ARI_CNTL                                                            0x110cb
#define regBIF_CFG_DEV0_EPF4_0_PCIE_ARI_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_REQR_ENH_CAP_LIST                                               0x110dc
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_REQR_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_REQR_CAP                                                        0x110dd
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_REQR_CAP_BASE_IDX                                               5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_REQR_CNTL                                                       0x110de
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_REQR_CNTL_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_0                                                      0x110df
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_0_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_1                                                      0x110df
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_1_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_2                                                      0x110e0
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_2_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_3                                                      0x110e0
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_3_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_4                                                      0x110e1
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_4_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_5                                                      0x110e1
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_5_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_6                                                      0x110e2
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_6_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_7                                                      0x110e2
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_7_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_8                                                      0x110e3
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_8_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_9                                                      0x110e3
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_9_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_10                                                     0x110e4
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_10_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_11                                                     0x110e4
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_11_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_12                                                     0x110e5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_12_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_13                                                     0x110e5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_13_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_14                                                     0x110e6
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_14_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_15                                                     0x110e6
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_15_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_16                                                     0x110e7
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_16_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_17                                                     0x110e7
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_17_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_18                                                     0x110e8
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_18_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_19                                                     0x110e8
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_19_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_20                                                     0x110e9
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_20_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_21                                                     0x110e9
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_21_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_22                                                     0x110ea
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_22_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_23                                                     0x110ea
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_23_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_24                                                     0x110eb
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_24_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_25                                                     0x110eb
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_25_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_26                                                     0x110ec
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_26_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_27                                                     0x110ec
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_27_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_28                                                     0x110ed
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_28_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_29                                                     0x110ed
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_29_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_30                                                     0x110ee
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_30_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_31                                                     0x110ee
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_31_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_32                                                     0x110ef
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_32_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_33                                                     0x110ef
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_33_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_34                                                     0x110f0
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_34_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_35                                                     0x110f0
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_35_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_36                                                     0x110f1
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_36_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_37                                                     0x110f1
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_37_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_38                                                     0x110f2
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_38_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_39                                                     0x110f2
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_39_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_40                                                     0x110f3
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_40_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_41                                                     0x110f3
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_41_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_42                                                     0x110f4
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_42_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_43                                                     0x110f4
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_43_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_44                                                     0x110f5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_44_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_45                                                     0x110f5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_45_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_46                                                     0x110f6
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_46_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_47                                                     0x110f6
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_47_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_48                                                     0x110f7
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_48_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_49                                                     0x110f7
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_49_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_50                                                     0x110f8
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_50_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_51                                                     0x110f8
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_51_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_52                                                     0x110f9
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_52_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_53                                                     0x110f9
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_53_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_54                                                     0x110fa
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_54_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_55                                                     0x110fa
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_55_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_56                                                     0x110fb
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_56_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_57                                                     0x110fb
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_57_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_58                                                     0x110fc
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_58_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_59                                                     0x110fc
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_59_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_60                                                     0x110fd
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_60_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_61                                                     0x110fd
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_61_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_62                                                     0x110fe
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_62_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_63                                                     0x110fe
#define regBIF_CFG_DEV0_EPF4_0_PCIE_TPH_ST_TABLE_63_BASE_IDX                                            5


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf5_bifcfgdecp
// base address: 0x10145000
#define regBIF_CFG_DEV0_EPF5_0_VENDOR_ID                                                                0x11400
#define regBIF_CFG_DEV0_EPF5_0_VENDOR_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF5_0_DEVICE_ID                                                                0x11400
#define regBIF_CFG_DEV0_EPF5_0_DEVICE_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF5_0_COMMAND                                                                  0x11401
#define regBIF_CFG_DEV0_EPF5_0_COMMAND_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF5_0_STATUS                                                                   0x11401
#define regBIF_CFG_DEV0_EPF5_0_STATUS_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_EPF5_0_REVISION_ID                                                              0x11402
#define regBIF_CFG_DEV0_EPF5_0_REVISION_ID_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF5_0_PROG_INTERFACE                                                           0x11402
#define regBIF_CFG_DEV0_EPF5_0_PROG_INTERFACE_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF5_0_SUB_CLASS                                                                0x11402
#define regBIF_CFG_DEV0_EPF5_0_SUB_CLASS_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF5_0_BASE_CLASS                                                               0x11402
#define regBIF_CFG_DEV0_EPF5_0_BASE_CLASS_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF5_0_CACHE_LINE                                                               0x11403
#define regBIF_CFG_DEV0_EPF5_0_CACHE_LINE_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF5_0_LATENCY                                                                  0x11403
#define regBIF_CFG_DEV0_EPF5_0_LATENCY_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF5_0_HEADER                                                                   0x11403
#define regBIF_CFG_DEV0_EPF5_0_HEADER_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_EPF5_0_BIST                                                                     0x11403
#define regBIF_CFG_DEV0_EPF5_0_BIST_BASE_IDX                                                            5
#define regBIF_CFG_DEV0_EPF5_0_BASE_ADDR_1                                                              0x11404
#define regBIF_CFG_DEV0_EPF5_0_BASE_ADDR_1_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF5_0_BASE_ADDR_2                                                              0x11405
#define regBIF_CFG_DEV0_EPF5_0_BASE_ADDR_2_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF5_0_BASE_ADDR_3                                                              0x11406
#define regBIF_CFG_DEV0_EPF5_0_BASE_ADDR_3_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF5_0_BASE_ADDR_4                                                              0x11407
#define regBIF_CFG_DEV0_EPF5_0_BASE_ADDR_4_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF5_0_BASE_ADDR_5                                                              0x11408
#define regBIF_CFG_DEV0_EPF5_0_BASE_ADDR_5_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF5_0_BASE_ADDR_6                                                              0x11409
#define regBIF_CFG_DEV0_EPF5_0_BASE_ADDR_6_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF5_0_CARDBUS_CIS_PTR                                                          0x1140a
#define regBIF_CFG_DEV0_EPF5_0_CARDBUS_CIS_PTR_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF5_0_ADAPTER_ID                                                               0x1140b
#define regBIF_CFG_DEV0_EPF5_0_ADAPTER_ID_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF5_0_ROM_BASE_ADDR                                                            0x1140c
#define regBIF_CFG_DEV0_EPF5_0_ROM_BASE_ADDR_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF5_0_CAP_PTR                                                                  0x1140d
#define regBIF_CFG_DEV0_EPF5_0_CAP_PTR_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF5_0_INTERRUPT_LINE                                                           0x1140f
#define regBIF_CFG_DEV0_EPF5_0_INTERRUPT_LINE_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF5_0_INTERRUPT_PIN                                                            0x1140f
#define regBIF_CFG_DEV0_EPF5_0_INTERRUPT_PIN_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF5_0_MIN_GRANT                                                                0x1140f
#define regBIF_CFG_DEV0_EPF5_0_MIN_GRANT_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF5_0_MAX_LATENCY                                                              0x1140f
#define regBIF_CFG_DEV0_EPF5_0_MAX_LATENCY_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF5_0_VENDOR_CAP_LIST                                                          0x11412
#define regBIF_CFG_DEV0_EPF5_0_VENDOR_CAP_LIST_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF5_0_ADAPTER_ID_W                                                             0x11413
#define regBIF_CFG_DEV0_EPF5_0_ADAPTER_ID_W_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF5_0_PMI_CAP_LIST                                                             0x11414
#define regBIF_CFG_DEV0_EPF5_0_PMI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF5_0_PMI_CAP                                                                  0x11414
#define regBIF_CFG_DEV0_EPF5_0_PMI_CAP_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF5_0_PMI_STATUS_CNTL                                                          0x11415
#define regBIF_CFG_DEV0_EPF5_0_PMI_STATUS_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF5_0_SBRN                                                                     0x11418
#define regBIF_CFG_DEV0_EPF5_0_SBRN_BASE_IDX                                                            5
#define regBIF_CFG_DEV0_EPF5_0_FLADJ                                                                    0x11418
#define regBIF_CFG_DEV0_EPF5_0_FLADJ_BASE_IDX                                                           5
#define regBIF_CFG_DEV0_EPF5_0_DBESL_DBESLD                                                             0x11418
#define regBIF_CFG_DEV0_EPF5_0_DBESL_DBESLD_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_CAP_LIST                                                            0x11419
#define regBIF_CFG_DEV0_EPF5_0_PCIE_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_CAP                                                                 0x11419
#define regBIF_CFG_DEV0_EPF5_0_PCIE_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF5_0_DEVICE_CAP                                                               0x1141a
#define regBIF_CFG_DEV0_EPF5_0_DEVICE_CAP_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF5_0_DEVICE_CNTL                                                              0x1141b
#define regBIF_CFG_DEV0_EPF5_0_DEVICE_CNTL_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF5_0_DEVICE_STATUS                                                            0x1141b
#define regBIF_CFG_DEV0_EPF5_0_DEVICE_STATUS_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF5_0_LINK_CAP                                                                 0x1141c
#define regBIF_CFG_DEV0_EPF5_0_LINK_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF5_0_LINK_CNTL                                                                0x1141d
#define regBIF_CFG_DEV0_EPF5_0_LINK_CNTL_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF5_0_LINK_STATUS                                                              0x1141d
#define regBIF_CFG_DEV0_EPF5_0_LINK_STATUS_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF5_0_DEVICE_CAP2                                                              0x11422
#define regBIF_CFG_DEV0_EPF5_0_DEVICE_CAP2_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF5_0_DEVICE_CNTL2                                                             0x11423
#define regBIF_CFG_DEV0_EPF5_0_DEVICE_CNTL2_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF5_0_DEVICE_STATUS2                                                           0x11423
#define regBIF_CFG_DEV0_EPF5_0_DEVICE_STATUS2_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF5_0_LINK_CAP2                                                                0x11424
#define regBIF_CFG_DEV0_EPF5_0_LINK_CAP2_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF5_0_LINK_CNTL2                                                               0x11425
#define regBIF_CFG_DEV0_EPF5_0_LINK_CNTL2_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF5_0_LINK_STATUS2                                                             0x11425
#define regBIF_CFG_DEV0_EPF5_0_LINK_STATUS2_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF5_0_MSI_CAP_LIST                                                             0x11428
#define regBIF_CFG_DEV0_EPF5_0_MSI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF5_0_MSI_MSG_CNTL                                                             0x11428
#define regBIF_CFG_DEV0_EPF5_0_MSI_MSG_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF5_0_MSI_MSG_ADDR_LO                                                          0x11429
#define regBIF_CFG_DEV0_EPF5_0_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF5_0_MSI_MSG_ADDR_HI                                                          0x1142a
#define regBIF_CFG_DEV0_EPF5_0_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF5_0_MSI_MSG_DATA                                                             0x1142a
#define regBIF_CFG_DEV0_EPF5_0_MSI_MSG_DATA_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF5_0_MSI_EXT_MSG_DATA                                                         0x1142a
#define regBIF_CFG_DEV0_EPF5_0_MSI_EXT_MSG_DATA_BASE_IDX                                                5
#define regBIF_CFG_DEV0_EPF5_0_MSI_MASK                                                                 0x1142b
#define regBIF_CFG_DEV0_EPF5_0_MSI_MASK_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF5_0_MSI_MSG_DATA_64                                                          0x1142b
#define regBIF_CFG_DEV0_EPF5_0_MSI_MSG_DATA_64_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF5_0_MSI_EXT_MSG_DATA_64                                                      0x1142b
#define regBIF_CFG_DEV0_EPF5_0_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF5_0_MSI_MASK_64                                                              0x1142c
#define regBIF_CFG_DEV0_EPF5_0_MSI_MASK_64_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF5_0_MSI_PENDING                                                              0x1142c
#define regBIF_CFG_DEV0_EPF5_0_MSI_PENDING_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF5_0_MSI_PENDING_64                                                           0x1142d
#define regBIF_CFG_DEV0_EPF5_0_MSI_PENDING_64_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF5_0_MSIX_CAP_LIST                                                            0x11430
#define regBIF_CFG_DEV0_EPF5_0_MSIX_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF5_0_MSIX_MSG_CNTL                                                            0x11430
#define regBIF_CFG_DEV0_EPF5_0_MSIX_MSG_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF5_0_MSIX_TABLE                                                               0x11431
#define regBIF_CFG_DEV0_EPF5_0_MSIX_TABLE_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF5_0_MSIX_PBA                                                                 0x11432
#define regBIF_CFG_DEV0_EPF5_0_MSIX_PBA_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x11440
#define regBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x11441
#define regBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC1                                                    0x11442
#define regBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC2                                                    0x11443
#define regBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x11454
#define regBIF_CFG_DEV0_EPF5_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_UNCORR_ERR_STATUS                                                   0x11455
#define regBIF_CFG_DEV0_EPF5_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_UNCORR_ERR_MASK                                                     0x11456
#define regBIF_CFG_DEV0_EPF5_0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x11457
#define regBIF_CFG_DEV0_EPF5_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_CORR_ERR_STATUS                                                     0x11458
#define regBIF_CFG_DEV0_EPF5_0_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_CORR_ERR_MASK                                                       0x11459
#define regBIF_CFG_DEV0_EPF5_0_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x1145a
#define regBIF_CFG_DEV0_EPF5_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG0                                                            0x1145b
#define regBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG0_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG1                                                            0x1145c
#define regBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG1_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG2                                                            0x1145d
#define regBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG2_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG3                                                            0x1145e
#define regBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG3_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG0                                                     0x11462
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG1                                                     0x11463
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG2                                                     0x11464
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG3                                                     0x11465
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR_ENH_CAP_LIST                                                    0x11480
#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR1_CAP                                                            0x11481
#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR1_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR1_CNTL                                                           0x11482
#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR1_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR2_CAP                                                            0x11483
#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR2_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR2_CNTL                                                           0x11484
#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR2_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR3_CAP                                                            0x11485
#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR3_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR3_CNTL                                                           0x11486
#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR3_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR4_CAP                                                            0x11487
#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR4_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR4_CNTL                                                           0x11488
#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR4_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR5_CAP                                                            0x11489
#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR5_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR5_CNTL                                                           0x1148a
#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR5_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR6_CAP                                                            0x1148b
#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR6_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR6_CNTL                                                           0x1148c
#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR6_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x11490
#define regBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x11491
#define regBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_DATA                                                     0x11492
#define regBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_CAP                                                      0x11493
#define regBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_ENH_CAP_LIST                                                    0x11494
#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_CAP                                                             0x11495
#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_LATENCY_INDICATOR                                               0x11496
#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_STATUS                                                          0x11497
#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_STATUS_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_CNTL                                                            0x11497
#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x11498
#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x11498
#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x11498
#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x11498
#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x11499
#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x11499
#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x11499
#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x11499
#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_ACS_ENH_CAP_LIST                                                    0x114a8
#define regBIF_CFG_DEV0_EPF5_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_ACS_CAP                                                             0x114a9
#define regBIF_CFG_DEV0_EPF5_0_PCIE_ACS_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_ACS_CNTL                                                            0x114a9
#define regBIF_CFG_DEV0_EPF5_0_PCIE_ACS_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_PASID_ENH_CAP_LIST                                                  0x114b4
#define regBIF_CFG_DEV0_EPF5_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_PASID_CAP                                                           0x114b5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_PASID_CAP_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_PASID_CNTL                                                          0x114b5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_PASID_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_ARI_ENH_CAP_LIST                                                    0x114ca
#define regBIF_CFG_DEV0_EPF5_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_ARI_CAP                                                             0x114cb
#define regBIF_CFG_DEV0_EPF5_0_PCIE_ARI_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_ARI_CNTL                                                            0x114cb
#define regBIF_CFG_DEV0_EPF5_0_PCIE_ARI_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_REQR_ENH_CAP_LIST                                               0x114dc
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_REQR_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_REQR_CAP                                                        0x114dd
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_REQR_CAP_BASE_IDX                                               5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_REQR_CNTL                                                       0x114de
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_REQR_CNTL_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_0                                                      0x114df
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_0_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_1                                                      0x114df
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_1_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_2                                                      0x114e0
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_2_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_3                                                      0x114e0
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_3_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_4                                                      0x114e1
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_4_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_5                                                      0x114e1
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_5_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_6                                                      0x114e2
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_6_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_7                                                      0x114e2
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_7_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_8                                                      0x114e3
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_8_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_9                                                      0x114e3
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_9_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_10                                                     0x114e4
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_10_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_11                                                     0x114e4
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_11_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_12                                                     0x114e5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_12_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_13                                                     0x114e5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_13_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_14                                                     0x114e6
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_14_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_15                                                     0x114e6
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_15_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_16                                                     0x114e7
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_16_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_17                                                     0x114e7
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_17_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_18                                                     0x114e8
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_18_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_19                                                     0x114e8
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_19_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_20                                                     0x114e9
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_20_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_21                                                     0x114e9
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_21_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_22                                                     0x114ea
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_22_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_23                                                     0x114ea
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_23_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_24                                                     0x114eb
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_24_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_25                                                     0x114eb
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_25_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_26                                                     0x114ec
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_26_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_27                                                     0x114ec
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_27_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_28                                                     0x114ed
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_28_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_29                                                     0x114ed
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_29_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_30                                                     0x114ee
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_30_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_31                                                     0x114ee
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_31_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_32                                                     0x114ef
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_32_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_33                                                     0x114ef
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_33_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_34                                                     0x114f0
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_34_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_35                                                     0x114f0
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_35_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_36                                                     0x114f1
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_36_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_37                                                     0x114f1
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_37_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_38                                                     0x114f2
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_38_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_39                                                     0x114f2
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_39_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_40                                                     0x114f3
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_40_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_41                                                     0x114f3
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_41_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_42                                                     0x114f4
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_42_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_43                                                     0x114f4
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_43_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_44                                                     0x114f5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_44_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_45                                                     0x114f5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_45_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_46                                                     0x114f6
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_46_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_47                                                     0x114f6
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_47_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_48                                                     0x114f7
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_48_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_49                                                     0x114f7
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_49_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_50                                                     0x114f8
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_50_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_51                                                     0x114f8
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_51_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_52                                                     0x114f9
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_52_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_53                                                     0x114f9
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_53_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_54                                                     0x114fa
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_54_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_55                                                     0x114fa
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_55_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_56                                                     0x114fb
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_56_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_57                                                     0x114fb
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_57_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_58                                                     0x114fc
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_58_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_59                                                     0x114fc
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_59_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_60                                                     0x114fd
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_60_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_61                                                     0x114fd
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_61_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_62                                                     0x114fe
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_62_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_63                                                     0x114fe
#define regBIF_CFG_DEV0_EPF5_0_PCIE_TPH_ST_TABLE_63_BASE_IDX                                            5


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf6_bifcfgdecp
// base address: 0x10146000
#define regBIF_CFG_DEV0_EPF6_0_VENDOR_ID                                                                0x11800
#define regBIF_CFG_DEV0_EPF6_0_VENDOR_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF6_0_DEVICE_ID                                                                0x11800
#define regBIF_CFG_DEV0_EPF6_0_DEVICE_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF6_0_COMMAND                                                                  0x11801
#define regBIF_CFG_DEV0_EPF6_0_COMMAND_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF6_0_STATUS                                                                   0x11801
#define regBIF_CFG_DEV0_EPF6_0_STATUS_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_EPF6_0_REVISION_ID                                                              0x11802
#define regBIF_CFG_DEV0_EPF6_0_REVISION_ID_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF6_0_PROG_INTERFACE                                                           0x11802
#define regBIF_CFG_DEV0_EPF6_0_PROG_INTERFACE_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF6_0_SUB_CLASS                                                                0x11802
#define regBIF_CFG_DEV0_EPF6_0_SUB_CLASS_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF6_0_BASE_CLASS                                                               0x11802
#define regBIF_CFG_DEV0_EPF6_0_BASE_CLASS_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF6_0_CACHE_LINE                                                               0x11803
#define regBIF_CFG_DEV0_EPF6_0_CACHE_LINE_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF6_0_LATENCY                                                                  0x11803
#define regBIF_CFG_DEV0_EPF6_0_LATENCY_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF6_0_HEADER                                                                   0x11803
#define regBIF_CFG_DEV0_EPF6_0_HEADER_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_EPF6_0_BIST                                                                     0x11803
#define regBIF_CFG_DEV0_EPF6_0_BIST_BASE_IDX                                                            5
#define regBIF_CFG_DEV0_EPF6_0_BASE_ADDR_1                                                              0x11804
#define regBIF_CFG_DEV0_EPF6_0_BASE_ADDR_1_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF6_0_BASE_ADDR_2                                                              0x11805
#define regBIF_CFG_DEV0_EPF6_0_BASE_ADDR_2_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF6_0_BASE_ADDR_3                                                              0x11806
#define regBIF_CFG_DEV0_EPF6_0_BASE_ADDR_3_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF6_0_BASE_ADDR_4                                                              0x11807
#define regBIF_CFG_DEV0_EPF6_0_BASE_ADDR_4_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF6_0_BASE_ADDR_5                                                              0x11808
#define regBIF_CFG_DEV0_EPF6_0_BASE_ADDR_5_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF6_0_BASE_ADDR_6                                                              0x11809
#define regBIF_CFG_DEV0_EPF6_0_BASE_ADDR_6_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF6_0_CARDBUS_CIS_PTR                                                          0x1180a
#define regBIF_CFG_DEV0_EPF6_0_CARDBUS_CIS_PTR_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF6_0_ADAPTER_ID                                                               0x1180b
#define regBIF_CFG_DEV0_EPF6_0_ADAPTER_ID_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF6_0_ROM_BASE_ADDR                                                            0x1180c
#define regBIF_CFG_DEV0_EPF6_0_ROM_BASE_ADDR_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF6_0_CAP_PTR                                                                  0x1180d
#define regBIF_CFG_DEV0_EPF6_0_CAP_PTR_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF6_0_INTERRUPT_LINE                                                           0x1180f
#define regBIF_CFG_DEV0_EPF6_0_INTERRUPT_LINE_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF6_0_INTERRUPT_PIN                                                            0x1180f
#define regBIF_CFG_DEV0_EPF6_0_INTERRUPT_PIN_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF6_0_MIN_GRANT                                                                0x1180f
#define regBIF_CFG_DEV0_EPF6_0_MIN_GRANT_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF6_0_MAX_LATENCY                                                              0x1180f
#define regBIF_CFG_DEV0_EPF6_0_MAX_LATENCY_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF6_0_VENDOR_CAP_LIST                                                          0x11812
#define regBIF_CFG_DEV0_EPF6_0_VENDOR_CAP_LIST_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF6_0_ADAPTER_ID_W                                                             0x11813
#define regBIF_CFG_DEV0_EPF6_0_ADAPTER_ID_W_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF6_0_PMI_CAP_LIST                                                             0x11814
#define regBIF_CFG_DEV0_EPF6_0_PMI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF6_0_PMI_CAP                                                                  0x11814
#define regBIF_CFG_DEV0_EPF6_0_PMI_CAP_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF6_0_PMI_STATUS_CNTL                                                          0x11815
#define regBIF_CFG_DEV0_EPF6_0_PMI_STATUS_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF6_0_SBRN                                                                     0x11818
#define regBIF_CFG_DEV0_EPF6_0_SBRN_BASE_IDX                                                            5
#define regBIF_CFG_DEV0_EPF6_0_FLADJ                                                                    0x11818
#define regBIF_CFG_DEV0_EPF6_0_FLADJ_BASE_IDX                                                           5
#define regBIF_CFG_DEV0_EPF6_0_DBESL_DBESLD                                                             0x11818
#define regBIF_CFG_DEV0_EPF6_0_DBESL_DBESLD_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_CAP_LIST                                                            0x11819
#define regBIF_CFG_DEV0_EPF6_0_PCIE_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_CAP                                                                 0x11819
#define regBIF_CFG_DEV0_EPF6_0_PCIE_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF6_0_DEVICE_CAP                                                               0x1181a
#define regBIF_CFG_DEV0_EPF6_0_DEVICE_CAP_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF6_0_DEVICE_CNTL                                                              0x1181b
#define regBIF_CFG_DEV0_EPF6_0_DEVICE_CNTL_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF6_0_DEVICE_STATUS                                                            0x1181b
#define regBIF_CFG_DEV0_EPF6_0_DEVICE_STATUS_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF6_0_LINK_CAP                                                                 0x1181c
#define regBIF_CFG_DEV0_EPF6_0_LINK_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF6_0_LINK_CNTL                                                                0x1181d
#define regBIF_CFG_DEV0_EPF6_0_LINK_CNTL_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF6_0_LINK_STATUS                                                              0x1181d
#define regBIF_CFG_DEV0_EPF6_0_LINK_STATUS_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF6_0_DEVICE_CAP2                                                              0x11822
#define regBIF_CFG_DEV0_EPF6_0_DEVICE_CAP2_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF6_0_DEVICE_CNTL2                                                             0x11823
#define regBIF_CFG_DEV0_EPF6_0_DEVICE_CNTL2_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF6_0_DEVICE_STATUS2                                                           0x11823
#define regBIF_CFG_DEV0_EPF6_0_DEVICE_STATUS2_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF6_0_LINK_CAP2                                                                0x11824
#define regBIF_CFG_DEV0_EPF6_0_LINK_CAP2_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF6_0_LINK_CNTL2                                                               0x11825
#define regBIF_CFG_DEV0_EPF6_0_LINK_CNTL2_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF6_0_LINK_STATUS2                                                             0x11825
#define regBIF_CFG_DEV0_EPF6_0_LINK_STATUS2_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF6_0_MSI_CAP_LIST                                                             0x11828
#define regBIF_CFG_DEV0_EPF6_0_MSI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF6_0_MSI_MSG_CNTL                                                             0x11828
#define regBIF_CFG_DEV0_EPF6_0_MSI_MSG_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF6_0_MSI_MSG_ADDR_LO                                                          0x11829
#define regBIF_CFG_DEV0_EPF6_0_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF6_0_MSI_MSG_ADDR_HI                                                          0x1182a
#define regBIF_CFG_DEV0_EPF6_0_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF6_0_MSI_MSG_DATA                                                             0x1182a
#define regBIF_CFG_DEV0_EPF6_0_MSI_MSG_DATA_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF6_0_MSI_EXT_MSG_DATA                                                         0x1182a
#define regBIF_CFG_DEV0_EPF6_0_MSI_EXT_MSG_DATA_BASE_IDX                                                5
#define regBIF_CFG_DEV0_EPF6_0_MSI_MASK                                                                 0x1182b
#define regBIF_CFG_DEV0_EPF6_0_MSI_MASK_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF6_0_MSI_MSG_DATA_64                                                          0x1182b
#define regBIF_CFG_DEV0_EPF6_0_MSI_MSG_DATA_64_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF6_0_MSI_EXT_MSG_DATA_64                                                      0x1182b
#define regBIF_CFG_DEV0_EPF6_0_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF6_0_MSI_MASK_64                                                              0x1182c
#define regBIF_CFG_DEV0_EPF6_0_MSI_MASK_64_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF6_0_MSI_PENDING                                                              0x1182c
#define regBIF_CFG_DEV0_EPF6_0_MSI_PENDING_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF6_0_MSI_PENDING_64                                                           0x1182d
#define regBIF_CFG_DEV0_EPF6_0_MSI_PENDING_64_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF6_0_MSIX_CAP_LIST                                                            0x11830
#define regBIF_CFG_DEV0_EPF6_0_MSIX_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF6_0_MSIX_MSG_CNTL                                                            0x11830
#define regBIF_CFG_DEV0_EPF6_0_MSIX_MSG_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF6_0_MSIX_TABLE                                                               0x11831
#define regBIF_CFG_DEV0_EPF6_0_MSIX_TABLE_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF6_0_MSIX_PBA                                                                 0x11832
#define regBIF_CFG_DEV0_EPF6_0_MSIX_PBA_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x11840
#define regBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x11841
#define regBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC1                                                    0x11842
#define regBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC2                                                    0x11843
#define regBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x11854
#define regBIF_CFG_DEV0_EPF6_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_UNCORR_ERR_STATUS                                                   0x11855
#define regBIF_CFG_DEV0_EPF6_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_UNCORR_ERR_MASK                                                     0x11856
#define regBIF_CFG_DEV0_EPF6_0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x11857
#define regBIF_CFG_DEV0_EPF6_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_CORR_ERR_STATUS                                                     0x11858
#define regBIF_CFG_DEV0_EPF6_0_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_CORR_ERR_MASK                                                       0x11859
#define regBIF_CFG_DEV0_EPF6_0_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x1185a
#define regBIF_CFG_DEV0_EPF6_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG0                                                            0x1185b
#define regBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG0_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG1                                                            0x1185c
#define regBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG1_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG2                                                            0x1185d
#define regBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG2_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG3                                                            0x1185e
#define regBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG3_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG0                                                     0x11862
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG1                                                     0x11863
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG2                                                     0x11864
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG3                                                     0x11865
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR_ENH_CAP_LIST                                                    0x11880
#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR1_CAP                                                            0x11881
#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR1_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR1_CNTL                                                           0x11882
#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR1_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR2_CAP                                                            0x11883
#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR2_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR2_CNTL                                                           0x11884
#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR2_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR3_CAP                                                            0x11885
#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR3_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR3_CNTL                                                           0x11886
#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR3_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR4_CAP                                                            0x11887
#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR4_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR4_CNTL                                                           0x11888
#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR4_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR5_CAP                                                            0x11889
#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR5_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR5_CNTL                                                           0x1188a
#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR5_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR6_CAP                                                            0x1188b
#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR6_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR6_CNTL                                                           0x1188c
#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR6_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x11890
#define regBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x11891
#define regBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_DATA                                                     0x11892
#define regBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_CAP                                                      0x11893
#define regBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_ENH_CAP_LIST                                                    0x11894
#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_CAP                                                             0x11895
#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_LATENCY_INDICATOR                                               0x11896
#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_STATUS                                                          0x11897
#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_STATUS_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_CNTL                                                            0x11897
#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x11898
#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x11898
#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x11898
#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x11898
#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x11899
#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x11899
#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x11899
#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x11899
#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_ACS_ENH_CAP_LIST                                                    0x118a8
#define regBIF_CFG_DEV0_EPF6_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_ACS_CAP                                                             0x118a9
#define regBIF_CFG_DEV0_EPF6_0_PCIE_ACS_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_ACS_CNTL                                                            0x118a9
#define regBIF_CFG_DEV0_EPF6_0_PCIE_ACS_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_PASID_ENH_CAP_LIST                                                  0x118b4
#define regBIF_CFG_DEV0_EPF6_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_PASID_CAP                                                           0x118b5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_PASID_CAP_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_PASID_CNTL                                                          0x118b5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_PASID_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_ARI_ENH_CAP_LIST                                                    0x118ca
#define regBIF_CFG_DEV0_EPF6_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_ARI_CAP                                                             0x118cb
#define regBIF_CFG_DEV0_EPF6_0_PCIE_ARI_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_ARI_CNTL                                                            0x118cb
#define regBIF_CFG_DEV0_EPF6_0_PCIE_ARI_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_REQR_ENH_CAP_LIST                                               0x118dc
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_REQR_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_REQR_CAP                                                        0x118dd
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_REQR_CAP_BASE_IDX                                               5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_REQR_CNTL                                                       0x118de
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_REQR_CNTL_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_0                                                      0x118df
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_0_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_1                                                      0x118df
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_1_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_2                                                      0x118e0
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_2_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_3                                                      0x118e0
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_3_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_4                                                      0x118e1
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_4_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_5                                                      0x118e1
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_5_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_6                                                      0x118e2
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_6_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_7                                                      0x118e2
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_7_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_8                                                      0x118e3
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_8_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_9                                                      0x118e3
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_9_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_10                                                     0x118e4
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_10_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_11                                                     0x118e4
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_11_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_12                                                     0x118e5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_12_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_13                                                     0x118e5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_13_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_14                                                     0x118e6
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_14_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_15                                                     0x118e6
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_15_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_16                                                     0x118e7
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_16_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_17                                                     0x118e7
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_17_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_18                                                     0x118e8
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_18_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_19                                                     0x118e8
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_19_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_20                                                     0x118e9
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_20_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_21                                                     0x118e9
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_21_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_22                                                     0x118ea
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_22_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_23                                                     0x118ea
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_23_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_24                                                     0x118eb
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_24_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_25                                                     0x118eb
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_25_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_26                                                     0x118ec
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_26_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_27                                                     0x118ec
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_27_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_28                                                     0x118ed
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_28_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_29                                                     0x118ed
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_29_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_30                                                     0x118ee
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_30_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_31                                                     0x118ee
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_31_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_32                                                     0x118ef
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_32_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_33                                                     0x118ef
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_33_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_34                                                     0x118f0
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_34_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_35                                                     0x118f0
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_35_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_36                                                     0x118f1
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_36_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_37                                                     0x118f1
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_37_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_38                                                     0x118f2
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_38_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_39                                                     0x118f2
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_39_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_40                                                     0x118f3
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_40_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_41                                                     0x118f3
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_41_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_42                                                     0x118f4
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_42_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_43                                                     0x118f4
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_43_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_44                                                     0x118f5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_44_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_45                                                     0x118f5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_45_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_46                                                     0x118f6
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_46_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_47                                                     0x118f6
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_47_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_48                                                     0x118f7
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_48_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_49                                                     0x118f7
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_49_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_50                                                     0x118f8
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_50_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_51                                                     0x118f8
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_51_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_52                                                     0x118f9
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_52_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_53                                                     0x118f9
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_53_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_54                                                     0x118fa
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_54_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_55                                                     0x118fa
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_55_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_56                                                     0x118fb
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_56_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_57                                                     0x118fb
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_57_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_58                                                     0x118fc
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_58_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_59                                                     0x118fc
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_59_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_60                                                     0x118fd
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_60_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_61                                                     0x118fd
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_61_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_62                                                     0x118fe
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_62_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_63                                                     0x118fe
#define regBIF_CFG_DEV0_EPF6_0_PCIE_TPH_ST_TABLE_63_BASE_IDX                                            5


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf7_bifcfgdecp
// base address: 0x10147000
#define regBIF_CFG_DEV0_EPF7_0_VENDOR_ID                                                                0x11c00
#define regBIF_CFG_DEV0_EPF7_0_VENDOR_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF7_0_DEVICE_ID                                                                0x11c00
#define regBIF_CFG_DEV0_EPF7_0_DEVICE_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF7_0_COMMAND                                                                  0x11c01
#define regBIF_CFG_DEV0_EPF7_0_COMMAND_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF7_0_STATUS                                                                   0x11c01
#define regBIF_CFG_DEV0_EPF7_0_STATUS_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_EPF7_0_REVISION_ID                                                              0x11c02
#define regBIF_CFG_DEV0_EPF7_0_REVISION_ID_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF7_0_PROG_INTERFACE                                                           0x11c02
#define regBIF_CFG_DEV0_EPF7_0_PROG_INTERFACE_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF7_0_SUB_CLASS                                                                0x11c02
#define regBIF_CFG_DEV0_EPF7_0_SUB_CLASS_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF7_0_BASE_CLASS                                                               0x11c02
#define regBIF_CFG_DEV0_EPF7_0_BASE_CLASS_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF7_0_CACHE_LINE                                                               0x11c03
#define regBIF_CFG_DEV0_EPF7_0_CACHE_LINE_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF7_0_LATENCY                                                                  0x11c03
#define regBIF_CFG_DEV0_EPF7_0_LATENCY_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF7_0_HEADER                                                                   0x11c03
#define regBIF_CFG_DEV0_EPF7_0_HEADER_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_EPF7_0_BIST                                                                     0x11c03
#define regBIF_CFG_DEV0_EPF7_0_BIST_BASE_IDX                                                            5
#define regBIF_CFG_DEV0_EPF7_0_BASE_ADDR_1                                                              0x11c04
#define regBIF_CFG_DEV0_EPF7_0_BASE_ADDR_1_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF7_0_BASE_ADDR_2                                                              0x11c05
#define regBIF_CFG_DEV0_EPF7_0_BASE_ADDR_2_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF7_0_BASE_ADDR_3                                                              0x11c06
#define regBIF_CFG_DEV0_EPF7_0_BASE_ADDR_3_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF7_0_BASE_ADDR_4                                                              0x11c07
#define regBIF_CFG_DEV0_EPF7_0_BASE_ADDR_4_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF7_0_BASE_ADDR_5                                                              0x11c08
#define regBIF_CFG_DEV0_EPF7_0_BASE_ADDR_5_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF7_0_BASE_ADDR_6                                                              0x11c09
#define regBIF_CFG_DEV0_EPF7_0_BASE_ADDR_6_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF7_0_CARDBUS_CIS_PTR                                                          0x11c0a
#define regBIF_CFG_DEV0_EPF7_0_CARDBUS_CIS_PTR_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF7_0_ADAPTER_ID                                                               0x11c0b
#define regBIF_CFG_DEV0_EPF7_0_ADAPTER_ID_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF7_0_ROM_BASE_ADDR                                                            0x11c0c
#define regBIF_CFG_DEV0_EPF7_0_ROM_BASE_ADDR_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF7_0_CAP_PTR                                                                  0x11c0d
#define regBIF_CFG_DEV0_EPF7_0_CAP_PTR_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF7_0_INTERRUPT_LINE                                                           0x11c0f
#define regBIF_CFG_DEV0_EPF7_0_INTERRUPT_LINE_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF7_0_INTERRUPT_PIN                                                            0x11c0f
#define regBIF_CFG_DEV0_EPF7_0_INTERRUPT_PIN_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF7_0_MIN_GRANT                                                                0x11c0f
#define regBIF_CFG_DEV0_EPF7_0_MIN_GRANT_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF7_0_MAX_LATENCY                                                              0x11c0f
#define regBIF_CFG_DEV0_EPF7_0_MAX_LATENCY_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF7_0_VENDOR_CAP_LIST                                                          0x11c12
#define regBIF_CFG_DEV0_EPF7_0_VENDOR_CAP_LIST_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF7_0_ADAPTER_ID_W                                                             0x11c13
#define regBIF_CFG_DEV0_EPF7_0_ADAPTER_ID_W_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF7_0_PMI_CAP_LIST                                                             0x11c14
#define regBIF_CFG_DEV0_EPF7_0_PMI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF7_0_PMI_CAP                                                                  0x11c14
#define regBIF_CFG_DEV0_EPF7_0_PMI_CAP_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF7_0_PMI_STATUS_CNTL                                                          0x11c15
#define regBIF_CFG_DEV0_EPF7_0_PMI_STATUS_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF7_0_SBRN                                                                     0x11c18
#define regBIF_CFG_DEV0_EPF7_0_SBRN_BASE_IDX                                                            5
#define regBIF_CFG_DEV0_EPF7_0_FLADJ                                                                    0x11c18
#define regBIF_CFG_DEV0_EPF7_0_FLADJ_BASE_IDX                                                           5
#define regBIF_CFG_DEV0_EPF7_0_DBESL_DBESLD                                                             0x11c18
#define regBIF_CFG_DEV0_EPF7_0_DBESL_DBESLD_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_CAP_LIST                                                            0x11c19
#define regBIF_CFG_DEV0_EPF7_0_PCIE_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_CAP                                                                 0x11c19
#define regBIF_CFG_DEV0_EPF7_0_PCIE_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF7_0_DEVICE_CAP                                                               0x11c1a
#define regBIF_CFG_DEV0_EPF7_0_DEVICE_CAP_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF7_0_DEVICE_CNTL                                                              0x11c1b
#define regBIF_CFG_DEV0_EPF7_0_DEVICE_CNTL_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF7_0_DEVICE_STATUS                                                            0x11c1b
#define regBIF_CFG_DEV0_EPF7_0_DEVICE_STATUS_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF7_0_LINK_CAP                                                                 0x11c1c
#define regBIF_CFG_DEV0_EPF7_0_LINK_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF7_0_LINK_CNTL                                                                0x11c1d
#define regBIF_CFG_DEV0_EPF7_0_LINK_CNTL_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF7_0_LINK_STATUS                                                              0x11c1d
#define regBIF_CFG_DEV0_EPF7_0_LINK_STATUS_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF7_0_DEVICE_CAP2                                                              0x11c22
#define regBIF_CFG_DEV0_EPF7_0_DEVICE_CAP2_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF7_0_DEVICE_CNTL2                                                             0x11c23
#define regBIF_CFG_DEV0_EPF7_0_DEVICE_CNTL2_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF7_0_DEVICE_STATUS2                                                           0x11c23
#define regBIF_CFG_DEV0_EPF7_0_DEVICE_STATUS2_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF7_0_LINK_CAP2                                                                0x11c24
#define regBIF_CFG_DEV0_EPF7_0_LINK_CAP2_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF7_0_LINK_CNTL2                                                               0x11c25
#define regBIF_CFG_DEV0_EPF7_0_LINK_CNTL2_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF7_0_LINK_STATUS2                                                             0x11c25
#define regBIF_CFG_DEV0_EPF7_0_LINK_STATUS2_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF7_0_MSI_CAP_LIST                                                             0x11c28
#define regBIF_CFG_DEV0_EPF7_0_MSI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF7_0_MSI_MSG_CNTL                                                             0x11c28
#define regBIF_CFG_DEV0_EPF7_0_MSI_MSG_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF7_0_MSI_MSG_ADDR_LO                                                          0x11c29
#define regBIF_CFG_DEV0_EPF7_0_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF7_0_MSI_MSG_ADDR_HI                                                          0x11c2a
#define regBIF_CFG_DEV0_EPF7_0_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF7_0_MSI_MSG_DATA                                                             0x11c2a
#define regBIF_CFG_DEV0_EPF7_0_MSI_MSG_DATA_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF7_0_MSI_EXT_MSG_DATA                                                         0x11c2a
#define regBIF_CFG_DEV0_EPF7_0_MSI_EXT_MSG_DATA_BASE_IDX                                                5
#define regBIF_CFG_DEV0_EPF7_0_MSI_MASK                                                                 0x11c2b
#define regBIF_CFG_DEV0_EPF7_0_MSI_MASK_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF7_0_MSI_MSG_DATA_64                                                          0x11c2b
#define regBIF_CFG_DEV0_EPF7_0_MSI_MSG_DATA_64_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF7_0_MSI_EXT_MSG_DATA_64                                                      0x11c2b
#define regBIF_CFG_DEV0_EPF7_0_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF7_0_MSI_MASK_64                                                              0x11c2c
#define regBIF_CFG_DEV0_EPF7_0_MSI_MASK_64_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF7_0_MSI_PENDING                                                              0x11c2c
#define regBIF_CFG_DEV0_EPF7_0_MSI_PENDING_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF7_0_MSI_PENDING_64                                                           0x11c2d
#define regBIF_CFG_DEV0_EPF7_0_MSI_PENDING_64_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF7_0_MSIX_CAP_LIST                                                            0x11c30
#define regBIF_CFG_DEV0_EPF7_0_MSIX_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF7_0_MSIX_MSG_CNTL                                                            0x11c30
#define regBIF_CFG_DEV0_EPF7_0_MSIX_MSG_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF7_0_MSIX_TABLE                                                               0x11c31
#define regBIF_CFG_DEV0_EPF7_0_MSIX_TABLE_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF7_0_MSIX_PBA                                                                 0x11c32
#define regBIF_CFG_DEV0_EPF7_0_MSIX_PBA_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x11c40
#define regBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x11c41
#define regBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC1                                                    0x11c42
#define regBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC2                                                    0x11c43
#define regBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x11c54
#define regBIF_CFG_DEV0_EPF7_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_UNCORR_ERR_STATUS                                                   0x11c55
#define regBIF_CFG_DEV0_EPF7_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_UNCORR_ERR_MASK                                                     0x11c56
#define regBIF_CFG_DEV0_EPF7_0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x11c57
#define regBIF_CFG_DEV0_EPF7_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_CORR_ERR_STATUS                                                     0x11c58
#define regBIF_CFG_DEV0_EPF7_0_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_CORR_ERR_MASK                                                       0x11c59
#define regBIF_CFG_DEV0_EPF7_0_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x11c5a
#define regBIF_CFG_DEV0_EPF7_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG0                                                            0x11c5b
#define regBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG0_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG1                                                            0x11c5c
#define regBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG1_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG2                                                            0x11c5d
#define regBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG2_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG3                                                            0x11c5e
#define regBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG3_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG0                                                     0x11c62
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG1                                                     0x11c63
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG2                                                     0x11c64
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG3                                                     0x11c65
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR_ENH_CAP_LIST                                                    0x11c80
#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR1_CAP                                                            0x11c81
#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR1_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR1_CNTL                                                           0x11c82
#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR1_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR2_CAP                                                            0x11c83
#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR2_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR2_CNTL                                                           0x11c84
#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR2_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR3_CAP                                                            0x11c85
#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR3_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR3_CNTL                                                           0x11c86
#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR3_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR4_CAP                                                            0x11c87
#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR4_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR4_CNTL                                                           0x11c88
#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR4_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR5_CAP                                                            0x11c89
#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR5_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR5_CNTL                                                           0x11c8a
#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR5_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR6_CAP                                                            0x11c8b
#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR6_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR6_CNTL                                                           0x11c8c
#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR6_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x11c90
#define regBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x11c91
#define regBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_DATA                                                     0x11c92
#define regBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_CAP                                                      0x11c93
#define regBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_ENH_CAP_LIST                                                    0x11c94
#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_CAP                                                             0x11c95
#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_LATENCY_INDICATOR                                               0x11c96
#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_STATUS                                                          0x11c97
#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_STATUS_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_CNTL                                                            0x11c97
#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x11c98
#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x11c98
#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x11c98
#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x11c98
#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x11c99
#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x11c99
#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x11c99
#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x11c99
#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_ACS_ENH_CAP_LIST                                                    0x11ca8
#define regBIF_CFG_DEV0_EPF7_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_ACS_CAP                                                             0x11ca9
#define regBIF_CFG_DEV0_EPF7_0_PCIE_ACS_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_ACS_CNTL                                                            0x11ca9
#define regBIF_CFG_DEV0_EPF7_0_PCIE_ACS_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_PASID_ENH_CAP_LIST                                                  0x11cb4
#define regBIF_CFG_DEV0_EPF7_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_PASID_CAP                                                           0x11cb5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_PASID_CAP_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_PASID_CNTL                                                          0x11cb5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_PASID_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_ARI_ENH_CAP_LIST                                                    0x11cca
#define regBIF_CFG_DEV0_EPF7_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_ARI_CAP                                                             0x11ccb
#define regBIF_CFG_DEV0_EPF7_0_PCIE_ARI_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_ARI_CNTL                                                            0x11ccb
#define regBIF_CFG_DEV0_EPF7_0_PCIE_ARI_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_REQR_ENH_CAP_LIST                                               0x11cdc
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_REQR_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_REQR_CAP                                                        0x11cdd
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_REQR_CAP_BASE_IDX                                               5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_REQR_CNTL                                                       0x11cde
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_REQR_CNTL_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_0                                                      0x11cdf
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_0_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_1                                                      0x11cdf
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_1_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_2                                                      0x11ce0
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_2_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_3                                                      0x11ce0
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_3_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_4                                                      0x11ce1
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_4_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_5                                                      0x11ce1
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_5_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_6                                                      0x11ce2
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_6_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_7                                                      0x11ce2
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_7_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_8                                                      0x11ce3
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_8_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_9                                                      0x11ce3
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_9_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_10                                                     0x11ce4
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_10_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_11                                                     0x11ce4
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_11_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_12                                                     0x11ce5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_12_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_13                                                     0x11ce5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_13_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_14                                                     0x11ce6
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_14_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_15                                                     0x11ce6
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_15_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_16                                                     0x11ce7
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_16_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_17                                                     0x11ce7
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_17_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_18                                                     0x11ce8
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_18_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_19                                                     0x11ce8
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_19_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_20                                                     0x11ce9
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_20_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_21                                                     0x11ce9
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_21_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_22                                                     0x11cea
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_22_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_23                                                     0x11cea
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_23_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_24                                                     0x11ceb
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_24_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_25                                                     0x11ceb
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_25_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_26                                                     0x11cec
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_26_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_27                                                     0x11cec
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_27_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_28                                                     0x11ced
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_28_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_29                                                     0x11ced
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_29_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_30                                                     0x11cee
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_30_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_31                                                     0x11cee
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_31_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_32                                                     0x11cef
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_32_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_33                                                     0x11cef
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_33_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_34                                                     0x11cf0
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_34_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_35                                                     0x11cf0
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_35_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_36                                                     0x11cf1
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_36_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_37                                                     0x11cf1
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_37_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_38                                                     0x11cf2
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_38_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_39                                                     0x11cf2
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_39_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_40                                                     0x11cf3
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_40_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_41                                                     0x11cf3
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_41_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_42                                                     0x11cf4
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_42_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_43                                                     0x11cf4
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_43_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_44                                                     0x11cf5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_44_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_45                                                     0x11cf5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_45_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_46                                                     0x11cf6
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_46_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_47                                                     0x11cf6
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_47_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_48                                                     0x11cf7
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_48_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_49                                                     0x11cf7
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_49_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_50                                                     0x11cf8
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_50_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_51                                                     0x11cf8
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_51_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_52                                                     0x11cf9
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_52_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_53                                                     0x11cf9
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_53_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_54                                                     0x11cfa
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_54_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_55                                                     0x11cfa
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_55_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_56                                                     0x11cfb
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_56_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_57                                                     0x11cfb
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_57_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_58                                                     0x11cfc
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_58_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_59                                                     0x11cfc
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_59_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_60                                                     0x11cfd
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_60_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_61                                                     0x11cfd
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_61_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_62                                                     0x11cfe
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_62_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_63                                                     0x11cfe
#define regBIF_CFG_DEV0_EPF7_0_PCIE_TPH_ST_TABLE_63_BASE_IDX                                            5


// addressBlock: nbio_nbif0_bif_cfg_dev1_epf0_bifcfgdecp
// base address: 0x10148000
#define regBIF_CFG_DEV1_EPF0_0_VENDOR_ID                                                                0x12000
#define regBIF_CFG_DEV1_EPF0_0_VENDOR_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_EPF0_0_DEVICE_ID                                                                0x12000
#define regBIF_CFG_DEV1_EPF0_0_DEVICE_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_EPF0_0_COMMAND                                                                  0x12001
#define regBIF_CFG_DEV1_EPF0_0_COMMAND_BASE_IDX                                                         5
#define regBIF_CFG_DEV1_EPF0_0_STATUS                                                                   0x12001
#define regBIF_CFG_DEV1_EPF0_0_STATUS_BASE_IDX                                                          5
#define regBIF_CFG_DEV1_EPF0_0_REVISION_ID                                                              0x12002
#define regBIF_CFG_DEV1_EPF0_0_REVISION_ID_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF0_0_PROG_INTERFACE                                                           0x12002
#define regBIF_CFG_DEV1_EPF0_0_PROG_INTERFACE_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF0_0_SUB_CLASS                                                                0x12002
#define regBIF_CFG_DEV1_EPF0_0_SUB_CLASS_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_EPF0_0_BASE_CLASS                                                               0x12002
#define regBIF_CFG_DEV1_EPF0_0_BASE_CLASS_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_EPF0_0_CACHE_LINE                                                               0x12003
#define regBIF_CFG_DEV1_EPF0_0_CACHE_LINE_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_EPF0_0_LATENCY                                                                  0x12003
#define regBIF_CFG_DEV1_EPF0_0_LATENCY_BASE_IDX                                                         5
#define regBIF_CFG_DEV1_EPF0_0_HEADER                                                                   0x12003
#define regBIF_CFG_DEV1_EPF0_0_HEADER_BASE_IDX                                                          5
#define regBIF_CFG_DEV1_EPF0_0_BIST                                                                     0x12003
#define regBIF_CFG_DEV1_EPF0_0_BIST_BASE_IDX                                                            5
#define regBIF_CFG_DEV1_EPF0_0_BASE_ADDR_1                                                              0x12004
#define regBIF_CFG_DEV1_EPF0_0_BASE_ADDR_1_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF0_0_BASE_ADDR_2                                                              0x12005
#define regBIF_CFG_DEV1_EPF0_0_BASE_ADDR_2_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF0_0_BASE_ADDR_3                                                              0x12006
#define regBIF_CFG_DEV1_EPF0_0_BASE_ADDR_3_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF0_0_BASE_ADDR_4                                                              0x12007
#define regBIF_CFG_DEV1_EPF0_0_BASE_ADDR_4_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF0_0_BASE_ADDR_5                                                              0x12008
#define regBIF_CFG_DEV1_EPF0_0_BASE_ADDR_5_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF0_0_BASE_ADDR_6                                                              0x12009
#define regBIF_CFG_DEV1_EPF0_0_BASE_ADDR_6_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF0_0_CARDBUS_CIS_PTR                                                          0x1200a
#define regBIF_CFG_DEV1_EPF0_0_CARDBUS_CIS_PTR_BASE_IDX                                                 5
#define regBIF_CFG_DEV1_EPF0_0_ADAPTER_ID                                                               0x1200b
#define regBIF_CFG_DEV1_EPF0_0_ADAPTER_ID_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_EPF0_0_ROM_BASE_ADDR                                                            0x1200c
#define regBIF_CFG_DEV1_EPF0_0_ROM_BASE_ADDR_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_0_CAP_PTR                                                                  0x1200d
#define regBIF_CFG_DEV1_EPF0_0_CAP_PTR_BASE_IDX                                                         5
#define regBIF_CFG_DEV1_EPF0_0_INTERRUPT_LINE                                                           0x1200f
#define regBIF_CFG_DEV1_EPF0_0_INTERRUPT_LINE_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF0_0_INTERRUPT_PIN                                                            0x1200f
#define regBIF_CFG_DEV1_EPF0_0_INTERRUPT_PIN_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_0_MIN_GRANT                                                                0x1200f
#define regBIF_CFG_DEV1_EPF0_0_MIN_GRANT_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_EPF0_0_MAX_LATENCY                                                              0x1200f
#define regBIF_CFG_DEV1_EPF0_0_MAX_LATENCY_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF0_0_VENDOR_CAP_LIST                                                          0x12012
#define regBIF_CFG_DEV1_EPF0_0_VENDOR_CAP_LIST_BASE_IDX                                                 5
#define regBIF_CFG_DEV1_EPF0_0_ADAPTER_ID_W                                                             0x12013
#define regBIF_CFG_DEV1_EPF0_0_ADAPTER_ID_W_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF0_0_PMI_CAP_LIST                                                             0x12014
#define regBIF_CFG_DEV1_EPF0_0_PMI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF0_0_PMI_CAP                                                                  0x12014
#define regBIF_CFG_DEV1_EPF0_0_PMI_CAP_BASE_IDX                                                         5
#define regBIF_CFG_DEV1_EPF0_0_PMI_STATUS_CNTL                                                          0x12015
#define regBIF_CFG_DEV1_EPF0_0_PMI_STATUS_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV1_EPF0_0_SBRN                                                                     0x12018
#define regBIF_CFG_DEV1_EPF0_0_SBRN_BASE_IDX                                                            5
#define regBIF_CFG_DEV1_EPF0_0_FLADJ                                                                    0x12018
#define regBIF_CFG_DEV1_EPF0_0_FLADJ_BASE_IDX                                                           5
#define regBIF_CFG_DEV1_EPF0_0_DBESL_DBESLD                                                             0x12018
#define regBIF_CFG_DEV1_EPF0_0_DBESL_DBESLD_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_CAP_LIST                                                            0x12019
#define regBIF_CFG_DEV1_EPF0_0_PCIE_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_CAP                                                                 0x12019
#define regBIF_CFG_DEV1_EPF0_0_PCIE_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV1_EPF0_0_DEVICE_CAP                                                               0x1201a
#define regBIF_CFG_DEV1_EPF0_0_DEVICE_CAP_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_EPF0_0_DEVICE_CNTL                                                              0x1201b
#define regBIF_CFG_DEV1_EPF0_0_DEVICE_CNTL_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF0_0_DEVICE_STATUS                                                            0x1201b
#define regBIF_CFG_DEV1_EPF0_0_DEVICE_STATUS_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_0_LINK_CAP                                                                 0x1201c
#define regBIF_CFG_DEV1_EPF0_0_LINK_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV1_EPF0_0_LINK_CNTL                                                                0x1201d
#define regBIF_CFG_DEV1_EPF0_0_LINK_CNTL_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_EPF0_0_LINK_STATUS                                                              0x1201d
#define regBIF_CFG_DEV1_EPF0_0_LINK_STATUS_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF0_0_DEVICE_CAP2                                                              0x12022
#define regBIF_CFG_DEV1_EPF0_0_DEVICE_CAP2_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF0_0_DEVICE_CNTL2                                                             0x12023
#define regBIF_CFG_DEV1_EPF0_0_DEVICE_CNTL2_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF0_0_DEVICE_STATUS2                                                           0x12023
#define regBIF_CFG_DEV1_EPF0_0_DEVICE_STATUS2_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF0_0_LINK_CAP2                                                                0x12024
#define regBIF_CFG_DEV1_EPF0_0_LINK_CAP2_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_EPF0_0_LINK_CNTL2                                                               0x12025
#define regBIF_CFG_DEV1_EPF0_0_LINK_CNTL2_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_EPF0_0_LINK_STATUS2                                                             0x12025
#define regBIF_CFG_DEV1_EPF0_0_LINK_STATUS2_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF0_0_MSI_CAP_LIST                                                             0x12028
#define regBIF_CFG_DEV1_EPF0_0_MSI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF0_0_MSI_MSG_CNTL                                                             0x12028
#define regBIF_CFG_DEV1_EPF0_0_MSI_MSG_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF0_0_MSI_MSG_ADDR_LO                                                          0x12029
#define regBIF_CFG_DEV1_EPF0_0_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
#define regBIF_CFG_DEV1_EPF0_0_MSI_MSG_ADDR_HI                                                          0x1202a
#define regBIF_CFG_DEV1_EPF0_0_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
#define regBIF_CFG_DEV1_EPF0_0_MSI_MSG_DATA                                                             0x1202a
#define regBIF_CFG_DEV1_EPF0_0_MSI_MSG_DATA_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF0_0_MSI_EXT_MSG_DATA                                                         0x1202a
#define regBIF_CFG_DEV1_EPF0_0_MSI_EXT_MSG_DATA_BASE_IDX                                                5
#define regBIF_CFG_DEV1_EPF0_0_MSI_MASK                                                                 0x1202b
#define regBIF_CFG_DEV1_EPF0_0_MSI_MASK_BASE_IDX                                                        5
#define regBIF_CFG_DEV1_EPF0_0_MSI_MSG_DATA_64                                                          0x1202b
#define regBIF_CFG_DEV1_EPF0_0_MSI_MSG_DATA_64_BASE_IDX                                                 5
#define regBIF_CFG_DEV1_EPF0_0_MSI_EXT_MSG_DATA_64                                                      0x1202b
#define regBIF_CFG_DEV1_EPF0_0_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF0_0_MSI_MASK_64                                                              0x1202c
#define regBIF_CFG_DEV1_EPF0_0_MSI_MASK_64_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF0_0_MSI_PENDING                                                              0x1202c
#define regBIF_CFG_DEV1_EPF0_0_MSI_PENDING_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF0_0_MSI_PENDING_64                                                           0x1202d
#define regBIF_CFG_DEV1_EPF0_0_MSI_PENDING_64_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF0_0_MSIX_CAP_LIST                                                            0x12030
#define regBIF_CFG_DEV1_EPF0_0_MSIX_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_0_MSIX_MSG_CNTL                                                            0x12030
#define regBIF_CFG_DEV1_EPF0_0_MSIX_MSG_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_0_MSIX_TABLE                                                               0x12031
#define regBIF_CFG_DEV1_EPF0_0_MSIX_TABLE_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_EPF0_0_MSIX_PBA                                                                 0x12032
#define regBIF_CFG_DEV1_EPF0_0_MSIX_PBA_BASE_IDX                                                        5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x12040
#define regBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x12041
#define regBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC1                                                    0x12042
#define regBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC2                                                    0x12043
#define regBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_VC_ENH_CAP_LIST                                                     0x12044
#define regBIF_CFG_DEV1_EPF0_0_PCIE_VC_ENH_CAP_LIST_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_CAP_REG1                                                    0x12045
#define regBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_CAP_REG1_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_CAP_REG2                                                    0x12046
#define regBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_CAP_REG2_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_CNTL                                                        0x12047
#define regBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_CNTL_BASE_IDX                                               5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_STATUS                                                      0x12047
#define regBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_STATUS_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_CAP                                                    0x12048
#define regBIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_CAP_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_CNTL                                                   0x12049
#define regBIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_CNTL_BASE_IDX                                          5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_STATUS                                                 0x1204a
#define regBIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_STATUS_BASE_IDX                                        5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CAP                                                    0x1204b
#define regBIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CAP_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CNTL                                                   0x1204c
#define regBIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CNTL_BASE_IDX                                          5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_STATUS                                                 0x1204d
#define regBIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_STATUS_BASE_IDX                                        5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x12054
#define regBIF_CFG_DEV1_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_UNCORR_ERR_STATUS                                                   0x12055
#define regBIF_CFG_DEV1_EPF0_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_UNCORR_ERR_MASK                                                     0x12056
#define regBIF_CFG_DEV1_EPF0_0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x12057
#define regBIF_CFG_DEV1_EPF0_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_CORR_ERR_STATUS                                                     0x12058
#define regBIF_CFG_DEV1_EPF0_0_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_CORR_ERR_MASK                                                       0x12059
#define regBIF_CFG_DEV1_EPF0_0_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x1205a
#define regBIF_CFG_DEV1_EPF0_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG0                                                            0x1205b
#define regBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG0_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG1                                                            0x1205c
#define regBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG1_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG2                                                            0x1205d
#define regBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG2_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG3                                                            0x1205e
#define regBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG3_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG0                                                     0x12062
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG1                                                     0x12063
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG2                                                     0x12064
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG3                                                     0x12065
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR_ENH_CAP_LIST                                                    0x12080
#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR1_CAP                                                            0x12081
#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR1_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR1_CNTL                                                           0x12082
#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR1_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR2_CAP                                                            0x12083
#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR2_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR2_CNTL                                                           0x12084
#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR2_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR3_CAP                                                            0x12085
#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR3_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR3_CNTL                                                           0x12086
#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR3_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR4_CAP                                                            0x12087
#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR4_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR4_CNTL                                                           0x12088
#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR4_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR5_CAP                                                            0x12089
#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR5_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR5_CNTL                                                           0x1208a
#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR5_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR6_CAP                                                            0x1208b
#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR6_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR6_CNTL                                                           0x1208c
#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR6_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x12090
#define regBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x12091
#define regBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_DATA                                                     0x12092
#define regBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_CAP                                                      0x12093
#define regBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_ENH_CAP_LIST                                                    0x12094
#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_CAP                                                             0x12095
#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_LATENCY_INDICATOR                                               0x12096
#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_STATUS                                                          0x12097
#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_STATUS_BASE_IDX                                                 5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_CNTL                                                            0x12097
#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x12098
#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x12098
#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x12098
#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x12098
#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x12099
#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x12099
#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x12099
#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x12099
#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_SECONDARY_ENH_CAP_LIST                                              0x1209c
#define regBIF_CFG_DEV1_EPF0_0_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX                                     5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LINK_CNTL3                                                          0x1209d
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LINK_CNTL3_BASE_IDX                                                 5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_ERROR_STATUS                                                   0x1209e
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_ERROR_STATUS_BASE_IDX                                          5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_0_EQUALIZATION_CNTL                                            0x1209f
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_1_EQUALIZATION_CNTL                                            0x1209f
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_2_EQUALIZATION_CNTL                                            0x120a0
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_3_EQUALIZATION_CNTL                                            0x120a0
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_4_EQUALIZATION_CNTL                                            0x120a1
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_5_EQUALIZATION_CNTL                                            0x120a1
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_6_EQUALIZATION_CNTL                                            0x120a2
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_7_EQUALIZATION_CNTL                                            0x120a2
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_8_EQUALIZATION_CNTL                                            0x120a3
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_9_EQUALIZATION_CNTL                                            0x120a3
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_10_EQUALIZATION_CNTL                                           0x120a4
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_11_EQUALIZATION_CNTL                                           0x120a4
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_12_EQUALIZATION_CNTL                                           0x120a5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_13_EQUALIZATION_CNTL                                           0x120a5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_14_EQUALIZATION_CNTL                                           0x120a6
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_15_EQUALIZATION_CNTL                                           0x120a6
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_ACS_ENH_CAP_LIST                                                    0x120a8
#define regBIF_CFG_DEV1_EPF0_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_ACS_CAP                                                             0x120a9
#define regBIF_CFG_DEV1_EPF0_0_PCIE_ACS_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_ACS_CNTL                                                            0x120a9
#define regBIF_CFG_DEV1_EPF0_0_PCIE_ACS_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_PASID_ENH_CAP_LIST                                                  0x120b4
#define regBIF_CFG_DEV1_EPF0_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_PASID_CAP                                                           0x120b5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_PASID_CAP_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_PASID_CNTL                                                          0x120b5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_PASID_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LTR_ENH_CAP_LIST                                                    0x120c8
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LTR_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LTR_CAP                                                             0x120c9
#define regBIF_CFG_DEV1_EPF0_0_PCIE_LTR_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_ARI_ENH_CAP_LIST                                                    0x120ca
#define regBIF_CFG_DEV1_EPF0_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_ARI_CAP                                                             0x120cb
#define regBIF_CFG_DEV1_EPF0_0_PCIE_ARI_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_ARI_CNTL                                                            0x120cb
#define regBIF_CFG_DEV1_EPF0_0_PCIE_ARI_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_REQR_ENH_CAP_LIST                                               0x120dc
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_REQR_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_REQR_CAP                                                        0x120dd
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_REQR_CAP_BASE_IDX                                               5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_REQR_CNTL                                                       0x120de
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_REQR_CNTL_BASE_IDX                                              5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_0                                                      0x120df
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_0_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_1                                                      0x120df
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_1_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_2                                                      0x120e0
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_2_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_3                                                      0x120e0
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_3_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_4                                                      0x120e1
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_4_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_5                                                      0x120e1
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_5_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_6                                                      0x120e2
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_6_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_7                                                      0x120e2
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_7_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_8                                                      0x120e3
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_8_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_9                                                      0x120e3
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_9_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_10                                                     0x120e4
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_10_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_11                                                     0x120e4
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_11_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_12                                                     0x120e5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_12_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_13                                                     0x120e5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_13_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_14                                                     0x120e6
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_14_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_15                                                     0x120e6
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_15_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_16                                                     0x120e7
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_16_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_17                                                     0x120e7
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_17_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_18                                                     0x120e8
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_18_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_19                                                     0x120e8
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_19_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_20                                                     0x120e9
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_20_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_21                                                     0x120e9
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_21_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_22                                                     0x120ea
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_22_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_23                                                     0x120ea
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_23_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_24                                                     0x120eb
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_24_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_25                                                     0x120eb
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_25_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_26                                                     0x120ec
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_26_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_27                                                     0x120ec
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_27_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_28                                                     0x120ed
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_28_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_29                                                     0x120ed
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_29_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_30                                                     0x120ee
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_30_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_31                                                     0x120ee
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_31_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_32                                                     0x120ef
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_32_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_33                                                     0x120ef
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_33_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_34                                                     0x120f0
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_34_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_35                                                     0x120f0
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_35_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_36                                                     0x120f1
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_36_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_37                                                     0x120f1
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_37_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_38                                                     0x120f2
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_38_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_39                                                     0x120f2
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_39_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_40                                                     0x120f3
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_40_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_41                                                     0x120f3
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_41_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_42                                                     0x120f4
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_42_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_43                                                     0x120f4
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_43_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_44                                                     0x120f5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_44_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_45                                                     0x120f5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_45_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_46                                                     0x120f6
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_46_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_47                                                     0x120f6
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_47_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_48                                                     0x120f7
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_48_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_49                                                     0x120f7
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_49_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_50                                                     0x120f8
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_50_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_51                                                     0x120f8
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_51_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_52                                                     0x120f9
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_52_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_53                                                     0x120f9
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_53_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_54                                                     0x120fa
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_54_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_55                                                     0x120fa
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_55_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_56                                                     0x120fb
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_56_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_57                                                     0x120fb
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_57_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_58                                                     0x120fc
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_58_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_59                                                     0x120fc
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_59_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_60                                                     0x120fd
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_60_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_61                                                     0x120fd
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_61_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_62                                                     0x120fe
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_62_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_63                                                     0x120fe
#define regBIF_CFG_DEV1_EPF0_0_PCIE_TPH_ST_TABLE_63_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_DLF_ENH_CAP_LIST                                                    0x12100
#define regBIF_CFG_DEV1_EPF0_0_PCIE_DLF_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF0_0_DATA_LINK_FEATURE_CAP                                                    0x12101
#define regBIF_CFG_DEV1_EPF0_0_DATA_LINK_FEATURE_CAP_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF0_0_DATA_LINK_FEATURE_STATUS                                                 0x12102
#define regBIF_CFG_DEV1_EPF0_0_DATA_LINK_FEATURE_STATUS_BASE_IDX                                        5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_PHY_16GT_ENH_CAP_LIST                                               0x12104
#define regBIF_CFG_DEV1_EPF0_0_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV1_EPF0_0_LINK_CAP_16GT                                                            0x12105
#define regBIF_CFG_DEV1_EPF0_0_LINK_CAP_16GT_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_0_LINK_CNTL_16GT                                                           0x12106
#define regBIF_CFG_DEV1_EPF0_0_LINK_CNTL_16GT_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF0_0_LINK_STATUS_16GT                                                         0x12107
#define regBIF_CFG_DEV1_EPF0_0_LINK_STATUS_16GT_BASE_IDX                                                5
#define regBIF_CFG_DEV1_EPF0_0_LOCAL_PARITY_MISMATCH_STATUS_16GT                                        0x12108
#define regBIF_CFG_DEV1_EPF0_0_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                               5
#define regBIF_CFG_DEV1_EPF0_0_RTM1_PARITY_MISMATCH_STATUS_16GT                                         0x12109
#define regBIF_CFG_DEV1_EPF0_0_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                5
#define regBIF_CFG_DEV1_EPF0_0_RTM2_PARITY_MISMATCH_STATUS_16GT                                         0x1210a
#define regBIF_CFG_DEV1_EPF0_0_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                5
#define regBIF_CFG_DEV1_EPF0_0_LANE_0_EQUALIZATION_CNTL_16GT                                            0x1210c
#define regBIF_CFG_DEV1_EPF0_0_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_0_LANE_1_EQUALIZATION_CNTL_16GT                                            0x1210c
#define regBIF_CFG_DEV1_EPF0_0_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_0_LANE_2_EQUALIZATION_CNTL_16GT                                            0x1210c
#define regBIF_CFG_DEV1_EPF0_0_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_0_LANE_3_EQUALIZATION_CNTL_16GT                                            0x1210c
#define regBIF_CFG_DEV1_EPF0_0_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_0_LANE_4_EQUALIZATION_CNTL_16GT                                            0x1210d
#define regBIF_CFG_DEV1_EPF0_0_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_0_LANE_5_EQUALIZATION_CNTL_16GT                                            0x1210d
#define regBIF_CFG_DEV1_EPF0_0_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_0_LANE_6_EQUALIZATION_CNTL_16GT                                            0x1210d
#define regBIF_CFG_DEV1_EPF0_0_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_0_LANE_7_EQUALIZATION_CNTL_16GT                                            0x1210d
#define regBIF_CFG_DEV1_EPF0_0_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_0_LANE_8_EQUALIZATION_CNTL_16GT                                            0x1210e
#define regBIF_CFG_DEV1_EPF0_0_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_0_LANE_9_EQUALIZATION_CNTL_16GT                                            0x1210e
#define regBIF_CFG_DEV1_EPF0_0_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_0_LANE_10_EQUALIZATION_CNTL_16GT                                           0x1210e
#define regBIF_CFG_DEV1_EPF0_0_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV1_EPF0_0_LANE_11_EQUALIZATION_CNTL_16GT                                           0x1210e
#define regBIF_CFG_DEV1_EPF0_0_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV1_EPF0_0_LANE_12_EQUALIZATION_CNTL_16GT                                           0x1210f
#define regBIF_CFG_DEV1_EPF0_0_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV1_EPF0_0_LANE_13_EQUALIZATION_CNTL_16GT                                           0x1210f
#define regBIF_CFG_DEV1_EPF0_0_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV1_EPF0_0_LANE_14_EQUALIZATION_CNTL_16GT                                           0x1210f
#define regBIF_CFG_DEV1_EPF0_0_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV1_EPF0_0_LANE_15_EQUALIZATION_CNTL_16GT                                           0x1210f
#define regBIF_CFG_DEV1_EPF0_0_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV1_EPF0_0_PCIE_MARGINING_ENH_CAP_LIST                                              0x12110
#define regBIF_CFG_DEV1_EPF0_0_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX                                     5
#define regBIF_CFG_DEV1_EPF0_0_MARGINING_PORT_CAP                                                       0x12111
#define regBIF_CFG_DEV1_EPF0_0_MARGINING_PORT_CAP_BASE_IDX                                              5
#define regBIF_CFG_DEV1_EPF0_0_MARGINING_PORT_STATUS                                                    0x12111
#define regBIF_CFG_DEV1_EPF0_0_MARGINING_PORT_STATUS_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF0_0_LANE_0_MARGINING_LANE_CNTL                                               0x12112
#define regBIF_CFG_DEV1_EPF0_0_LANE_0_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_EPF0_0_LANE_0_MARGINING_LANE_STATUS                                             0x12112
#define regBIF_CFG_DEV1_EPF0_0_LANE_0_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV1_EPF0_0_LANE_1_MARGINING_LANE_CNTL                                               0x12113
#define regBIF_CFG_DEV1_EPF0_0_LANE_1_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_EPF0_0_LANE_1_MARGINING_LANE_STATUS                                             0x12113
#define regBIF_CFG_DEV1_EPF0_0_LANE_1_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV1_EPF0_0_LANE_2_MARGINING_LANE_CNTL                                               0x12114
#define regBIF_CFG_DEV1_EPF0_0_LANE_2_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_EPF0_0_LANE_2_MARGINING_LANE_STATUS                                             0x12114
#define regBIF_CFG_DEV1_EPF0_0_LANE_2_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV1_EPF0_0_LANE_3_MARGINING_LANE_CNTL                                               0x12115
#define regBIF_CFG_DEV1_EPF0_0_LANE_3_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_EPF0_0_LANE_3_MARGINING_LANE_STATUS                                             0x12115
#define regBIF_CFG_DEV1_EPF0_0_LANE_3_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV1_EPF0_0_LANE_4_MARGINING_LANE_CNTL                                               0x12116
#define regBIF_CFG_DEV1_EPF0_0_LANE_4_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_EPF0_0_LANE_4_MARGINING_LANE_STATUS                                             0x12116
#define regBIF_CFG_DEV1_EPF0_0_LANE_4_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV1_EPF0_0_LANE_5_MARGINING_LANE_CNTL                                               0x12117
#define regBIF_CFG_DEV1_EPF0_0_LANE_5_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_EPF0_0_LANE_5_MARGINING_LANE_STATUS                                             0x12117
#define regBIF_CFG_DEV1_EPF0_0_LANE_5_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV1_EPF0_0_LANE_6_MARGINING_LANE_CNTL                                               0x12118
#define regBIF_CFG_DEV1_EPF0_0_LANE_6_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_EPF0_0_LANE_6_MARGINING_LANE_STATUS                                             0x12118
#define regBIF_CFG_DEV1_EPF0_0_LANE_6_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV1_EPF0_0_LANE_7_MARGINING_LANE_CNTL                                               0x12119
#define regBIF_CFG_DEV1_EPF0_0_LANE_7_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_EPF0_0_LANE_7_MARGINING_LANE_STATUS                                             0x12119
#define regBIF_CFG_DEV1_EPF0_0_LANE_7_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV1_EPF0_0_LANE_8_MARGINING_LANE_CNTL                                               0x1211a
#define regBIF_CFG_DEV1_EPF0_0_LANE_8_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_EPF0_0_LANE_8_MARGINING_LANE_STATUS                                             0x1211a
#define regBIF_CFG_DEV1_EPF0_0_LANE_8_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV1_EPF0_0_LANE_9_MARGINING_LANE_CNTL                                               0x1211b
#define regBIF_CFG_DEV1_EPF0_0_LANE_9_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_EPF0_0_LANE_9_MARGINING_LANE_STATUS                                             0x1211b
#define regBIF_CFG_DEV1_EPF0_0_LANE_9_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV1_EPF0_0_LANE_10_MARGINING_LANE_CNTL                                              0x1211c
#define regBIF_CFG_DEV1_EPF0_0_LANE_10_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV1_EPF0_0_LANE_10_MARGINING_LANE_STATUS                                            0x1211c
#define regBIF_CFG_DEV1_EPF0_0_LANE_10_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_0_LANE_11_MARGINING_LANE_CNTL                                              0x1211d
#define regBIF_CFG_DEV1_EPF0_0_LANE_11_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV1_EPF0_0_LANE_11_MARGINING_LANE_STATUS                                            0x1211d
#define regBIF_CFG_DEV1_EPF0_0_LANE_11_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_0_LANE_12_MARGINING_LANE_CNTL                                              0x1211e
#define regBIF_CFG_DEV1_EPF0_0_LANE_12_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV1_EPF0_0_LANE_12_MARGINING_LANE_STATUS                                            0x1211e
#define regBIF_CFG_DEV1_EPF0_0_LANE_12_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_0_LANE_13_MARGINING_LANE_CNTL                                              0x1211f
#define regBIF_CFG_DEV1_EPF0_0_LANE_13_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV1_EPF0_0_LANE_13_MARGINING_LANE_STATUS                                            0x1211f
#define regBIF_CFG_DEV1_EPF0_0_LANE_13_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_0_LANE_14_MARGINING_LANE_CNTL                                              0x12120
#define regBIF_CFG_DEV1_EPF0_0_LANE_14_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV1_EPF0_0_LANE_14_MARGINING_LANE_STATUS                                            0x12120
#define regBIF_CFG_DEV1_EPF0_0_LANE_14_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_0_LANE_15_MARGINING_LANE_CNTL                                              0x12121
#define regBIF_CFG_DEV1_EPF0_0_LANE_15_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV1_EPF0_0_LANE_15_MARGINING_LANE_STATUS                                            0x12121
#define regBIF_CFG_DEV1_EPF0_0_LANE_15_MARGINING_LANE_STATUS_BASE_IDX                                   5


// addressBlock: nbio_nbif0_bif_cfg_dev1_epf1_bifcfgdecp
// base address: 0x10149000
#define regBIF_CFG_DEV1_EPF1_0_VENDOR_ID                                                                0x12400
#define regBIF_CFG_DEV1_EPF1_0_VENDOR_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_EPF1_0_DEVICE_ID                                                                0x12400
#define regBIF_CFG_DEV1_EPF1_0_DEVICE_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_EPF1_0_COMMAND                                                                  0x12401
#define regBIF_CFG_DEV1_EPF1_0_COMMAND_BASE_IDX                                                         5
#define regBIF_CFG_DEV1_EPF1_0_STATUS                                                                   0x12401
#define regBIF_CFG_DEV1_EPF1_0_STATUS_BASE_IDX                                                          5
#define regBIF_CFG_DEV1_EPF1_0_REVISION_ID                                                              0x12402
#define regBIF_CFG_DEV1_EPF1_0_REVISION_ID_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF1_0_PROG_INTERFACE                                                           0x12402
#define regBIF_CFG_DEV1_EPF1_0_PROG_INTERFACE_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF1_0_SUB_CLASS                                                                0x12402
#define regBIF_CFG_DEV1_EPF1_0_SUB_CLASS_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_EPF1_0_BASE_CLASS                                                               0x12402
#define regBIF_CFG_DEV1_EPF1_0_BASE_CLASS_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_EPF1_0_CACHE_LINE                                                               0x12403
#define regBIF_CFG_DEV1_EPF1_0_CACHE_LINE_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_EPF1_0_LATENCY                                                                  0x12403
#define regBIF_CFG_DEV1_EPF1_0_LATENCY_BASE_IDX                                                         5
#define regBIF_CFG_DEV1_EPF1_0_HEADER                                                                   0x12403
#define regBIF_CFG_DEV1_EPF1_0_HEADER_BASE_IDX                                                          5
#define regBIF_CFG_DEV1_EPF1_0_BIST                                                                     0x12403
#define regBIF_CFG_DEV1_EPF1_0_BIST_BASE_IDX                                                            5
#define regBIF_CFG_DEV1_EPF1_0_BASE_ADDR_1                                                              0x12404
#define regBIF_CFG_DEV1_EPF1_0_BASE_ADDR_1_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF1_0_BASE_ADDR_2                                                              0x12405
#define regBIF_CFG_DEV1_EPF1_0_BASE_ADDR_2_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF1_0_BASE_ADDR_3                                                              0x12406
#define regBIF_CFG_DEV1_EPF1_0_BASE_ADDR_3_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF1_0_BASE_ADDR_4                                                              0x12407
#define regBIF_CFG_DEV1_EPF1_0_BASE_ADDR_4_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF1_0_BASE_ADDR_5                                                              0x12408
#define regBIF_CFG_DEV1_EPF1_0_BASE_ADDR_5_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF1_0_BASE_ADDR_6                                                              0x12409
#define regBIF_CFG_DEV1_EPF1_0_BASE_ADDR_6_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF1_0_CARDBUS_CIS_PTR                                                          0x1240a
#define regBIF_CFG_DEV1_EPF1_0_CARDBUS_CIS_PTR_BASE_IDX                                                 5
#define regBIF_CFG_DEV1_EPF1_0_ADAPTER_ID                                                               0x1240b
#define regBIF_CFG_DEV1_EPF1_0_ADAPTER_ID_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_EPF1_0_ROM_BASE_ADDR                                                            0x1240c
#define regBIF_CFG_DEV1_EPF1_0_ROM_BASE_ADDR_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF1_0_CAP_PTR                                                                  0x1240d
#define regBIF_CFG_DEV1_EPF1_0_CAP_PTR_BASE_IDX                                                         5
#define regBIF_CFG_DEV1_EPF1_0_INTERRUPT_LINE                                                           0x1240f
#define regBIF_CFG_DEV1_EPF1_0_INTERRUPT_LINE_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF1_0_INTERRUPT_PIN                                                            0x1240f
#define regBIF_CFG_DEV1_EPF1_0_INTERRUPT_PIN_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF1_0_MIN_GRANT                                                                0x1240f
#define regBIF_CFG_DEV1_EPF1_0_MIN_GRANT_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_EPF1_0_MAX_LATENCY                                                              0x1240f
#define regBIF_CFG_DEV1_EPF1_0_MAX_LATENCY_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF1_0_VENDOR_CAP_LIST                                                          0x12412
#define regBIF_CFG_DEV1_EPF1_0_VENDOR_CAP_LIST_BASE_IDX                                                 5
#define regBIF_CFG_DEV1_EPF1_0_ADAPTER_ID_W                                                             0x12413
#define regBIF_CFG_DEV1_EPF1_0_ADAPTER_ID_W_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF1_0_PMI_CAP_LIST                                                             0x12414
#define regBIF_CFG_DEV1_EPF1_0_PMI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF1_0_PMI_CAP                                                                  0x12414
#define regBIF_CFG_DEV1_EPF1_0_PMI_CAP_BASE_IDX                                                         5
#define regBIF_CFG_DEV1_EPF1_0_PMI_STATUS_CNTL                                                          0x12415
#define regBIF_CFG_DEV1_EPF1_0_PMI_STATUS_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV1_EPF1_0_SBRN                                                                     0x12418
#define regBIF_CFG_DEV1_EPF1_0_SBRN_BASE_IDX                                                            5
#define regBIF_CFG_DEV1_EPF1_0_FLADJ                                                                    0x12418
#define regBIF_CFG_DEV1_EPF1_0_FLADJ_BASE_IDX                                                           5
#define regBIF_CFG_DEV1_EPF1_0_DBESL_DBESLD                                                             0x12418
#define regBIF_CFG_DEV1_EPF1_0_DBESL_DBESLD_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_CAP_LIST                                                            0x12419
#define regBIF_CFG_DEV1_EPF1_0_PCIE_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_CAP                                                                 0x12419
#define regBIF_CFG_DEV1_EPF1_0_PCIE_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV1_EPF1_0_DEVICE_CAP                                                               0x1241a
#define regBIF_CFG_DEV1_EPF1_0_DEVICE_CAP_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_EPF1_0_DEVICE_CNTL                                                              0x1241b
#define regBIF_CFG_DEV1_EPF1_0_DEVICE_CNTL_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF1_0_DEVICE_STATUS                                                            0x1241b
#define regBIF_CFG_DEV1_EPF1_0_DEVICE_STATUS_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF1_0_LINK_CAP                                                                 0x1241c
#define regBIF_CFG_DEV1_EPF1_0_LINK_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV1_EPF1_0_LINK_CNTL                                                                0x1241d
#define regBIF_CFG_DEV1_EPF1_0_LINK_CNTL_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_EPF1_0_LINK_STATUS                                                              0x1241d
#define regBIF_CFG_DEV1_EPF1_0_LINK_STATUS_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF1_0_DEVICE_CAP2                                                              0x12422
#define regBIF_CFG_DEV1_EPF1_0_DEVICE_CAP2_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF1_0_DEVICE_CNTL2                                                             0x12423
#define regBIF_CFG_DEV1_EPF1_0_DEVICE_CNTL2_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF1_0_DEVICE_STATUS2                                                           0x12423
#define regBIF_CFG_DEV1_EPF1_0_DEVICE_STATUS2_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF1_0_LINK_CAP2                                                                0x12424
#define regBIF_CFG_DEV1_EPF1_0_LINK_CAP2_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_EPF1_0_LINK_CNTL2                                                               0x12425
#define regBIF_CFG_DEV1_EPF1_0_LINK_CNTL2_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_EPF1_0_LINK_STATUS2                                                             0x12425
#define regBIF_CFG_DEV1_EPF1_0_LINK_STATUS2_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF1_0_MSI_CAP_LIST                                                             0x12428
#define regBIF_CFG_DEV1_EPF1_0_MSI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF1_0_MSI_MSG_CNTL                                                             0x12428
#define regBIF_CFG_DEV1_EPF1_0_MSI_MSG_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF1_0_MSI_MSG_ADDR_LO                                                          0x12429
#define regBIF_CFG_DEV1_EPF1_0_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
#define regBIF_CFG_DEV1_EPF1_0_MSI_MSG_ADDR_HI                                                          0x1242a
#define regBIF_CFG_DEV1_EPF1_0_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
#define regBIF_CFG_DEV1_EPF1_0_MSI_MSG_DATA                                                             0x1242a
#define regBIF_CFG_DEV1_EPF1_0_MSI_MSG_DATA_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF1_0_MSI_EXT_MSG_DATA                                                         0x1242a
#define regBIF_CFG_DEV1_EPF1_0_MSI_EXT_MSG_DATA_BASE_IDX                                                5
#define regBIF_CFG_DEV1_EPF1_0_MSI_MASK                                                                 0x1242b
#define regBIF_CFG_DEV1_EPF1_0_MSI_MASK_BASE_IDX                                                        5
#define regBIF_CFG_DEV1_EPF1_0_MSI_MSG_DATA_64                                                          0x1242b
#define regBIF_CFG_DEV1_EPF1_0_MSI_MSG_DATA_64_BASE_IDX                                                 5
#define regBIF_CFG_DEV1_EPF1_0_MSI_EXT_MSG_DATA_64                                                      0x1242b
#define regBIF_CFG_DEV1_EPF1_0_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF1_0_MSI_MASK_64                                                              0x1242c
#define regBIF_CFG_DEV1_EPF1_0_MSI_MASK_64_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF1_0_MSI_PENDING                                                              0x1242c
#define regBIF_CFG_DEV1_EPF1_0_MSI_PENDING_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF1_0_MSI_PENDING_64                                                           0x1242d
#define regBIF_CFG_DEV1_EPF1_0_MSI_PENDING_64_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF1_0_MSIX_CAP_LIST                                                            0x12430
#define regBIF_CFG_DEV1_EPF1_0_MSIX_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF1_0_MSIX_MSG_CNTL                                                            0x12430
#define regBIF_CFG_DEV1_EPF1_0_MSIX_MSG_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF1_0_MSIX_TABLE                                                               0x12431
#define regBIF_CFG_DEV1_EPF1_0_MSIX_TABLE_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_EPF1_0_MSIX_PBA                                                                 0x12432
#define regBIF_CFG_DEV1_EPF1_0_MSIX_PBA_BASE_IDX                                                        5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x12440
#define regBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x12441
#define regBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC1                                                    0x12442
#define regBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC2                                                    0x12443
#define regBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x12454
#define regBIF_CFG_DEV1_EPF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_UNCORR_ERR_STATUS                                                   0x12455
#define regBIF_CFG_DEV1_EPF1_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_UNCORR_ERR_MASK                                                     0x12456
#define regBIF_CFG_DEV1_EPF1_0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x12457
#define regBIF_CFG_DEV1_EPF1_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_CORR_ERR_STATUS                                                     0x12458
#define regBIF_CFG_DEV1_EPF1_0_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_CORR_ERR_MASK                                                       0x12459
#define regBIF_CFG_DEV1_EPF1_0_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x1245a
#define regBIF_CFG_DEV1_EPF1_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG0                                                            0x1245b
#define regBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG0_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG1                                                            0x1245c
#define regBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG1_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG2                                                            0x1245d
#define regBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG2_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG3                                                            0x1245e
#define regBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG3_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG0                                                     0x12462
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG1                                                     0x12463
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG2                                                     0x12464
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG3                                                     0x12465
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR_ENH_CAP_LIST                                                    0x12480
#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR1_CAP                                                            0x12481
#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR1_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR1_CNTL                                                           0x12482
#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR1_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR2_CAP                                                            0x12483
#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR2_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR2_CNTL                                                           0x12484
#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR2_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR3_CAP                                                            0x12485
#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR3_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR3_CNTL                                                           0x12486
#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR3_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR4_CAP                                                            0x12487
#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR4_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR4_CNTL                                                           0x12488
#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR4_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR5_CAP                                                            0x12489
#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR5_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR5_CNTL                                                           0x1248a
#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR5_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR6_CAP                                                            0x1248b
#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR6_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR6_CNTL                                                           0x1248c
#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR6_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x12490
#define regBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x12491
#define regBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_DATA                                                     0x12492
#define regBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_CAP                                                      0x12493
#define regBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_ENH_CAP_LIST                                                    0x12494
#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_CAP                                                             0x12495
#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_LATENCY_INDICATOR                                               0x12496
#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_STATUS                                                          0x12497
#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_STATUS_BASE_IDX                                                 5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_CNTL                                                            0x12497
#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x12498
#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x12498
#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x12498
#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x12498
#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x12499
#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x12499
#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x12499
#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x12499
#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_ACS_ENH_CAP_LIST                                                    0x124a8
#define regBIF_CFG_DEV1_EPF1_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_ACS_CAP                                                             0x124a9
#define regBIF_CFG_DEV1_EPF1_0_PCIE_ACS_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_ACS_CNTL                                                            0x124a9
#define regBIF_CFG_DEV1_EPF1_0_PCIE_ACS_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_PASID_ENH_CAP_LIST                                                  0x124b4
#define regBIF_CFG_DEV1_EPF1_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_PASID_CAP                                                           0x124b5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_PASID_CAP_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_PASID_CNTL                                                          0x124b5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_PASID_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_ARI_ENH_CAP_LIST                                                    0x124ca
#define regBIF_CFG_DEV1_EPF1_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_ARI_CAP                                                             0x124cb
#define regBIF_CFG_DEV1_EPF1_0_PCIE_ARI_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_ARI_CNTL                                                            0x124cb
#define regBIF_CFG_DEV1_EPF1_0_PCIE_ARI_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_REQR_ENH_CAP_LIST                                               0x124dc
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_REQR_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_REQR_CAP                                                        0x124dd
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_REQR_CAP_BASE_IDX                                               5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_REQR_CNTL                                                       0x124de
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_REQR_CNTL_BASE_IDX                                              5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_0                                                      0x124df
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_0_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_1                                                      0x124df
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_1_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_2                                                      0x124e0
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_2_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_3                                                      0x124e0
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_3_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_4                                                      0x124e1
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_4_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_5                                                      0x124e1
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_5_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_6                                                      0x124e2
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_6_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_7                                                      0x124e2
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_7_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_8                                                      0x124e3
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_8_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_9                                                      0x124e3
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_9_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_10                                                     0x124e4
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_10_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_11                                                     0x124e4
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_11_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_12                                                     0x124e5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_12_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_13                                                     0x124e5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_13_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_14                                                     0x124e6
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_14_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_15                                                     0x124e6
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_15_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_16                                                     0x124e7
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_16_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_17                                                     0x124e7
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_17_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_18                                                     0x124e8
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_18_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_19                                                     0x124e8
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_19_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_20                                                     0x124e9
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_20_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_21                                                     0x124e9
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_21_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_22                                                     0x124ea
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_22_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_23                                                     0x124ea
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_23_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_24                                                     0x124eb
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_24_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_25                                                     0x124eb
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_25_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_26                                                     0x124ec
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_26_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_27                                                     0x124ec
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_27_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_28                                                     0x124ed
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_28_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_29                                                     0x124ed
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_29_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_30                                                     0x124ee
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_30_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_31                                                     0x124ee
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_31_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_32                                                     0x124ef
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_32_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_33                                                     0x124ef
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_33_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_34                                                     0x124f0
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_34_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_35                                                     0x124f0
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_35_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_36                                                     0x124f1
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_36_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_37                                                     0x124f1
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_37_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_38                                                     0x124f2
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_38_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_39                                                     0x124f2
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_39_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_40                                                     0x124f3
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_40_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_41                                                     0x124f3
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_41_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_42                                                     0x124f4
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_42_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_43                                                     0x124f4
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_43_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_44                                                     0x124f5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_44_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_45                                                     0x124f5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_45_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_46                                                     0x124f6
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_46_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_47                                                     0x124f6
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_47_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_48                                                     0x124f7
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_48_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_49                                                     0x124f7
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_49_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_50                                                     0x124f8
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_50_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_51                                                     0x124f8
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_51_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_52                                                     0x124f9
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_52_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_53                                                     0x124f9
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_53_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_54                                                     0x124fa
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_54_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_55                                                     0x124fa
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_55_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_56                                                     0x124fb
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_56_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_57                                                     0x124fb
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_57_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_58                                                     0x124fc
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_58_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_59                                                     0x124fc
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_59_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_60                                                     0x124fd
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_60_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_61                                                     0x124fd
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_61_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_62                                                     0x124fe
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_62_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_63                                                     0x124fe
#define regBIF_CFG_DEV1_EPF1_0_PCIE_TPH_ST_TABLE_63_BASE_IDX                                            5


// addressBlock: nbio_nbif0_bif_cfg_dev2_epf0_bifcfgdecp
// base address: 0x10150000
#define regBIF_CFG_DEV2_EPF0_0_VENDOR_ID                                                                0x14000
#define regBIF_CFG_DEV2_EPF0_0_VENDOR_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_EPF0_0_DEVICE_ID                                                                0x14000
#define regBIF_CFG_DEV2_EPF0_0_DEVICE_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_EPF0_0_COMMAND                                                                  0x14001
#define regBIF_CFG_DEV2_EPF0_0_COMMAND_BASE_IDX                                                         5
#define regBIF_CFG_DEV2_EPF0_0_STATUS                                                                   0x14001
#define regBIF_CFG_DEV2_EPF0_0_STATUS_BASE_IDX                                                          5
#define regBIF_CFG_DEV2_EPF0_0_REVISION_ID                                                              0x14002
#define regBIF_CFG_DEV2_EPF0_0_REVISION_ID_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF0_0_PROG_INTERFACE                                                           0x14002
#define regBIF_CFG_DEV2_EPF0_0_PROG_INTERFACE_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF0_0_SUB_CLASS                                                                0x14002
#define regBIF_CFG_DEV2_EPF0_0_SUB_CLASS_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_EPF0_0_BASE_CLASS                                                               0x14002
#define regBIF_CFG_DEV2_EPF0_0_BASE_CLASS_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_EPF0_0_CACHE_LINE                                                               0x14003
#define regBIF_CFG_DEV2_EPF0_0_CACHE_LINE_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_EPF0_0_LATENCY                                                                  0x14003
#define regBIF_CFG_DEV2_EPF0_0_LATENCY_BASE_IDX                                                         5
#define regBIF_CFG_DEV2_EPF0_0_HEADER                                                                   0x14003
#define regBIF_CFG_DEV2_EPF0_0_HEADER_BASE_IDX                                                          5
#define regBIF_CFG_DEV2_EPF0_0_BIST                                                                     0x14003
#define regBIF_CFG_DEV2_EPF0_0_BIST_BASE_IDX                                                            5
#define regBIF_CFG_DEV2_EPF0_0_BASE_ADDR_1                                                              0x14004
#define regBIF_CFG_DEV2_EPF0_0_BASE_ADDR_1_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF0_0_BASE_ADDR_2                                                              0x14005
#define regBIF_CFG_DEV2_EPF0_0_BASE_ADDR_2_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF0_0_BASE_ADDR_3                                                              0x14006
#define regBIF_CFG_DEV2_EPF0_0_BASE_ADDR_3_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF0_0_BASE_ADDR_4                                                              0x14007
#define regBIF_CFG_DEV2_EPF0_0_BASE_ADDR_4_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF0_0_BASE_ADDR_5                                                              0x14008
#define regBIF_CFG_DEV2_EPF0_0_BASE_ADDR_5_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF0_0_BASE_ADDR_6                                                              0x14009
#define regBIF_CFG_DEV2_EPF0_0_BASE_ADDR_6_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF0_0_CARDBUS_CIS_PTR                                                          0x1400a
#define regBIF_CFG_DEV2_EPF0_0_CARDBUS_CIS_PTR_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF0_0_ADAPTER_ID                                                               0x1400b
#define regBIF_CFG_DEV2_EPF0_0_ADAPTER_ID_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_EPF0_0_ROM_BASE_ADDR                                                            0x1400c
#define regBIF_CFG_DEV2_EPF0_0_ROM_BASE_ADDR_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_0_CAP_PTR                                                                  0x1400d
#define regBIF_CFG_DEV2_EPF0_0_CAP_PTR_BASE_IDX                                                         5
#define regBIF_CFG_DEV2_EPF0_0_INTERRUPT_LINE                                                           0x1400f
#define regBIF_CFG_DEV2_EPF0_0_INTERRUPT_LINE_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF0_0_INTERRUPT_PIN                                                            0x1400f
#define regBIF_CFG_DEV2_EPF0_0_INTERRUPT_PIN_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_0_MIN_GRANT                                                                0x1400f
#define regBIF_CFG_DEV2_EPF0_0_MIN_GRANT_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_EPF0_0_MAX_LATENCY                                                              0x1400f
#define regBIF_CFG_DEV2_EPF0_0_MAX_LATENCY_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF0_0_VENDOR_CAP_LIST                                                          0x14012
#define regBIF_CFG_DEV2_EPF0_0_VENDOR_CAP_LIST_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF0_0_ADAPTER_ID_W                                                             0x14013
#define regBIF_CFG_DEV2_EPF0_0_ADAPTER_ID_W_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF0_0_PMI_CAP_LIST                                                             0x14014
#define regBIF_CFG_DEV2_EPF0_0_PMI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF0_0_PMI_CAP                                                                  0x14014
#define regBIF_CFG_DEV2_EPF0_0_PMI_CAP_BASE_IDX                                                         5
#define regBIF_CFG_DEV2_EPF0_0_PMI_STATUS_CNTL                                                          0x14015
#define regBIF_CFG_DEV2_EPF0_0_PMI_STATUS_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF0_0_SBRN                                                                     0x14018
#define regBIF_CFG_DEV2_EPF0_0_SBRN_BASE_IDX                                                            5
#define regBIF_CFG_DEV2_EPF0_0_FLADJ                                                                    0x14018
#define regBIF_CFG_DEV2_EPF0_0_FLADJ_BASE_IDX                                                           5
#define regBIF_CFG_DEV2_EPF0_0_DBESL_DBESLD                                                             0x14018
#define regBIF_CFG_DEV2_EPF0_0_DBESL_DBESLD_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_CAP_LIST                                                            0x14019
#define regBIF_CFG_DEV2_EPF0_0_PCIE_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_CAP                                                                 0x14019
#define regBIF_CFG_DEV2_EPF0_0_PCIE_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_EPF0_0_DEVICE_CAP                                                               0x1401a
#define regBIF_CFG_DEV2_EPF0_0_DEVICE_CAP_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_EPF0_0_DEVICE_CNTL                                                              0x1401b
#define regBIF_CFG_DEV2_EPF0_0_DEVICE_CNTL_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF0_0_DEVICE_STATUS                                                            0x1401b
#define regBIF_CFG_DEV2_EPF0_0_DEVICE_STATUS_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_0_LINK_CAP                                                                 0x1401c
#define regBIF_CFG_DEV2_EPF0_0_LINK_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_EPF0_0_LINK_CNTL                                                                0x1401d
#define regBIF_CFG_DEV2_EPF0_0_LINK_CNTL_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_EPF0_0_LINK_STATUS                                                              0x1401d
#define regBIF_CFG_DEV2_EPF0_0_LINK_STATUS_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF0_0_DEVICE_CAP2                                                              0x14022
#define regBIF_CFG_DEV2_EPF0_0_DEVICE_CAP2_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF0_0_DEVICE_CNTL2                                                             0x14023
#define regBIF_CFG_DEV2_EPF0_0_DEVICE_CNTL2_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF0_0_DEVICE_STATUS2                                                           0x14023
#define regBIF_CFG_DEV2_EPF0_0_DEVICE_STATUS2_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF0_0_LINK_CAP2                                                                0x14024
#define regBIF_CFG_DEV2_EPF0_0_LINK_CAP2_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_EPF0_0_LINK_CNTL2                                                               0x14025
#define regBIF_CFG_DEV2_EPF0_0_LINK_CNTL2_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_EPF0_0_LINK_STATUS2                                                             0x14025
#define regBIF_CFG_DEV2_EPF0_0_LINK_STATUS2_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF0_0_MSI_CAP_LIST                                                             0x14028
#define regBIF_CFG_DEV2_EPF0_0_MSI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF0_0_MSI_MSG_CNTL                                                             0x14028
#define regBIF_CFG_DEV2_EPF0_0_MSI_MSG_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF0_0_MSI_MSG_ADDR_LO                                                          0x14029
#define regBIF_CFG_DEV2_EPF0_0_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF0_0_MSI_MSG_ADDR_HI                                                          0x1402a
#define regBIF_CFG_DEV2_EPF0_0_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF0_0_MSI_MSG_DATA                                                             0x1402a
#define regBIF_CFG_DEV2_EPF0_0_MSI_MSG_DATA_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF0_0_MSI_EXT_MSG_DATA                                                         0x1402a
#define regBIF_CFG_DEV2_EPF0_0_MSI_EXT_MSG_DATA_BASE_IDX                                                5
#define regBIF_CFG_DEV2_EPF0_0_MSI_MASK                                                                 0x1402b
#define regBIF_CFG_DEV2_EPF0_0_MSI_MASK_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_EPF0_0_MSI_MSG_DATA_64                                                          0x1402b
#define regBIF_CFG_DEV2_EPF0_0_MSI_MSG_DATA_64_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF0_0_MSI_EXT_MSG_DATA_64                                                      0x1402b
#define regBIF_CFG_DEV2_EPF0_0_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF0_0_MSI_MASK_64                                                              0x1402c
#define regBIF_CFG_DEV2_EPF0_0_MSI_MASK_64_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF0_0_MSI_PENDING                                                              0x1402c
#define regBIF_CFG_DEV2_EPF0_0_MSI_PENDING_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF0_0_MSI_PENDING_64                                                           0x1402d
#define regBIF_CFG_DEV2_EPF0_0_MSI_PENDING_64_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF0_0_MSIX_CAP_LIST                                                            0x14030
#define regBIF_CFG_DEV2_EPF0_0_MSIX_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_0_MSIX_MSG_CNTL                                                            0x14030
#define regBIF_CFG_DEV2_EPF0_0_MSIX_MSG_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_0_MSIX_TABLE                                                               0x14031
#define regBIF_CFG_DEV2_EPF0_0_MSIX_TABLE_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_EPF0_0_MSIX_PBA                                                                 0x14032
#define regBIF_CFG_DEV2_EPF0_0_MSIX_PBA_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x14040
#define regBIF_CFG_DEV2_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x14041
#define regBIF_CFG_DEV2_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_VENDOR_SPECIFIC1                                                    0x14042
#define regBIF_CFG_DEV2_EPF0_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_VENDOR_SPECIFIC2                                                    0x14043
#define regBIF_CFG_DEV2_EPF0_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_VC_ENH_CAP_LIST                                                     0x14044
#define regBIF_CFG_DEV2_EPF0_0_PCIE_VC_ENH_CAP_LIST_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_CAP_REG1                                                    0x14045
#define regBIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_CAP_REG1_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_CAP_REG2                                                    0x14046
#define regBIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_CAP_REG2_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_CNTL                                                        0x14047
#define regBIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_CNTL_BASE_IDX                                               5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_STATUS                                                      0x14047
#define regBIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_STATUS_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_CAP                                                    0x14048
#define regBIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_CAP_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_CNTL                                                   0x14049
#define regBIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_CNTL_BASE_IDX                                          5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_STATUS                                                 0x1404a
#define regBIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_STATUS_BASE_IDX                                        5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_CAP                                                    0x1404b
#define regBIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_CAP_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_CNTL                                                   0x1404c
#define regBIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_CNTL_BASE_IDX                                          5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_STATUS                                                 0x1404d
#define regBIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_STATUS_BASE_IDX                                        5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x14054
#define regBIF_CFG_DEV2_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_UNCORR_ERR_STATUS                                                   0x14055
#define regBIF_CFG_DEV2_EPF0_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_UNCORR_ERR_MASK                                                     0x14056
#define regBIF_CFG_DEV2_EPF0_0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x14057
#define regBIF_CFG_DEV2_EPF0_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_CORR_ERR_STATUS                                                     0x14058
#define regBIF_CFG_DEV2_EPF0_0_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_CORR_ERR_MASK                                                       0x14059
#define regBIF_CFG_DEV2_EPF0_0_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x1405a
#define regBIF_CFG_DEV2_EPF0_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_HDR_LOG0                                                            0x1405b
#define regBIF_CFG_DEV2_EPF0_0_PCIE_HDR_LOG0_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_HDR_LOG1                                                            0x1405c
#define regBIF_CFG_DEV2_EPF0_0_PCIE_HDR_LOG1_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_HDR_LOG2                                                            0x1405d
#define regBIF_CFG_DEV2_EPF0_0_PCIE_HDR_LOG2_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_HDR_LOG3                                                            0x1405e
#define regBIF_CFG_DEV2_EPF0_0_PCIE_HDR_LOG3_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TLP_PREFIX_LOG0                                                     0x14062
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TLP_PREFIX_LOG1                                                     0x14063
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TLP_PREFIX_LOG2                                                     0x14064
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TLP_PREFIX_LOG3                                                     0x14065
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR_ENH_CAP_LIST                                                    0x14080
#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR1_CAP                                                            0x14081
#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR1_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR1_CNTL                                                           0x14082
#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR1_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR2_CAP                                                            0x14083
#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR2_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR2_CNTL                                                           0x14084
#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR2_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR3_CAP                                                            0x14085
#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR3_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR3_CNTL                                                           0x14086
#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR3_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR4_CAP                                                            0x14087
#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR4_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR4_CNTL                                                           0x14088
#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR4_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR5_CAP                                                            0x14089
#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR5_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR5_CNTL                                                           0x1408a
#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR5_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR6_CAP                                                            0x1408b
#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR6_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR6_CNTL                                                           0x1408c
#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR6_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x14090
#define regBIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x14091
#define regBIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_DATA                                                     0x14092
#define regBIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_CAP                                                      0x14093
#define regBIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_ENH_CAP_LIST                                                    0x14094
#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_CAP                                                             0x14095
#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_LATENCY_INDICATOR                                               0x14096
#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_STATUS                                                          0x14097
#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_STATUS_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_CNTL                                                            0x14097
#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x14098
#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x14098
#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x14098
#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x14098
#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x14099
#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x14099
#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x14099
#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x14099
#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_SECONDARY_ENH_CAP_LIST                                              0x1409c
#define regBIF_CFG_DEV2_EPF0_0_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX                                     5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LINK_CNTL3                                                          0x1409d
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LINK_CNTL3_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_ERROR_STATUS                                                   0x1409e
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_ERROR_STATUS_BASE_IDX                                          5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_0_EQUALIZATION_CNTL                                            0x1409f
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_1_EQUALIZATION_CNTL                                            0x1409f
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_2_EQUALIZATION_CNTL                                            0x140a0
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_3_EQUALIZATION_CNTL                                            0x140a0
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_4_EQUALIZATION_CNTL                                            0x140a1
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_5_EQUALIZATION_CNTL                                            0x140a1
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_6_EQUALIZATION_CNTL                                            0x140a2
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_7_EQUALIZATION_CNTL                                            0x140a2
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_8_EQUALIZATION_CNTL                                            0x140a3
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_9_EQUALIZATION_CNTL                                            0x140a3
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_10_EQUALIZATION_CNTL                                           0x140a4
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_11_EQUALIZATION_CNTL                                           0x140a4
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_12_EQUALIZATION_CNTL                                           0x140a5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_13_EQUALIZATION_CNTL                                           0x140a5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_14_EQUALIZATION_CNTL                                           0x140a6
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_15_EQUALIZATION_CNTL                                           0x140a6
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_ACS_ENH_CAP_LIST                                                    0x140a8
#define regBIF_CFG_DEV2_EPF0_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_ACS_CAP                                                             0x140a9
#define regBIF_CFG_DEV2_EPF0_0_PCIE_ACS_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_ACS_CNTL                                                            0x140a9
#define regBIF_CFG_DEV2_EPF0_0_PCIE_ACS_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_PASID_ENH_CAP_LIST                                                  0x140b4
#define regBIF_CFG_DEV2_EPF0_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_PASID_CAP                                                           0x140b5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_PASID_CAP_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_PASID_CNTL                                                          0x140b5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_PASID_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LTR_ENH_CAP_LIST                                                    0x140c8
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LTR_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LTR_CAP                                                             0x140c9
#define regBIF_CFG_DEV2_EPF0_0_PCIE_LTR_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_ARI_ENH_CAP_LIST                                                    0x140ca
#define regBIF_CFG_DEV2_EPF0_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_ARI_CAP                                                             0x140cb
#define regBIF_CFG_DEV2_EPF0_0_PCIE_ARI_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_ARI_CNTL                                                            0x140cb
#define regBIF_CFG_DEV2_EPF0_0_PCIE_ARI_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_REQR_ENH_CAP_LIST                                               0x140dc
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_REQR_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_REQR_CAP                                                        0x140dd
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_REQR_CAP_BASE_IDX                                               5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_REQR_CNTL                                                       0x140de
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_REQR_CNTL_BASE_IDX                                              5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_0                                                      0x140df
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_0_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_1                                                      0x140df
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_1_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_2                                                      0x140e0
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_2_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_3                                                      0x140e0
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_3_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_4                                                      0x140e1
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_4_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_5                                                      0x140e1
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_5_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_6                                                      0x140e2
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_6_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_7                                                      0x140e2
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_7_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_8                                                      0x140e3
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_8_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_9                                                      0x140e3
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_9_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_10                                                     0x140e4
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_10_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_11                                                     0x140e4
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_11_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_12                                                     0x140e5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_12_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_13                                                     0x140e5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_13_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_14                                                     0x140e6
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_14_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_15                                                     0x140e6
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_15_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_16                                                     0x140e7
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_16_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_17                                                     0x140e7
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_17_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_18                                                     0x140e8
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_18_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_19                                                     0x140e8
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_19_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_20                                                     0x140e9
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_20_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_21                                                     0x140e9
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_21_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_22                                                     0x140ea
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_22_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_23                                                     0x140ea
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_23_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_24                                                     0x140eb
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_24_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_25                                                     0x140eb
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_25_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_26                                                     0x140ec
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_26_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_27                                                     0x140ec
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_27_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_28                                                     0x140ed
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_28_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_29                                                     0x140ed
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_29_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_30                                                     0x140ee
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_30_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_31                                                     0x140ee
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_31_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_32                                                     0x140ef
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_32_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_33                                                     0x140ef
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_33_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_34                                                     0x140f0
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_34_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_35                                                     0x140f0
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_35_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_36                                                     0x140f1
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_36_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_37                                                     0x140f1
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_37_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_38                                                     0x140f2
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_38_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_39                                                     0x140f2
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_39_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_40                                                     0x140f3
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_40_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_41                                                     0x140f3
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_41_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_42                                                     0x140f4
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_42_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_43                                                     0x140f4
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_43_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_44                                                     0x140f5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_44_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_45                                                     0x140f5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_45_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_46                                                     0x140f6
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_46_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_47                                                     0x140f6
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_47_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_48                                                     0x140f7
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_48_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_49                                                     0x140f7
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_49_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_50                                                     0x140f8
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_50_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_51                                                     0x140f8
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_51_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_52                                                     0x140f9
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_52_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_53                                                     0x140f9
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_53_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_54                                                     0x140fa
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_54_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_55                                                     0x140fa
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_55_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_56                                                     0x140fb
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_56_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_57                                                     0x140fb
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_57_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_58                                                     0x140fc
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_58_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_59                                                     0x140fc
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_59_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_60                                                     0x140fd
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_60_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_61                                                     0x140fd
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_61_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_62                                                     0x140fe
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_62_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_63                                                     0x140fe
#define regBIF_CFG_DEV2_EPF0_0_PCIE_TPH_ST_TABLE_63_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_DLF_ENH_CAP_LIST                                                    0x14100
#define regBIF_CFG_DEV2_EPF0_0_PCIE_DLF_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF0_0_DATA_LINK_FEATURE_CAP                                                    0x14101
#define regBIF_CFG_DEV2_EPF0_0_DATA_LINK_FEATURE_CAP_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF0_0_DATA_LINK_FEATURE_STATUS                                                 0x14102
#define regBIF_CFG_DEV2_EPF0_0_DATA_LINK_FEATURE_STATUS_BASE_IDX                                        5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_PHY_16GT_ENH_CAP_LIST                                               0x14104
#define regBIF_CFG_DEV2_EPF0_0_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV2_EPF0_0_LINK_CAP_16GT                                                            0x14105
#define regBIF_CFG_DEV2_EPF0_0_LINK_CAP_16GT_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_0_LINK_CNTL_16GT                                                           0x14106
#define regBIF_CFG_DEV2_EPF0_0_LINK_CNTL_16GT_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF0_0_LINK_STATUS_16GT                                                         0x14107
#define regBIF_CFG_DEV2_EPF0_0_LINK_STATUS_16GT_BASE_IDX                                                5
#define regBIF_CFG_DEV2_EPF0_0_LOCAL_PARITY_MISMATCH_STATUS_16GT                                        0x14108
#define regBIF_CFG_DEV2_EPF0_0_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                               5
#define regBIF_CFG_DEV2_EPF0_0_RTM1_PARITY_MISMATCH_STATUS_16GT                                         0x14109
#define regBIF_CFG_DEV2_EPF0_0_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                5
#define regBIF_CFG_DEV2_EPF0_0_RTM2_PARITY_MISMATCH_STATUS_16GT                                         0x1410a
#define regBIF_CFG_DEV2_EPF0_0_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                5
#define regBIF_CFG_DEV2_EPF0_0_LANE_0_EQUALIZATION_CNTL_16GT                                            0x1410c
#define regBIF_CFG_DEV2_EPF0_0_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_0_LANE_1_EQUALIZATION_CNTL_16GT                                            0x1410c
#define regBIF_CFG_DEV2_EPF0_0_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_0_LANE_2_EQUALIZATION_CNTL_16GT                                            0x1410c
#define regBIF_CFG_DEV2_EPF0_0_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_0_LANE_3_EQUALIZATION_CNTL_16GT                                            0x1410c
#define regBIF_CFG_DEV2_EPF0_0_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_0_LANE_4_EQUALIZATION_CNTL_16GT                                            0x1410d
#define regBIF_CFG_DEV2_EPF0_0_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_0_LANE_5_EQUALIZATION_CNTL_16GT                                            0x1410d
#define regBIF_CFG_DEV2_EPF0_0_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_0_LANE_6_EQUALIZATION_CNTL_16GT                                            0x1410d
#define regBIF_CFG_DEV2_EPF0_0_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_0_LANE_7_EQUALIZATION_CNTL_16GT                                            0x1410d
#define regBIF_CFG_DEV2_EPF0_0_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_0_LANE_8_EQUALIZATION_CNTL_16GT                                            0x1410e
#define regBIF_CFG_DEV2_EPF0_0_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_0_LANE_9_EQUALIZATION_CNTL_16GT                                            0x1410e
#define regBIF_CFG_DEV2_EPF0_0_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_0_LANE_10_EQUALIZATION_CNTL_16GT                                           0x1410e
#define regBIF_CFG_DEV2_EPF0_0_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV2_EPF0_0_LANE_11_EQUALIZATION_CNTL_16GT                                           0x1410e
#define regBIF_CFG_DEV2_EPF0_0_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV2_EPF0_0_LANE_12_EQUALIZATION_CNTL_16GT                                           0x1410f
#define regBIF_CFG_DEV2_EPF0_0_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV2_EPF0_0_LANE_13_EQUALIZATION_CNTL_16GT                                           0x1410f
#define regBIF_CFG_DEV2_EPF0_0_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV2_EPF0_0_LANE_14_EQUALIZATION_CNTL_16GT                                           0x1410f
#define regBIF_CFG_DEV2_EPF0_0_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV2_EPF0_0_LANE_15_EQUALIZATION_CNTL_16GT                                           0x1410f
#define regBIF_CFG_DEV2_EPF0_0_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV2_EPF0_0_PCIE_MARGINING_ENH_CAP_LIST                                              0x14110
#define regBIF_CFG_DEV2_EPF0_0_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX                                     5
#define regBIF_CFG_DEV2_EPF0_0_MARGINING_PORT_CAP                                                       0x14111
#define regBIF_CFG_DEV2_EPF0_0_MARGINING_PORT_CAP_BASE_IDX                                              5
#define regBIF_CFG_DEV2_EPF0_0_MARGINING_PORT_STATUS                                                    0x14111
#define regBIF_CFG_DEV2_EPF0_0_MARGINING_PORT_STATUS_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF0_0_LANE_0_MARGINING_LANE_CNTL                                               0x14112
#define regBIF_CFG_DEV2_EPF0_0_LANE_0_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_EPF0_0_LANE_0_MARGINING_LANE_STATUS                                             0x14112
#define regBIF_CFG_DEV2_EPF0_0_LANE_0_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV2_EPF0_0_LANE_1_MARGINING_LANE_CNTL                                               0x14113
#define regBIF_CFG_DEV2_EPF0_0_LANE_1_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_EPF0_0_LANE_1_MARGINING_LANE_STATUS                                             0x14113
#define regBIF_CFG_DEV2_EPF0_0_LANE_1_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV2_EPF0_0_LANE_2_MARGINING_LANE_CNTL                                               0x14114
#define regBIF_CFG_DEV2_EPF0_0_LANE_2_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_EPF0_0_LANE_2_MARGINING_LANE_STATUS                                             0x14114
#define regBIF_CFG_DEV2_EPF0_0_LANE_2_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV2_EPF0_0_LANE_3_MARGINING_LANE_CNTL                                               0x14115
#define regBIF_CFG_DEV2_EPF0_0_LANE_3_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_EPF0_0_LANE_3_MARGINING_LANE_STATUS                                             0x14115
#define regBIF_CFG_DEV2_EPF0_0_LANE_3_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV2_EPF0_0_LANE_4_MARGINING_LANE_CNTL                                               0x14116
#define regBIF_CFG_DEV2_EPF0_0_LANE_4_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_EPF0_0_LANE_4_MARGINING_LANE_STATUS                                             0x14116
#define regBIF_CFG_DEV2_EPF0_0_LANE_4_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV2_EPF0_0_LANE_5_MARGINING_LANE_CNTL                                               0x14117
#define regBIF_CFG_DEV2_EPF0_0_LANE_5_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_EPF0_0_LANE_5_MARGINING_LANE_STATUS                                             0x14117
#define regBIF_CFG_DEV2_EPF0_0_LANE_5_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV2_EPF0_0_LANE_6_MARGINING_LANE_CNTL                                               0x14118
#define regBIF_CFG_DEV2_EPF0_0_LANE_6_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_EPF0_0_LANE_6_MARGINING_LANE_STATUS                                             0x14118
#define regBIF_CFG_DEV2_EPF0_0_LANE_6_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV2_EPF0_0_LANE_7_MARGINING_LANE_CNTL                                               0x14119
#define regBIF_CFG_DEV2_EPF0_0_LANE_7_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_EPF0_0_LANE_7_MARGINING_LANE_STATUS                                             0x14119
#define regBIF_CFG_DEV2_EPF0_0_LANE_7_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV2_EPF0_0_LANE_8_MARGINING_LANE_CNTL                                               0x1411a
#define regBIF_CFG_DEV2_EPF0_0_LANE_8_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_EPF0_0_LANE_8_MARGINING_LANE_STATUS                                             0x1411a
#define regBIF_CFG_DEV2_EPF0_0_LANE_8_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV2_EPF0_0_LANE_9_MARGINING_LANE_CNTL                                               0x1411b
#define regBIF_CFG_DEV2_EPF0_0_LANE_9_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_EPF0_0_LANE_9_MARGINING_LANE_STATUS                                             0x1411b
#define regBIF_CFG_DEV2_EPF0_0_LANE_9_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV2_EPF0_0_LANE_10_MARGINING_LANE_CNTL                                              0x1411c
#define regBIF_CFG_DEV2_EPF0_0_LANE_10_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV2_EPF0_0_LANE_10_MARGINING_LANE_STATUS                                            0x1411c
#define regBIF_CFG_DEV2_EPF0_0_LANE_10_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_0_LANE_11_MARGINING_LANE_CNTL                                              0x1411d
#define regBIF_CFG_DEV2_EPF0_0_LANE_11_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV2_EPF0_0_LANE_11_MARGINING_LANE_STATUS                                            0x1411d
#define regBIF_CFG_DEV2_EPF0_0_LANE_11_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_0_LANE_12_MARGINING_LANE_CNTL                                              0x1411e
#define regBIF_CFG_DEV2_EPF0_0_LANE_12_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV2_EPF0_0_LANE_12_MARGINING_LANE_STATUS                                            0x1411e
#define regBIF_CFG_DEV2_EPF0_0_LANE_12_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_0_LANE_13_MARGINING_LANE_CNTL                                              0x1411f
#define regBIF_CFG_DEV2_EPF0_0_LANE_13_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV2_EPF0_0_LANE_13_MARGINING_LANE_STATUS                                            0x1411f
#define regBIF_CFG_DEV2_EPF0_0_LANE_13_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_0_LANE_14_MARGINING_LANE_CNTL                                              0x14120
#define regBIF_CFG_DEV2_EPF0_0_LANE_14_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV2_EPF0_0_LANE_14_MARGINING_LANE_STATUS                                            0x14120
#define regBIF_CFG_DEV2_EPF0_0_LANE_14_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_0_LANE_15_MARGINING_LANE_CNTL                                              0x14121
#define regBIF_CFG_DEV2_EPF0_0_LANE_15_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV2_EPF0_0_LANE_15_MARGINING_LANE_STATUS                                            0x14121
#define regBIF_CFG_DEV2_EPF0_0_LANE_15_MARGINING_LANE_STATUS_BASE_IDX                                   5


// addressBlock: nbio_nbif0_bif_cfg_dev2_epf1_bifcfgdecp
// base address: 0x10151000
#define regBIF_CFG_DEV2_EPF1_0_VENDOR_ID                                                                0x14400
#define regBIF_CFG_DEV2_EPF1_0_VENDOR_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_EPF1_0_DEVICE_ID                                                                0x14400
#define regBIF_CFG_DEV2_EPF1_0_DEVICE_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_EPF1_0_COMMAND                                                                  0x14401
#define regBIF_CFG_DEV2_EPF1_0_COMMAND_BASE_IDX                                                         5
#define regBIF_CFG_DEV2_EPF1_0_STATUS                                                                   0x14401
#define regBIF_CFG_DEV2_EPF1_0_STATUS_BASE_IDX                                                          5
#define regBIF_CFG_DEV2_EPF1_0_REVISION_ID                                                              0x14402
#define regBIF_CFG_DEV2_EPF1_0_REVISION_ID_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF1_0_PROG_INTERFACE                                                           0x14402
#define regBIF_CFG_DEV2_EPF1_0_PROG_INTERFACE_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF1_0_SUB_CLASS                                                                0x14402
#define regBIF_CFG_DEV2_EPF1_0_SUB_CLASS_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_EPF1_0_BASE_CLASS                                                               0x14402
#define regBIF_CFG_DEV2_EPF1_0_BASE_CLASS_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_EPF1_0_CACHE_LINE                                                               0x14403
#define regBIF_CFG_DEV2_EPF1_0_CACHE_LINE_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_EPF1_0_LATENCY                                                                  0x14403
#define regBIF_CFG_DEV2_EPF1_0_LATENCY_BASE_IDX                                                         5
#define regBIF_CFG_DEV2_EPF1_0_HEADER                                                                   0x14403
#define regBIF_CFG_DEV2_EPF1_0_HEADER_BASE_IDX                                                          5
#define regBIF_CFG_DEV2_EPF1_0_BIST                                                                     0x14403
#define regBIF_CFG_DEV2_EPF1_0_BIST_BASE_IDX                                                            5
#define regBIF_CFG_DEV2_EPF1_0_BASE_ADDR_1                                                              0x14404
#define regBIF_CFG_DEV2_EPF1_0_BASE_ADDR_1_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF1_0_BASE_ADDR_2                                                              0x14405
#define regBIF_CFG_DEV2_EPF1_0_BASE_ADDR_2_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF1_0_BASE_ADDR_3                                                              0x14406
#define regBIF_CFG_DEV2_EPF1_0_BASE_ADDR_3_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF1_0_BASE_ADDR_4                                                              0x14407
#define regBIF_CFG_DEV2_EPF1_0_BASE_ADDR_4_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF1_0_BASE_ADDR_5                                                              0x14408
#define regBIF_CFG_DEV2_EPF1_0_BASE_ADDR_5_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF1_0_BASE_ADDR_6                                                              0x14409
#define regBIF_CFG_DEV2_EPF1_0_BASE_ADDR_6_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF1_0_CARDBUS_CIS_PTR                                                          0x1440a
#define regBIF_CFG_DEV2_EPF1_0_CARDBUS_CIS_PTR_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF1_0_ADAPTER_ID                                                               0x1440b
#define regBIF_CFG_DEV2_EPF1_0_ADAPTER_ID_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_EPF1_0_ROM_BASE_ADDR                                                            0x1440c
#define regBIF_CFG_DEV2_EPF1_0_ROM_BASE_ADDR_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF1_0_CAP_PTR                                                                  0x1440d
#define regBIF_CFG_DEV2_EPF1_0_CAP_PTR_BASE_IDX                                                         5
#define regBIF_CFG_DEV2_EPF1_0_INTERRUPT_LINE                                                           0x1440f
#define regBIF_CFG_DEV2_EPF1_0_INTERRUPT_LINE_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF1_0_INTERRUPT_PIN                                                            0x1440f
#define regBIF_CFG_DEV2_EPF1_0_INTERRUPT_PIN_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF1_0_MIN_GRANT                                                                0x1440f
#define regBIF_CFG_DEV2_EPF1_0_MIN_GRANT_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_EPF1_0_MAX_LATENCY                                                              0x1440f
#define regBIF_CFG_DEV2_EPF1_0_MAX_LATENCY_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF1_0_VENDOR_CAP_LIST                                                          0x14412
#define regBIF_CFG_DEV2_EPF1_0_VENDOR_CAP_LIST_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF1_0_ADAPTER_ID_W                                                             0x14413
#define regBIF_CFG_DEV2_EPF1_0_ADAPTER_ID_W_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF1_0_PMI_CAP_LIST                                                             0x14414
#define regBIF_CFG_DEV2_EPF1_0_PMI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF1_0_PMI_CAP                                                                  0x14414
#define regBIF_CFG_DEV2_EPF1_0_PMI_CAP_BASE_IDX                                                         5
#define regBIF_CFG_DEV2_EPF1_0_PMI_STATUS_CNTL                                                          0x14415
#define regBIF_CFG_DEV2_EPF1_0_PMI_STATUS_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF1_0_SBRN                                                                     0x14418
#define regBIF_CFG_DEV2_EPF1_0_SBRN_BASE_IDX                                                            5
#define regBIF_CFG_DEV2_EPF1_0_FLADJ                                                                    0x14418
#define regBIF_CFG_DEV2_EPF1_0_FLADJ_BASE_IDX                                                           5
#define regBIF_CFG_DEV2_EPF1_0_DBESL_DBESLD                                                             0x14418
#define regBIF_CFG_DEV2_EPF1_0_DBESL_DBESLD_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_CAP_LIST                                                            0x14419
#define regBIF_CFG_DEV2_EPF1_0_PCIE_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_CAP                                                                 0x14419
#define regBIF_CFG_DEV2_EPF1_0_PCIE_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_EPF1_0_DEVICE_CAP                                                               0x1441a
#define regBIF_CFG_DEV2_EPF1_0_DEVICE_CAP_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_EPF1_0_DEVICE_CNTL                                                              0x1441b
#define regBIF_CFG_DEV2_EPF1_0_DEVICE_CNTL_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF1_0_DEVICE_STATUS                                                            0x1441b
#define regBIF_CFG_DEV2_EPF1_0_DEVICE_STATUS_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF1_0_LINK_CAP                                                                 0x1441c
#define regBIF_CFG_DEV2_EPF1_0_LINK_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_EPF1_0_LINK_CNTL                                                                0x1441d
#define regBIF_CFG_DEV2_EPF1_0_LINK_CNTL_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_EPF1_0_LINK_STATUS                                                              0x1441d
#define regBIF_CFG_DEV2_EPF1_0_LINK_STATUS_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF1_0_DEVICE_CAP2                                                              0x14422
#define regBIF_CFG_DEV2_EPF1_0_DEVICE_CAP2_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF1_0_DEVICE_CNTL2                                                             0x14423
#define regBIF_CFG_DEV2_EPF1_0_DEVICE_CNTL2_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF1_0_DEVICE_STATUS2                                                           0x14423
#define regBIF_CFG_DEV2_EPF1_0_DEVICE_STATUS2_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF1_0_LINK_CAP2                                                                0x14424
#define regBIF_CFG_DEV2_EPF1_0_LINK_CAP2_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_EPF1_0_LINK_CNTL2                                                               0x14425
#define regBIF_CFG_DEV2_EPF1_0_LINK_CNTL2_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_EPF1_0_LINK_STATUS2                                                             0x14425
#define regBIF_CFG_DEV2_EPF1_0_LINK_STATUS2_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF1_0_MSI_CAP_LIST                                                             0x14428
#define regBIF_CFG_DEV2_EPF1_0_MSI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF1_0_MSI_MSG_CNTL                                                             0x14428
#define regBIF_CFG_DEV2_EPF1_0_MSI_MSG_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF1_0_MSI_MSG_ADDR_LO                                                          0x14429
#define regBIF_CFG_DEV2_EPF1_0_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF1_0_MSI_MSG_ADDR_HI                                                          0x1442a
#define regBIF_CFG_DEV2_EPF1_0_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF1_0_MSI_MSG_DATA                                                             0x1442a
#define regBIF_CFG_DEV2_EPF1_0_MSI_MSG_DATA_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF1_0_MSI_EXT_MSG_DATA                                                         0x1442a
#define regBIF_CFG_DEV2_EPF1_0_MSI_EXT_MSG_DATA_BASE_IDX                                                5
#define regBIF_CFG_DEV2_EPF1_0_MSI_MASK                                                                 0x1442b
#define regBIF_CFG_DEV2_EPF1_0_MSI_MASK_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_EPF1_0_MSI_MSG_DATA_64                                                          0x1442b
#define regBIF_CFG_DEV2_EPF1_0_MSI_MSG_DATA_64_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF1_0_MSI_EXT_MSG_DATA_64                                                      0x1442b
#define regBIF_CFG_DEV2_EPF1_0_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF1_0_MSI_MASK_64                                                              0x1442c
#define regBIF_CFG_DEV2_EPF1_0_MSI_MASK_64_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF1_0_MSI_PENDING                                                              0x1442c
#define regBIF_CFG_DEV2_EPF1_0_MSI_PENDING_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF1_0_MSI_PENDING_64                                                           0x1442d
#define regBIF_CFG_DEV2_EPF1_0_MSI_PENDING_64_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF1_0_MSIX_CAP_LIST                                                            0x14430
#define regBIF_CFG_DEV2_EPF1_0_MSIX_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF1_0_MSIX_MSG_CNTL                                                            0x14430
#define regBIF_CFG_DEV2_EPF1_0_MSIX_MSG_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF1_0_MSIX_TABLE                                                               0x14431
#define regBIF_CFG_DEV2_EPF1_0_MSIX_TABLE_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_EPF1_0_MSIX_PBA                                                                 0x14432
#define regBIF_CFG_DEV2_EPF1_0_MSIX_PBA_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x14440
#define regBIF_CFG_DEV2_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x14441
#define regBIF_CFG_DEV2_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_VENDOR_SPECIFIC1                                                    0x14442
#define regBIF_CFG_DEV2_EPF1_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_VENDOR_SPECIFIC2                                                    0x14443
#define regBIF_CFG_DEV2_EPF1_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x14454
#define regBIF_CFG_DEV2_EPF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_UNCORR_ERR_STATUS                                                   0x14455
#define regBIF_CFG_DEV2_EPF1_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_UNCORR_ERR_MASK                                                     0x14456
#define regBIF_CFG_DEV2_EPF1_0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x14457
#define regBIF_CFG_DEV2_EPF1_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_CORR_ERR_STATUS                                                     0x14458
#define regBIF_CFG_DEV2_EPF1_0_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_CORR_ERR_MASK                                                       0x14459
#define regBIF_CFG_DEV2_EPF1_0_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x1445a
#define regBIF_CFG_DEV2_EPF1_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_HDR_LOG0                                                            0x1445b
#define regBIF_CFG_DEV2_EPF1_0_PCIE_HDR_LOG0_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_HDR_LOG1                                                            0x1445c
#define regBIF_CFG_DEV2_EPF1_0_PCIE_HDR_LOG1_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_HDR_LOG2                                                            0x1445d
#define regBIF_CFG_DEV2_EPF1_0_PCIE_HDR_LOG2_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_HDR_LOG3                                                            0x1445e
#define regBIF_CFG_DEV2_EPF1_0_PCIE_HDR_LOG3_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TLP_PREFIX_LOG0                                                     0x14462
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TLP_PREFIX_LOG1                                                     0x14463
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TLP_PREFIX_LOG2                                                     0x14464
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TLP_PREFIX_LOG3                                                     0x14465
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR_ENH_CAP_LIST                                                    0x14480
#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR1_CAP                                                            0x14481
#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR1_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR1_CNTL                                                           0x14482
#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR1_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR2_CAP                                                            0x14483
#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR2_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR2_CNTL                                                           0x14484
#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR2_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR3_CAP                                                            0x14485
#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR3_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR3_CNTL                                                           0x14486
#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR3_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR4_CAP                                                            0x14487
#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR4_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR4_CNTL                                                           0x14488
#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR4_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR5_CAP                                                            0x14489
#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR5_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR5_CNTL                                                           0x1448a
#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR5_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR6_CAP                                                            0x1448b
#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR6_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR6_CNTL                                                           0x1448c
#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR6_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x14490
#define regBIF_CFG_DEV2_EPF1_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x14491
#define regBIF_CFG_DEV2_EPF1_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_PWR_BUDGET_DATA                                                     0x14492
#define regBIF_CFG_DEV2_EPF1_0_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_PWR_BUDGET_CAP                                                      0x14493
#define regBIF_CFG_DEV2_EPF1_0_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_ENH_CAP_LIST                                                    0x14494
#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_CAP                                                             0x14495
#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_LATENCY_INDICATOR                                               0x14496
#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_STATUS                                                          0x14497
#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_STATUS_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_CNTL                                                            0x14497
#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x14498
#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x14498
#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x14498
#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x14498
#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x14499
#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x14499
#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x14499
#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x14499
#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_ACS_ENH_CAP_LIST                                                    0x144a8
#define regBIF_CFG_DEV2_EPF1_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_ACS_CAP                                                             0x144a9
#define regBIF_CFG_DEV2_EPF1_0_PCIE_ACS_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_ACS_CNTL                                                            0x144a9
#define regBIF_CFG_DEV2_EPF1_0_PCIE_ACS_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_PASID_ENH_CAP_LIST                                                  0x144b4
#define regBIF_CFG_DEV2_EPF1_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_PASID_CAP                                                           0x144b5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_PASID_CAP_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_PASID_CNTL                                                          0x144b5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_PASID_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_ARI_ENH_CAP_LIST                                                    0x144ca
#define regBIF_CFG_DEV2_EPF1_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_ARI_CAP                                                             0x144cb
#define regBIF_CFG_DEV2_EPF1_0_PCIE_ARI_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_ARI_CNTL                                                            0x144cb
#define regBIF_CFG_DEV2_EPF1_0_PCIE_ARI_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_REQR_ENH_CAP_LIST                                               0x144dc
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_REQR_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_REQR_CAP                                                        0x144dd
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_REQR_CAP_BASE_IDX                                               5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_REQR_CNTL                                                       0x144de
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_REQR_CNTL_BASE_IDX                                              5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_0                                                      0x144df
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_0_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_1                                                      0x144df
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_1_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_2                                                      0x144e0
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_2_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_3                                                      0x144e0
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_3_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_4                                                      0x144e1
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_4_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_5                                                      0x144e1
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_5_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_6                                                      0x144e2
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_6_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_7                                                      0x144e2
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_7_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_8                                                      0x144e3
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_8_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_9                                                      0x144e3
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_9_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_10                                                     0x144e4
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_10_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_11                                                     0x144e4
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_11_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_12                                                     0x144e5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_12_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_13                                                     0x144e5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_13_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_14                                                     0x144e6
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_14_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_15                                                     0x144e6
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_15_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_16                                                     0x144e7
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_16_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_17                                                     0x144e7
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_17_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_18                                                     0x144e8
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_18_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_19                                                     0x144e8
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_19_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_20                                                     0x144e9
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_20_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_21                                                     0x144e9
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_21_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_22                                                     0x144ea
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_22_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_23                                                     0x144ea
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_23_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_24                                                     0x144eb
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_24_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_25                                                     0x144eb
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_25_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_26                                                     0x144ec
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_26_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_27                                                     0x144ec
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_27_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_28                                                     0x144ed
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_28_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_29                                                     0x144ed
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_29_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_30                                                     0x144ee
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_30_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_31                                                     0x144ee
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_31_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_32                                                     0x144ef
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_32_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_33                                                     0x144ef
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_33_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_34                                                     0x144f0
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_34_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_35                                                     0x144f0
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_35_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_36                                                     0x144f1
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_36_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_37                                                     0x144f1
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_37_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_38                                                     0x144f2
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_38_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_39                                                     0x144f2
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_39_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_40                                                     0x144f3
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_40_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_41                                                     0x144f3
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_41_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_42                                                     0x144f4
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_42_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_43                                                     0x144f4
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_43_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_44                                                     0x144f5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_44_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_45                                                     0x144f5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_45_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_46                                                     0x144f6
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_46_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_47                                                     0x144f6
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_47_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_48                                                     0x144f7
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_48_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_49                                                     0x144f7
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_49_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_50                                                     0x144f8
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_50_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_51                                                     0x144f8
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_51_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_52                                                     0x144f9
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_52_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_53                                                     0x144f9
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_53_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_54                                                     0x144fa
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_54_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_55                                                     0x144fa
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_55_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_56                                                     0x144fb
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_56_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_57                                                     0x144fb
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_57_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_58                                                     0x144fc
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_58_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_59                                                     0x144fc
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_59_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_60                                                     0x144fd
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_60_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_61                                                     0x144fd
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_61_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_62                                                     0x144fe
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_62_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_63                                                     0x144fe
#define regBIF_CFG_DEV2_EPF1_0_PCIE_TPH_ST_TABLE_63_BASE_IDX                                            5


// addressBlock: nbio_nbif0_bif_cfg_dev2_epf2_bifcfgdecp
// base address: 0x10152000
#define regBIF_CFG_DEV2_EPF2_0_VENDOR_ID                                                                0x14800
#define regBIF_CFG_DEV2_EPF2_0_VENDOR_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_EPF2_0_DEVICE_ID                                                                0x14800
#define regBIF_CFG_DEV2_EPF2_0_DEVICE_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_EPF2_0_COMMAND                                                                  0x14801
#define regBIF_CFG_DEV2_EPF2_0_COMMAND_BASE_IDX                                                         5
#define regBIF_CFG_DEV2_EPF2_0_STATUS                                                                   0x14801
#define regBIF_CFG_DEV2_EPF2_0_STATUS_BASE_IDX                                                          5
#define regBIF_CFG_DEV2_EPF2_0_REVISION_ID                                                              0x14802
#define regBIF_CFG_DEV2_EPF2_0_REVISION_ID_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF2_0_PROG_INTERFACE                                                           0x14802
#define regBIF_CFG_DEV2_EPF2_0_PROG_INTERFACE_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF2_0_SUB_CLASS                                                                0x14802
#define regBIF_CFG_DEV2_EPF2_0_SUB_CLASS_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_EPF2_0_BASE_CLASS                                                               0x14802
#define regBIF_CFG_DEV2_EPF2_0_BASE_CLASS_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_EPF2_0_CACHE_LINE                                                               0x14803
#define regBIF_CFG_DEV2_EPF2_0_CACHE_LINE_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_EPF2_0_LATENCY                                                                  0x14803
#define regBIF_CFG_DEV2_EPF2_0_LATENCY_BASE_IDX                                                         5
#define regBIF_CFG_DEV2_EPF2_0_HEADER                                                                   0x14803
#define regBIF_CFG_DEV2_EPF2_0_HEADER_BASE_IDX                                                          5
#define regBIF_CFG_DEV2_EPF2_0_BIST                                                                     0x14803
#define regBIF_CFG_DEV2_EPF2_0_BIST_BASE_IDX                                                            5
#define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_1                                                              0x14804
#define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_1_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_2                                                              0x14805
#define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_2_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_3                                                              0x14806
#define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_3_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_4                                                              0x14807
#define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_4_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_5                                                              0x14808
#define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_5_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_6                                                              0x14809
#define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_6_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF2_0_CARDBUS_CIS_PTR                                                          0x1480a
#define regBIF_CFG_DEV2_EPF2_0_CARDBUS_CIS_PTR_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF2_0_ADAPTER_ID                                                               0x1480b
#define regBIF_CFG_DEV2_EPF2_0_ADAPTER_ID_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_EPF2_0_ROM_BASE_ADDR                                                            0x1480c
#define regBIF_CFG_DEV2_EPF2_0_ROM_BASE_ADDR_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF2_0_CAP_PTR                                                                  0x1480d
#define regBIF_CFG_DEV2_EPF2_0_CAP_PTR_BASE_IDX                                                         5
#define regBIF_CFG_DEV2_EPF2_0_INTERRUPT_LINE                                                           0x1480f
#define regBIF_CFG_DEV2_EPF2_0_INTERRUPT_LINE_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF2_0_INTERRUPT_PIN                                                            0x1480f
#define regBIF_CFG_DEV2_EPF2_0_INTERRUPT_PIN_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF2_0_MIN_GRANT                                                                0x1480f
#define regBIF_CFG_DEV2_EPF2_0_MIN_GRANT_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_EPF2_0_MAX_LATENCY                                                              0x1480f
#define regBIF_CFG_DEV2_EPF2_0_MAX_LATENCY_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF2_0_VENDOR_CAP_LIST                                                          0x14812
#define regBIF_CFG_DEV2_EPF2_0_VENDOR_CAP_LIST_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF2_0_ADAPTER_ID_W                                                             0x14813
#define regBIF_CFG_DEV2_EPF2_0_ADAPTER_ID_W_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF2_0_PMI_CAP_LIST                                                             0x14814
#define regBIF_CFG_DEV2_EPF2_0_PMI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF2_0_PMI_CAP                                                                  0x14814
#define regBIF_CFG_DEV2_EPF2_0_PMI_CAP_BASE_IDX                                                         5
#define regBIF_CFG_DEV2_EPF2_0_PMI_STATUS_CNTL                                                          0x14815
#define regBIF_CFG_DEV2_EPF2_0_PMI_STATUS_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF2_0_SBRN                                                                     0x14818
#define regBIF_CFG_DEV2_EPF2_0_SBRN_BASE_IDX                                                            5
#define regBIF_CFG_DEV2_EPF2_0_FLADJ                                                                    0x14818
#define regBIF_CFG_DEV2_EPF2_0_FLADJ_BASE_IDX                                                           5
#define regBIF_CFG_DEV2_EPF2_0_DBESL_DBESLD                                                             0x14818
#define regBIF_CFG_DEV2_EPF2_0_DBESL_DBESLD_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_CAP_LIST                                                            0x14819
#define regBIF_CFG_DEV2_EPF2_0_PCIE_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_CAP                                                                 0x14819
#define regBIF_CFG_DEV2_EPF2_0_PCIE_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_EPF2_0_DEVICE_CAP                                                               0x1481a
#define regBIF_CFG_DEV2_EPF2_0_DEVICE_CAP_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_EPF2_0_DEVICE_CNTL                                                              0x1481b
#define regBIF_CFG_DEV2_EPF2_0_DEVICE_CNTL_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF2_0_DEVICE_STATUS                                                            0x1481b
#define regBIF_CFG_DEV2_EPF2_0_DEVICE_STATUS_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF2_0_LINK_CAP                                                                 0x1481c
#define regBIF_CFG_DEV2_EPF2_0_LINK_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_EPF2_0_LINK_CNTL                                                                0x1481d
#define regBIF_CFG_DEV2_EPF2_0_LINK_CNTL_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_EPF2_0_LINK_STATUS                                                              0x1481d
#define regBIF_CFG_DEV2_EPF2_0_LINK_STATUS_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF2_0_DEVICE_CAP2                                                              0x14822
#define regBIF_CFG_DEV2_EPF2_0_DEVICE_CAP2_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF2_0_DEVICE_CNTL2                                                             0x14823
#define regBIF_CFG_DEV2_EPF2_0_DEVICE_CNTL2_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF2_0_DEVICE_STATUS2                                                           0x14823
#define regBIF_CFG_DEV2_EPF2_0_DEVICE_STATUS2_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF2_0_LINK_CAP2                                                                0x14824
#define regBIF_CFG_DEV2_EPF2_0_LINK_CAP2_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_EPF2_0_LINK_CNTL2                                                               0x14825
#define regBIF_CFG_DEV2_EPF2_0_LINK_CNTL2_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_EPF2_0_LINK_STATUS2                                                             0x14825
#define regBIF_CFG_DEV2_EPF2_0_LINK_STATUS2_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF2_0_MSI_CAP_LIST                                                             0x14828
#define regBIF_CFG_DEV2_EPF2_0_MSI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF2_0_MSI_MSG_CNTL                                                             0x14828
#define regBIF_CFG_DEV2_EPF2_0_MSI_MSG_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF2_0_MSI_MSG_ADDR_LO                                                          0x14829
#define regBIF_CFG_DEV2_EPF2_0_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF2_0_MSI_MSG_ADDR_HI                                                          0x1482a
#define regBIF_CFG_DEV2_EPF2_0_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF2_0_MSI_MSG_DATA                                                             0x1482a
#define regBIF_CFG_DEV2_EPF2_0_MSI_MSG_DATA_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF2_0_MSI_EXT_MSG_DATA                                                         0x1482a
#define regBIF_CFG_DEV2_EPF2_0_MSI_EXT_MSG_DATA_BASE_IDX                                                5
#define regBIF_CFG_DEV2_EPF2_0_MSI_MASK                                                                 0x1482b
#define regBIF_CFG_DEV2_EPF2_0_MSI_MASK_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_EPF2_0_MSI_MSG_DATA_64                                                          0x1482b
#define regBIF_CFG_DEV2_EPF2_0_MSI_MSG_DATA_64_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF2_0_MSI_EXT_MSG_DATA_64                                                      0x1482b
#define regBIF_CFG_DEV2_EPF2_0_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF2_0_MSI_MASK_64                                                              0x1482c
#define regBIF_CFG_DEV2_EPF2_0_MSI_MASK_64_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF2_0_MSI_PENDING                                                              0x1482c
#define regBIF_CFG_DEV2_EPF2_0_MSI_PENDING_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF2_0_MSI_PENDING_64                                                           0x1482d
#define regBIF_CFG_DEV2_EPF2_0_MSI_PENDING_64_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF2_0_MSIX_CAP_LIST                                                            0x14830
#define regBIF_CFG_DEV2_EPF2_0_MSIX_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF2_0_MSIX_MSG_CNTL                                                            0x14830
#define regBIF_CFG_DEV2_EPF2_0_MSIX_MSG_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF2_0_MSIX_TABLE                                                               0x14831
#define regBIF_CFG_DEV2_EPF2_0_MSIX_TABLE_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_EPF2_0_MSIX_PBA                                                                 0x14832
#define regBIF_CFG_DEV2_EPF2_0_MSIX_PBA_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x14840
#define regBIF_CFG_DEV2_EPF2_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x14841
#define regBIF_CFG_DEV2_EPF2_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_VENDOR_SPECIFIC1                                                    0x14842
#define regBIF_CFG_DEV2_EPF2_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_VENDOR_SPECIFIC2                                                    0x14843
#define regBIF_CFG_DEV2_EPF2_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x14854
#define regBIF_CFG_DEV2_EPF2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_STATUS                                                   0x14855
#define regBIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_MASK                                                     0x14856
#define regBIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x14857
#define regBIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_CORR_ERR_STATUS                                                     0x14858
#define regBIF_CFG_DEV2_EPF2_0_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_CORR_ERR_MASK                                                       0x14859
#define regBIF_CFG_DEV2_EPF2_0_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x1485a
#define regBIF_CFG_DEV2_EPF2_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_HDR_LOG0                                                            0x1485b
#define regBIF_CFG_DEV2_EPF2_0_PCIE_HDR_LOG0_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_HDR_LOG1                                                            0x1485c
#define regBIF_CFG_DEV2_EPF2_0_PCIE_HDR_LOG1_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_HDR_LOG2                                                            0x1485d
#define regBIF_CFG_DEV2_EPF2_0_PCIE_HDR_LOG2_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_HDR_LOG3                                                            0x1485e
#define regBIF_CFG_DEV2_EPF2_0_PCIE_HDR_LOG3_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG0                                                     0x14862
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG1                                                     0x14863
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG2                                                     0x14864
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG3                                                     0x14865
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR_ENH_CAP_LIST                                                    0x14880
#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR1_CAP                                                            0x14881
#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR1_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR1_CNTL                                                           0x14882
#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR1_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR2_CAP                                                            0x14883
#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR2_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR2_CNTL                                                           0x14884
#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR2_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR3_CAP                                                            0x14885
#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR3_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR3_CNTL                                                           0x14886
#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR3_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR4_CAP                                                            0x14887
#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR4_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR4_CNTL                                                           0x14888
#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR4_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR5_CAP                                                            0x14889
#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR5_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR5_CNTL                                                           0x1488a
#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR5_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR6_CAP                                                            0x1488b
#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR6_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR6_CNTL                                                           0x1488c
#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR6_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x14890
#define regBIF_CFG_DEV2_EPF2_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x14891
#define regBIF_CFG_DEV2_EPF2_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_PWR_BUDGET_DATA                                                     0x14892
#define regBIF_CFG_DEV2_EPF2_0_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_PWR_BUDGET_CAP                                                      0x14893
#define regBIF_CFG_DEV2_EPF2_0_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_ENH_CAP_LIST                                                    0x14894
#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_CAP                                                             0x14895
#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_LATENCY_INDICATOR                                               0x14896
#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_STATUS                                                          0x14897
#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_STATUS_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_CNTL                                                            0x14897
#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x14898
#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x14898
#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x14898
#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x14898
#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x14899
#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x14899
#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x14899
#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x14899
#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_ACS_ENH_CAP_LIST                                                    0x148a8
#define regBIF_CFG_DEV2_EPF2_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_ACS_CAP                                                             0x148a9
#define regBIF_CFG_DEV2_EPF2_0_PCIE_ACS_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_ACS_CNTL                                                            0x148a9
#define regBIF_CFG_DEV2_EPF2_0_PCIE_ACS_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_PASID_ENH_CAP_LIST                                                  0x148b4
#define regBIF_CFG_DEV2_EPF2_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_PASID_CAP                                                           0x148b5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_PASID_CAP_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_PASID_CNTL                                                          0x148b5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_PASID_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_ARI_ENH_CAP_LIST                                                    0x148ca
#define regBIF_CFG_DEV2_EPF2_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_ARI_CAP                                                             0x148cb
#define regBIF_CFG_DEV2_EPF2_0_PCIE_ARI_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_ARI_CNTL                                                            0x148cb
#define regBIF_CFG_DEV2_EPF2_0_PCIE_ARI_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_REQR_ENH_CAP_LIST                                               0x148dc
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_REQR_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_REQR_CAP                                                        0x148dd
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_REQR_CAP_BASE_IDX                                               5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_REQR_CNTL                                                       0x148de
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_REQR_CNTL_BASE_IDX                                              5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_0                                                      0x148df
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_0_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_1                                                      0x148df
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_1_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_2                                                      0x148e0
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_2_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_3                                                      0x148e0
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_3_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_4                                                      0x148e1
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_4_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_5                                                      0x148e1
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_5_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_6                                                      0x148e2
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_6_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_7                                                      0x148e2
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_7_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_8                                                      0x148e3
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_8_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_9                                                      0x148e3
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_9_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_10                                                     0x148e4
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_10_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_11                                                     0x148e4
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_11_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_12                                                     0x148e5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_12_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_13                                                     0x148e5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_13_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_14                                                     0x148e6
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_14_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_15                                                     0x148e6
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_15_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_16                                                     0x148e7
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_16_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_17                                                     0x148e7
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_17_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_18                                                     0x148e8
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_18_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_19                                                     0x148e8
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_19_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_20                                                     0x148e9
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_20_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_21                                                     0x148e9
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_21_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_22                                                     0x148ea
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_22_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_23                                                     0x148ea
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_23_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_24                                                     0x148eb
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_24_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_25                                                     0x148eb
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_25_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_26                                                     0x148ec
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_26_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_27                                                     0x148ec
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_27_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_28                                                     0x148ed
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_28_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_29                                                     0x148ed
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_29_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_30                                                     0x148ee
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_30_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_31                                                     0x148ee
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_31_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_32                                                     0x148ef
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_32_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_33                                                     0x148ef
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_33_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_34                                                     0x148f0
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_34_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_35                                                     0x148f0
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_35_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_36                                                     0x148f1
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_36_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_37                                                     0x148f1
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_37_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_38                                                     0x148f2
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_38_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_39                                                     0x148f2
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_39_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_40                                                     0x148f3
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_40_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_41                                                     0x148f3
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_41_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_42                                                     0x148f4
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_42_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_43                                                     0x148f4
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_43_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_44                                                     0x148f5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_44_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_45                                                     0x148f5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_45_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_46                                                     0x148f6
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_46_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_47                                                     0x148f6
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_47_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_48                                                     0x148f7
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_48_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_49                                                     0x148f7
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_49_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_50                                                     0x148f8
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_50_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_51                                                     0x148f8
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_51_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_52                                                     0x148f9
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_52_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_53                                                     0x148f9
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_53_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_54                                                     0x148fa
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_54_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_55                                                     0x148fa
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_55_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_56                                                     0x148fb
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_56_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_57                                                     0x148fb
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_57_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_58                                                     0x148fc
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_58_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_59                                                     0x148fc
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_59_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_60                                                     0x148fd
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_60_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_61                                                     0x148fd
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_61_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_62                                                     0x148fe
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_62_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_63                                                     0x148fe
#define regBIF_CFG_DEV2_EPF2_0_PCIE_TPH_ST_TABLE_63_BASE_IDX                                            5


// addressBlock: nbio_pcie0_bifplr0_cfgdecp
// base address: 0x11100000
#define regBIFPLR0_0_VENDOR_ID                                                                          0x400000
#define regBIFPLR0_0_VENDOR_ID_BASE_IDX                                                                 5
#define regBIFPLR0_0_DEVICE_ID                                                                          0x400000
#define regBIFPLR0_0_DEVICE_ID_BASE_IDX                                                                 5
#define regBIFPLR0_0_COMMAND                                                                            0x400001
#define regBIFPLR0_0_COMMAND_BASE_IDX                                                                   5
#define regBIFPLR0_0_STATUS                                                                             0x400001
#define regBIFPLR0_0_STATUS_BASE_IDX                                                                    5
#define regBIFPLR0_0_REVISION_ID                                                                        0x400002
#define regBIFPLR0_0_REVISION_ID_BASE_IDX                                                               5
#define regBIFPLR0_0_PROG_INTERFACE                                                                     0x400002
#define regBIFPLR0_0_PROG_INTERFACE_BASE_IDX                                                            5
#define regBIFPLR0_0_SUB_CLASS                                                                          0x400002
#define regBIFPLR0_0_SUB_CLASS_BASE_IDX                                                                 5
#define regBIFPLR0_0_BASE_CLASS                                                                         0x400002
#define regBIFPLR0_0_BASE_CLASS_BASE_IDX                                                                5
#define regBIFPLR0_0_CACHE_LINE                                                                         0x400003
#define regBIFPLR0_0_CACHE_LINE_BASE_IDX                                                                5
#define regBIFPLR0_0_LATENCY                                                                            0x400003
#define regBIFPLR0_0_LATENCY_BASE_IDX                                                                   5
#define regBIFPLR0_0_HEADER                                                                             0x400003
#define regBIFPLR0_0_HEADER_BASE_IDX                                                                    5
#define regBIFPLR0_0_BIST                                                                               0x400003
#define regBIFPLR0_0_BIST_BASE_IDX                                                                      5
#define regBIFPLR0_0_SUB_BUS_NUMBER_LATENCY                                                             0x400006
#define regBIFPLR0_0_SUB_BUS_NUMBER_LATENCY_BASE_IDX                                                    5
#define regBIFPLR0_0_IO_BASE_LIMIT                                                                      0x400007
#define regBIFPLR0_0_IO_BASE_LIMIT_BASE_IDX                                                             5
#define regBIFPLR0_0_SECONDARY_STATUS                                                                   0x400007
#define regBIFPLR0_0_SECONDARY_STATUS_BASE_IDX                                                          5
#define regBIFPLR0_0_MEM_BASE_LIMIT                                                                     0x400008
#define regBIFPLR0_0_MEM_BASE_LIMIT_BASE_IDX                                                            5
#define regBIFPLR0_0_PREF_BASE_LIMIT                                                                    0x400009
#define regBIFPLR0_0_PREF_BASE_LIMIT_BASE_IDX                                                           5
#define regBIFPLR0_0_PREF_BASE_UPPER                                                                    0x40000a
#define regBIFPLR0_0_PREF_BASE_UPPER_BASE_IDX                                                           5
#define regBIFPLR0_0_PREF_LIMIT_UPPER                                                                   0x40000b
#define regBIFPLR0_0_PREF_LIMIT_UPPER_BASE_IDX                                                          5
#define regBIFPLR0_0_IO_BASE_LIMIT_HI                                                                   0x40000c
#define regBIFPLR0_0_IO_BASE_LIMIT_HI_BASE_IDX                                                          5
#define regBIFPLR0_0_CAP_PTR                                                                            0x40000d
#define regBIFPLR0_0_CAP_PTR_BASE_IDX                                                                   5
#define regBIFPLR0_0_ROM_BASE_ADDR                                                                      0x40000e
#define regBIFPLR0_0_ROM_BASE_ADDR_BASE_IDX                                                             5
#define regBIFPLR0_0_INTERRUPT_LINE                                                                     0x40000f
#define regBIFPLR0_0_INTERRUPT_LINE_BASE_IDX                                                            5
#define regBIFPLR0_0_INTERRUPT_PIN                                                                      0x40000f
#define regBIFPLR0_0_INTERRUPT_PIN_BASE_IDX                                                             5
#define regBIFPLR0_0_IRQ_BRIDGE_CNTL                                                                    0x40000f
#define regBIFPLR0_0_IRQ_BRIDGE_CNTL_BASE_IDX                                                           5
#define regBIFPLR0_0_EXT_BRIDGE_CNTL                                                                    0x400010
#define regBIFPLR0_0_EXT_BRIDGE_CNTL_BASE_IDX                                                           5
#define regBIFPLR0_0_VENDOR_CAP_LIST                                                                    0x400012
#define regBIFPLR0_0_VENDOR_CAP_LIST_BASE_IDX                                                           5
#define regBIFPLR0_0_ADAPTER_ID_W                                                                       0x400013
#define regBIFPLR0_0_ADAPTER_ID_W_BASE_IDX                                                              5
#define regBIFPLR0_0_PMI_CAP_LIST                                                                       0x400014
#define regBIFPLR0_0_PMI_CAP_LIST_BASE_IDX                                                              5
#define regBIFPLR0_0_PMI_CAP                                                                            0x400014
#define regBIFPLR0_0_PMI_CAP_BASE_IDX                                                                   5
#define regBIFPLR0_0_PMI_STATUS_CNTL                                                                    0x400015
#define regBIFPLR0_0_PMI_STATUS_CNTL_BASE_IDX                                                           5
#define regBIFPLR0_0_PCIE_CAP_LIST                                                                      0x400016
#define regBIFPLR0_0_PCIE_CAP_LIST_BASE_IDX                                                             5
#define regBIFPLR0_0_PCIE_CAP                                                                           0x400016
#define regBIFPLR0_0_PCIE_CAP_BASE_IDX                                                                  5
#define regBIFPLR0_0_DEVICE_CAP                                                                         0x400017
#define regBIFPLR0_0_DEVICE_CAP_BASE_IDX                                                                5
#define regBIFPLR0_0_DEVICE_CNTL                                                                        0x400018
#define regBIFPLR0_0_DEVICE_CNTL_BASE_IDX                                                               5
#define regBIFPLR0_0_DEVICE_STATUS                                                                      0x400018
#define regBIFPLR0_0_DEVICE_STATUS_BASE_IDX                                                             5
#define regBIFPLR0_0_LINK_CAP                                                                           0x400019
#define regBIFPLR0_0_LINK_CAP_BASE_IDX                                                                  5
#define regBIFPLR0_0_LINK_CNTL                                                                          0x40001a
#define regBIFPLR0_0_LINK_CNTL_BASE_IDX                                                                 5
#define regBIFPLR0_0_LINK_STATUS                                                                        0x40001a
#define regBIFPLR0_0_LINK_STATUS_BASE_IDX                                                               5
#define regBIFPLR0_0_SLOT_CAP                                                                           0x40001b
#define regBIFPLR0_0_SLOT_CAP_BASE_IDX                                                                  5
#define regBIFPLR0_0_SLOT_CNTL                                                                          0x40001c
#define regBIFPLR0_0_SLOT_CNTL_BASE_IDX                                                                 5
#define regBIFPLR0_0_SLOT_STATUS                                                                        0x40001c
#define regBIFPLR0_0_SLOT_STATUS_BASE_IDX                                                               5
#define regBIFPLR0_0_ROOT_CNTL                                                                          0x40001d
#define regBIFPLR0_0_ROOT_CNTL_BASE_IDX                                                                 5
#define regBIFPLR0_0_ROOT_CAP                                                                           0x40001d
#define regBIFPLR0_0_ROOT_CAP_BASE_IDX                                                                  5
#define regBIFPLR0_0_ROOT_STATUS                                                                        0x40001e
#define regBIFPLR0_0_ROOT_STATUS_BASE_IDX                                                               5
#define regBIFPLR0_0_DEVICE_CAP2                                                                        0x40001f
#define regBIFPLR0_0_DEVICE_CAP2_BASE_IDX                                                               5
#define regBIFPLR0_0_DEVICE_CNTL2                                                                       0x400020
#define regBIFPLR0_0_DEVICE_CNTL2_BASE_IDX                                                              5
#define regBIFPLR0_0_DEVICE_STATUS2                                                                     0x400020
#define regBIFPLR0_0_DEVICE_STATUS2_BASE_IDX                                                            5
#define regBIFPLR0_0_LINK_CAP2                                                                          0x400021
#define regBIFPLR0_0_LINK_CAP2_BASE_IDX                                                                 5
#define regBIFPLR0_0_LINK_CNTL2                                                                         0x400022
#define regBIFPLR0_0_LINK_CNTL2_BASE_IDX                                                                5
#define regBIFPLR0_0_LINK_STATUS2                                                                       0x400022
#define regBIFPLR0_0_LINK_STATUS2_BASE_IDX                                                              5
#define regBIFPLR0_0_SLOT_CAP2                                                                          0x400023
#define regBIFPLR0_0_SLOT_CAP2_BASE_IDX                                                                 5
#define regBIFPLR0_0_SLOT_CNTL2                                                                         0x400024
#define regBIFPLR0_0_SLOT_CNTL2_BASE_IDX                                                                5
#define regBIFPLR0_0_SLOT_STATUS2                                                                       0x400024
#define regBIFPLR0_0_SLOT_STATUS2_BASE_IDX                                                              5
#define regBIFPLR0_0_MSI_CAP_LIST                                                                       0x400028
#define regBIFPLR0_0_MSI_CAP_LIST_BASE_IDX                                                              5
#define regBIFPLR0_0_MSI_MSG_CNTL                                                                       0x400028
#define regBIFPLR0_0_MSI_MSG_CNTL_BASE_IDX                                                              5
#define regBIFPLR0_0_MSI_MSG_ADDR_LO                                                                    0x400029
#define regBIFPLR0_0_MSI_MSG_ADDR_LO_BASE_IDX                                                           5
#define regBIFPLR0_0_MSI_MSG_ADDR_HI                                                                    0x40002a
#define regBIFPLR0_0_MSI_MSG_ADDR_HI_BASE_IDX                                                           5
#define regBIFPLR0_0_MSI_MSG_DATA                                                                       0x40002a
#define regBIFPLR0_0_MSI_MSG_DATA_BASE_IDX                                                              5
#define regBIFPLR0_0_MSI_MSG_DATA_64                                                                    0x40002b
#define regBIFPLR0_0_MSI_MSG_DATA_64_BASE_IDX                                                           5
#define regBIFPLR0_0_SSID_CAP_LIST                                                                      0x400030
#define regBIFPLR0_0_SSID_CAP_LIST_BASE_IDX                                                             5
#define regBIFPLR0_0_SSID_CAP                                                                           0x400031
#define regBIFPLR0_0_SSID_CAP_BASE_IDX                                                                  5
#define regBIFPLR0_0_MSI_MAP_CAP_LIST                                                                   0x400032
#define regBIFPLR0_0_MSI_MAP_CAP_LIST_BASE_IDX                                                          5
#define regBIFPLR0_0_MSI_MAP_CAP                                                                        0x400032
#define regBIFPLR0_0_MSI_MAP_CAP_BASE_IDX                                                               5
#define regBIFPLR0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                                  0x400040
#define regBIFPLR0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIFPLR0_0_PCIE_VENDOR_SPECIFIC_HDR                                                           0x400041
#define regBIFPLR0_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                                  5
#define regBIFPLR0_0_PCIE_VENDOR_SPECIFIC1                                                              0x400042
#define regBIFPLR0_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                                     5
#define regBIFPLR0_0_PCIE_VENDOR_SPECIFIC2                                                              0x400043
#define regBIFPLR0_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                                     5
#define regBIFPLR0_0_PCIE_VC_ENH_CAP_LIST                                                               0x400044
#define regBIFPLR0_0_PCIE_VC_ENH_CAP_LIST_BASE_IDX                                                      5
#define regBIFPLR0_0_PCIE_PORT_VC_CAP_REG1                                                              0x400045
#define regBIFPLR0_0_PCIE_PORT_VC_CAP_REG1_BASE_IDX                                                     5
#define regBIFPLR0_0_PCIE_PORT_VC_CAP_REG2                                                              0x400046
#define regBIFPLR0_0_PCIE_PORT_VC_CAP_REG2_BASE_IDX                                                     5
#define regBIFPLR0_0_PCIE_PORT_VC_CNTL                                                                  0x400047
#define regBIFPLR0_0_PCIE_PORT_VC_CNTL_BASE_IDX                                                         5
#define regBIFPLR0_0_PCIE_PORT_VC_STATUS                                                                0x400047
#define regBIFPLR0_0_PCIE_PORT_VC_STATUS_BASE_IDX                                                       5
#define regBIFPLR0_0_PCIE_VC0_RESOURCE_CAP                                                              0x400048
#define regBIFPLR0_0_PCIE_VC0_RESOURCE_CAP_BASE_IDX                                                     5
#define regBIFPLR0_0_PCIE_VC0_RESOURCE_CNTL                                                             0x400049
#define regBIFPLR0_0_PCIE_VC0_RESOURCE_CNTL_BASE_IDX                                                    5
#define regBIFPLR0_0_PCIE_VC0_RESOURCE_STATUS                                                           0x40004a
#define regBIFPLR0_0_PCIE_VC0_RESOURCE_STATUS_BASE_IDX                                                  5
#define regBIFPLR0_0_PCIE_VC1_RESOURCE_CAP                                                              0x40004b
#define regBIFPLR0_0_PCIE_VC1_RESOURCE_CAP_BASE_IDX                                                     5
#define regBIFPLR0_0_PCIE_VC1_RESOURCE_CNTL                                                             0x40004c
#define regBIFPLR0_0_PCIE_VC1_RESOURCE_CNTL_BASE_IDX                                                    5
#define regBIFPLR0_0_PCIE_VC1_RESOURCE_STATUS                                                           0x40004d
#define regBIFPLR0_0_PCIE_VC1_RESOURCE_STATUS_BASE_IDX                                                  5
#define regBIFPLR0_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                                   0x400050
#define regBIFPLR0_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX                                          5
#define regBIFPLR0_0_PCIE_DEV_SERIAL_NUM_DW1                                                            0x400051
#define regBIFPLR0_0_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX                                                   5
#define regBIFPLR0_0_PCIE_DEV_SERIAL_NUM_DW2                                                            0x400052
#define regBIFPLR0_0_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX                                                   5
#define regBIFPLR0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                                      0x400054
#define regBIFPLR0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                             5
#define regBIFPLR0_0_PCIE_UNCORR_ERR_STATUS                                                             0x400055
#define regBIFPLR0_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                                    5
#define regBIFPLR0_0_PCIE_UNCORR_ERR_MASK                                                               0x400056
#define regBIFPLR0_0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                                      5
#define regBIFPLR0_0_PCIE_UNCORR_ERR_SEVERITY                                                           0x400057
#define regBIFPLR0_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                                  5
#define regBIFPLR0_0_PCIE_CORR_ERR_STATUS                                                               0x400058
#define regBIFPLR0_0_PCIE_CORR_ERR_STATUS_BASE_IDX                                                      5
#define regBIFPLR0_0_PCIE_CORR_ERR_MASK                                                                 0x400059
#define regBIFPLR0_0_PCIE_CORR_ERR_MASK_BASE_IDX                                                        5
#define regBIFPLR0_0_PCIE_ADV_ERR_CAP_CNTL                                                              0x40005a
#define regBIFPLR0_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                                     5
#define regBIFPLR0_0_PCIE_HDR_LOG0                                                                      0x40005b
#define regBIFPLR0_0_PCIE_HDR_LOG0_BASE_IDX                                                             5
#define regBIFPLR0_0_PCIE_HDR_LOG1                                                                      0x40005c
#define regBIFPLR0_0_PCIE_HDR_LOG1_BASE_IDX                                                             5
#define regBIFPLR0_0_PCIE_HDR_LOG2                                                                      0x40005d
#define regBIFPLR0_0_PCIE_HDR_LOG2_BASE_IDX                                                             5
#define regBIFPLR0_0_PCIE_HDR_LOG3                                                                      0x40005e
#define regBIFPLR0_0_PCIE_HDR_LOG3_BASE_IDX                                                             5
#define regBIFPLR0_0_PCIE_ROOT_ERR_CMD                                                                  0x40005f
#define regBIFPLR0_0_PCIE_ROOT_ERR_CMD_BASE_IDX                                                         5
#define regBIFPLR0_0_PCIE_ROOT_ERR_STATUS                                                               0x400060
#define regBIFPLR0_0_PCIE_ROOT_ERR_STATUS_BASE_IDX                                                      5
#define regBIFPLR0_0_PCIE_ERR_SRC_ID                                                                    0x400061
#define regBIFPLR0_0_PCIE_ERR_SRC_ID_BASE_IDX                                                           5
#define regBIFPLR0_0_PCIE_TLP_PREFIX_LOG0                                                               0x400062
#define regBIFPLR0_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                                      5
#define regBIFPLR0_0_PCIE_TLP_PREFIX_LOG1                                                               0x400063
#define regBIFPLR0_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                                      5
#define regBIFPLR0_0_PCIE_TLP_PREFIX_LOG2                                                               0x400064
#define regBIFPLR0_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                                      5
#define regBIFPLR0_0_PCIE_TLP_PREFIX_LOG3                                                               0x400065
#define regBIFPLR0_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                                      5
#define regBIFPLR0_0_PCIE_SECONDARY_ENH_CAP_LIST                                                        0x40009c
#define regBIFPLR0_0_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX                                               5
#define regBIFPLR0_0_PCIE_LINK_CNTL3                                                                    0x40009d
#define regBIFPLR0_0_PCIE_LINK_CNTL3_BASE_IDX                                                           5
#define regBIFPLR0_0_PCIE_LANE_ERROR_STATUS                                                             0x40009e
#define regBIFPLR0_0_PCIE_LANE_ERROR_STATUS_BASE_IDX                                                    5
#define regBIFPLR0_0_PCIE_LANE_0_EQUALIZATION_CNTL                                                      0x40009f
#define regBIFPLR0_0_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR0_0_PCIE_LANE_1_EQUALIZATION_CNTL                                                      0x40009f
#define regBIFPLR0_0_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR0_0_PCIE_LANE_2_EQUALIZATION_CNTL                                                      0x4000a0
#define regBIFPLR0_0_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR0_0_PCIE_LANE_3_EQUALIZATION_CNTL                                                      0x4000a0
#define regBIFPLR0_0_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR0_0_PCIE_LANE_4_EQUALIZATION_CNTL                                                      0x4000a1
#define regBIFPLR0_0_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR0_0_PCIE_LANE_5_EQUALIZATION_CNTL                                                      0x4000a1
#define regBIFPLR0_0_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR0_0_PCIE_LANE_6_EQUALIZATION_CNTL                                                      0x4000a2
#define regBIFPLR0_0_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR0_0_PCIE_LANE_7_EQUALIZATION_CNTL                                                      0x4000a2
#define regBIFPLR0_0_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR0_0_PCIE_LANE_8_EQUALIZATION_CNTL                                                      0x4000a3
#define regBIFPLR0_0_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR0_0_PCIE_LANE_9_EQUALIZATION_CNTL                                                      0x4000a3
#define regBIFPLR0_0_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR0_0_PCIE_LANE_10_EQUALIZATION_CNTL                                                     0x4000a4
#define regBIFPLR0_0_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR0_0_PCIE_LANE_11_EQUALIZATION_CNTL                                                     0x4000a4
#define regBIFPLR0_0_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR0_0_PCIE_LANE_12_EQUALIZATION_CNTL                                                     0x4000a5
#define regBIFPLR0_0_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR0_0_PCIE_LANE_13_EQUALIZATION_CNTL                                                     0x4000a5
#define regBIFPLR0_0_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR0_0_PCIE_LANE_14_EQUALIZATION_CNTL                                                     0x4000a6
#define regBIFPLR0_0_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR0_0_PCIE_LANE_15_EQUALIZATION_CNTL                                                     0x4000a6
#define regBIFPLR0_0_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR0_0_PCIE_ACS_ENH_CAP_LIST                                                              0x4000a8
#define regBIFPLR0_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR0_0_PCIE_ACS_CAP                                                                       0x4000a9
#define regBIFPLR0_0_PCIE_ACS_CAP_BASE_IDX                                                              5
#define regBIFPLR0_0_PCIE_ACS_CNTL                                                                      0x4000a9
#define regBIFPLR0_0_PCIE_ACS_CNTL_BASE_IDX                                                             5
#define regBIFPLR0_0_PCIE_MC_ENH_CAP_LIST                                                               0x4000bc
#define regBIFPLR0_0_PCIE_MC_ENH_CAP_LIST_BASE_IDX                                                      5
#define regBIFPLR0_0_PCIE_MC_CAP                                                                        0x4000bd
#define regBIFPLR0_0_PCIE_MC_CAP_BASE_IDX                                                               5
#define regBIFPLR0_0_PCIE_MC_CNTL                                                                       0x4000bd
#define regBIFPLR0_0_PCIE_MC_CNTL_BASE_IDX                                                              5
#define regBIFPLR0_0_PCIE_MC_ADDR0                                                                      0x4000be
#define regBIFPLR0_0_PCIE_MC_ADDR0_BASE_IDX                                                             5
#define regBIFPLR0_0_PCIE_MC_ADDR1                                                                      0x4000bf
#define regBIFPLR0_0_PCIE_MC_ADDR1_BASE_IDX                                                             5
#define regBIFPLR0_0_PCIE_MC_RCV0                                                                       0x4000c0
#define regBIFPLR0_0_PCIE_MC_RCV0_BASE_IDX                                                              5
#define regBIFPLR0_0_PCIE_MC_RCV1                                                                       0x4000c1
#define regBIFPLR0_0_PCIE_MC_RCV1_BASE_IDX                                                              5
#define regBIFPLR0_0_PCIE_MC_BLOCK_ALL0                                                                 0x4000c2
#define regBIFPLR0_0_PCIE_MC_BLOCK_ALL0_BASE_IDX                                                        5
#define regBIFPLR0_0_PCIE_MC_BLOCK_ALL1                                                                 0x4000c3
#define regBIFPLR0_0_PCIE_MC_BLOCK_ALL1_BASE_IDX                                                        5
#define regBIFPLR0_0_PCIE_MC_BLOCK_UNTRANSLATED_0                                                       0x4000c4
#define regBIFPLR0_0_PCIE_MC_BLOCK_UNTRANSLATED_0_BASE_IDX                                              5
#define regBIFPLR0_0_PCIE_MC_BLOCK_UNTRANSLATED_1                                                       0x4000c5
#define regBIFPLR0_0_PCIE_MC_BLOCK_UNTRANSLATED_1_BASE_IDX                                              5
#define regBIFPLR0_0_PCIE_MC_OVERLAY_BAR0                                                               0x4000c6
#define regBIFPLR0_0_PCIE_MC_OVERLAY_BAR0_BASE_IDX                                                      5
#define regBIFPLR0_0_PCIE_MC_OVERLAY_BAR1                                                               0x4000c7
#define regBIFPLR0_0_PCIE_MC_OVERLAY_BAR1_BASE_IDX                                                      5
#define regBIFPLR0_0_PCIE_L1_PM_SUB_CAP_LIST                                                            0x4000dc
#define regBIFPLR0_0_PCIE_L1_PM_SUB_CAP_LIST_BASE_IDX                                                   5
#define regBIFPLR0_0_PCIE_L1_PM_SUB_CAP                                                                 0x4000dd
#define regBIFPLR0_0_PCIE_L1_PM_SUB_CAP_BASE_IDX                                                        5
#define regBIFPLR0_0_PCIE_L1_PM_SUB_CNTL                                                                0x4000de
#define regBIFPLR0_0_PCIE_L1_PM_SUB_CNTL_BASE_IDX                                                       5
#define regBIFPLR0_0_PCIE_L1_PM_SUB_CNTL2                                                               0x4000df
#define regBIFPLR0_0_PCIE_L1_PM_SUB_CNTL2_BASE_IDX                                                      5
#define regBIFPLR0_0_PCIE_DPC_ENH_CAP_LIST                                                              0x4000e0
#define regBIFPLR0_0_PCIE_DPC_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR0_0_PCIE_DPC_CAP_LIST                                                                  0x4000e1
#define regBIFPLR0_0_PCIE_DPC_CAP_LIST_BASE_IDX                                                         5
#define regBIFPLR0_0_PCIE_DPC_CNTL                                                                      0x4000e1
#define regBIFPLR0_0_PCIE_DPC_CNTL_BASE_IDX                                                             5
#define regBIFPLR0_0_PCIE_DPC_STATUS                                                                    0x4000e2
#define regBIFPLR0_0_PCIE_DPC_STATUS_BASE_IDX                                                           5
#define regBIFPLR0_0_PCIE_DPC_ERROR_SOURCE_ID                                                           0x4000e2
#define regBIFPLR0_0_PCIE_DPC_ERROR_SOURCE_ID_BASE_IDX                                                  5
#define regBIFPLR0_0_PCIE_RP_PIO_STATUS                                                                 0x4000e3
#define regBIFPLR0_0_PCIE_RP_PIO_STATUS_BASE_IDX                                                        5
#define regBIFPLR0_0_PCIE_RP_PIO_MASK                                                                   0x4000e4
#define regBIFPLR0_0_PCIE_RP_PIO_MASK_BASE_IDX                                                          5
#define regBIFPLR0_0_PCIE_RP_PIO_SEVERITY                                                               0x4000e5
#define regBIFPLR0_0_PCIE_RP_PIO_SEVERITY_BASE_IDX                                                      5
#define regBIFPLR0_0_PCIE_RP_PIO_SYSERROR                                                               0x4000e6
#define regBIFPLR0_0_PCIE_RP_PIO_SYSERROR_BASE_IDX                                                      5
#define regBIFPLR0_0_PCIE_RP_PIO_EXCEPTION                                                              0x4000e7
#define regBIFPLR0_0_PCIE_RP_PIO_EXCEPTION_BASE_IDX                                                     5
#define regBIFPLR0_0_PCIE_RP_PIO_HDR_LOG0                                                               0x4000e8
#define regBIFPLR0_0_PCIE_RP_PIO_HDR_LOG0_BASE_IDX                                                      5
#define regBIFPLR0_0_PCIE_RP_PIO_HDR_LOG1                                                               0x4000e9
#define regBIFPLR0_0_PCIE_RP_PIO_HDR_LOG1_BASE_IDX                                                      5
#define regBIFPLR0_0_PCIE_RP_PIO_HDR_LOG2                                                               0x4000ea
#define regBIFPLR0_0_PCIE_RP_PIO_HDR_LOG2_BASE_IDX                                                      5
#define regBIFPLR0_0_PCIE_RP_PIO_HDR_LOG3                                                               0x4000eb
#define regBIFPLR0_0_PCIE_RP_PIO_HDR_LOG3_BASE_IDX                                                      5
#define regBIFPLR0_0_PCIE_RP_PIO_PREFIX_LOG0                                                            0x4000ed
#define regBIFPLR0_0_PCIE_RP_PIO_PREFIX_LOG0_BASE_IDX                                                   5
#define regBIFPLR0_0_PCIE_RP_PIO_PREFIX_LOG1                                                            0x4000ee
#define regBIFPLR0_0_PCIE_RP_PIO_PREFIX_LOG1_BASE_IDX                                                   5
#define regBIFPLR0_0_PCIE_RP_PIO_PREFIX_LOG2                                                            0x4000ef
#define regBIFPLR0_0_PCIE_RP_PIO_PREFIX_LOG2_BASE_IDX                                                   5
#define regBIFPLR0_0_PCIE_RP_PIO_PREFIX_LOG3                                                            0x4000f0
#define regBIFPLR0_0_PCIE_RP_PIO_PREFIX_LOG3_BASE_IDX                                                   5
#define regBIFPLR0_0_PCIE_ESM_CAP_LIST                                                                  0x4000f1
#define regBIFPLR0_0_PCIE_ESM_CAP_LIST_BASE_IDX                                                         5
#define regBIFPLR0_0_PCIE_ESM_HEADER_1                                                                  0x4000f2
#define regBIFPLR0_0_PCIE_ESM_HEADER_1_BASE_IDX                                                         5
#define regBIFPLR0_0_PCIE_ESM_HEADER_2                                                                  0x4000f3
#define regBIFPLR0_0_PCIE_ESM_HEADER_2_BASE_IDX                                                         5
#define regBIFPLR0_0_PCIE_ESM_STATUS                                                                    0x4000f3
#define regBIFPLR0_0_PCIE_ESM_STATUS_BASE_IDX                                                           5
#define regBIFPLR0_0_PCIE_ESM_CTRL                                                                      0x4000f4
#define regBIFPLR0_0_PCIE_ESM_CTRL_BASE_IDX                                                             5
#define regBIFPLR0_0_PCIE_ESM_CAP_1                                                                     0x4000f5
#define regBIFPLR0_0_PCIE_ESM_CAP_1_BASE_IDX                                                            5
#define regBIFPLR0_0_PCIE_ESM_CAP_2                                                                     0x4000f6
#define regBIFPLR0_0_PCIE_ESM_CAP_2_BASE_IDX                                                            5
#define regBIFPLR0_0_PCIE_ESM_CAP_3                                                                     0x4000f7
#define regBIFPLR0_0_PCIE_ESM_CAP_3_BASE_IDX                                                            5
#define regBIFPLR0_0_PCIE_ESM_CAP_4                                                                     0x4000f8
#define regBIFPLR0_0_PCIE_ESM_CAP_4_BASE_IDX                                                            5
#define regBIFPLR0_0_PCIE_ESM_CAP_5                                                                     0x4000f9
#define regBIFPLR0_0_PCIE_ESM_CAP_5_BASE_IDX                                                            5
#define regBIFPLR0_0_PCIE_ESM_CAP_6                                                                     0x4000fa
#define regBIFPLR0_0_PCIE_ESM_CAP_6_BASE_IDX                                                            5
#define regBIFPLR0_0_PCIE_ESM_CAP_7                                                                     0x4000fb
#define regBIFPLR0_0_PCIE_ESM_CAP_7_BASE_IDX                                                            5
#define regBIFPLR0_0_PCIE_DLF_ENH_CAP_LIST                                                              0x400100
#define regBIFPLR0_0_PCIE_DLF_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR0_0_DATA_LINK_FEATURE_CAP                                                              0x400101
#define regBIFPLR0_0_DATA_LINK_FEATURE_CAP_BASE_IDX                                                     5
#define regBIFPLR0_0_DATA_LINK_FEATURE_STATUS                                                           0x400102
#define regBIFPLR0_0_DATA_LINK_FEATURE_STATUS_BASE_IDX                                                  5
#define regBIFPLR0_0_PCIE_PHY_16GT_ENH_CAP_LIST                                                         0x400104
#define regBIFPLR0_0_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX                                                5
#define regBIFPLR0_0_LINK_CAP_16GT                                                                      0x400105
#define regBIFPLR0_0_LINK_CAP_16GT_BASE_IDX                                                             5
#define regBIFPLR0_0_LINK_CNTL_16GT                                                                     0x400106
#define regBIFPLR0_0_LINK_CNTL_16GT_BASE_IDX                                                            5
#define regBIFPLR0_0_LINK_STATUS_16GT                                                                   0x400107
#define regBIFPLR0_0_LINK_STATUS_16GT_BASE_IDX                                                          5
#define regBIFPLR0_0_LOCAL_PARITY_MISMATCH_STATUS_16GT                                                  0x400108
#define regBIFPLR0_0_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                         5
#define regBIFPLR0_0_RTM1_PARITY_MISMATCH_STATUS_16GT                                                   0x400109
#define regBIFPLR0_0_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                          5
#define regBIFPLR0_0_RTM2_PARITY_MISMATCH_STATUS_16GT                                                   0x40010a
#define regBIFPLR0_0_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                          5
#define regBIFPLR0_0_LANE_0_EQUALIZATION_CNTL_16GT                                                      0x40010c
#define regBIFPLR0_0_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR0_0_LANE_1_EQUALIZATION_CNTL_16GT                                                      0x40010c
#define regBIFPLR0_0_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR0_0_LANE_2_EQUALIZATION_CNTL_16GT                                                      0x40010c
#define regBIFPLR0_0_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR0_0_LANE_3_EQUALIZATION_CNTL_16GT                                                      0x40010c
#define regBIFPLR0_0_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR0_0_LANE_4_EQUALIZATION_CNTL_16GT                                                      0x40010d
#define regBIFPLR0_0_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR0_0_LANE_5_EQUALIZATION_CNTL_16GT                                                      0x40010d
#define regBIFPLR0_0_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR0_0_LANE_6_EQUALIZATION_CNTL_16GT                                                      0x40010d
#define regBIFPLR0_0_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR0_0_LANE_7_EQUALIZATION_CNTL_16GT                                                      0x40010d
#define regBIFPLR0_0_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR0_0_LANE_8_EQUALIZATION_CNTL_16GT                                                      0x40010e
#define regBIFPLR0_0_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR0_0_LANE_9_EQUALIZATION_CNTL_16GT                                                      0x40010e
#define regBIFPLR0_0_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR0_0_LANE_10_EQUALIZATION_CNTL_16GT                                                     0x40010e
#define regBIFPLR0_0_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR0_0_LANE_11_EQUALIZATION_CNTL_16GT                                                     0x40010e
#define regBIFPLR0_0_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR0_0_LANE_12_EQUALIZATION_CNTL_16GT                                                     0x40010f
#define regBIFPLR0_0_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR0_0_LANE_13_EQUALIZATION_CNTL_16GT                                                     0x40010f
#define regBIFPLR0_0_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR0_0_LANE_14_EQUALIZATION_CNTL_16GT                                                     0x40010f
#define regBIFPLR0_0_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR0_0_LANE_15_EQUALIZATION_CNTL_16GT                                                     0x40010f
#define regBIFPLR0_0_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR0_0_PCIE_MARGINING_ENH_CAP_LIST                                                        0x400110
#define regBIFPLR0_0_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX                                               5
#define regBIFPLR0_0_MARGINING_PORT_CAP                                                                 0x400111
#define regBIFPLR0_0_MARGINING_PORT_CAP_BASE_IDX                                                        5
#define regBIFPLR0_0_MARGINING_PORT_STATUS                                                              0x400111
#define regBIFPLR0_0_MARGINING_PORT_STATUS_BASE_IDX                                                     5
#define regBIFPLR0_0_LANE_0_MARGINING_LANE_CNTL                                                         0x400112
#define regBIFPLR0_0_LANE_0_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR0_0_LANE_0_MARGINING_LANE_STATUS                                                       0x400112
#define regBIFPLR0_0_LANE_0_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR0_0_LANE_1_MARGINING_LANE_CNTL                                                         0x400113
#define regBIFPLR0_0_LANE_1_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR0_0_LANE_1_MARGINING_LANE_STATUS                                                       0x400113
#define regBIFPLR0_0_LANE_1_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR0_0_LANE_2_MARGINING_LANE_CNTL                                                         0x400114
#define regBIFPLR0_0_LANE_2_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR0_0_LANE_2_MARGINING_LANE_STATUS                                                       0x400114
#define regBIFPLR0_0_LANE_2_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR0_0_LANE_3_MARGINING_LANE_CNTL                                                         0x400115
#define regBIFPLR0_0_LANE_3_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR0_0_LANE_3_MARGINING_LANE_STATUS                                                       0x400115
#define regBIFPLR0_0_LANE_3_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR0_0_LANE_4_MARGINING_LANE_CNTL                                                         0x400116
#define regBIFPLR0_0_LANE_4_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR0_0_LANE_4_MARGINING_LANE_STATUS                                                       0x400116
#define regBIFPLR0_0_LANE_4_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR0_0_LANE_5_MARGINING_LANE_CNTL                                                         0x400117
#define regBIFPLR0_0_LANE_5_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR0_0_LANE_5_MARGINING_LANE_STATUS                                                       0x400117
#define regBIFPLR0_0_LANE_5_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR0_0_LANE_6_MARGINING_LANE_CNTL                                                         0x400118
#define regBIFPLR0_0_LANE_6_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR0_0_LANE_6_MARGINING_LANE_STATUS                                                       0x400118
#define regBIFPLR0_0_LANE_6_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR0_0_LANE_7_MARGINING_LANE_CNTL                                                         0x400119
#define regBIFPLR0_0_LANE_7_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR0_0_LANE_7_MARGINING_LANE_STATUS                                                       0x400119
#define regBIFPLR0_0_LANE_7_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR0_0_LANE_8_MARGINING_LANE_CNTL                                                         0x40011a
#define regBIFPLR0_0_LANE_8_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR0_0_LANE_8_MARGINING_LANE_STATUS                                                       0x40011a
#define regBIFPLR0_0_LANE_8_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR0_0_LANE_9_MARGINING_LANE_CNTL                                                         0x40011b
#define regBIFPLR0_0_LANE_9_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR0_0_LANE_9_MARGINING_LANE_STATUS                                                       0x40011b
#define regBIFPLR0_0_LANE_9_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR0_0_LANE_10_MARGINING_LANE_CNTL                                                        0x40011c
#define regBIFPLR0_0_LANE_10_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR0_0_LANE_10_MARGINING_LANE_STATUS                                                      0x40011c
#define regBIFPLR0_0_LANE_10_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR0_0_LANE_11_MARGINING_LANE_CNTL                                                        0x40011d
#define regBIFPLR0_0_LANE_11_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR0_0_LANE_11_MARGINING_LANE_STATUS                                                      0x40011d
#define regBIFPLR0_0_LANE_11_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR0_0_LANE_12_MARGINING_LANE_CNTL                                                        0x40011e
#define regBIFPLR0_0_LANE_12_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR0_0_LANE_12_MARGINING_LANE_STATUS                                                      0x40011e
#define regBIFPLR0_0_LANE_12_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR0_0_LANE_13_MARGINING_LANE_CNTL                                                        0x40011f
#define regBIFPLR0_0_LANE_13_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR0_0_LANE_13_MARGINING_LANE_STATUS                                                      0x40011f
#define regBIFPLR0_0_LANE_13_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR0_0_LANE_14_MARGINING_LANE_CNTL                                                        0x400120
#define regBIFPLR0_0_LANE_14_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR0_0_LANE_14_MARGINING_LANE_STATUS                                                      0x400120
#define regBIFPLR0_0_LANE_14_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR0_0_LANE_15_MARGINING_LANE_CNTL                                                        0x400121
#define regBIFPLR0_0_LANE_15_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR0_0_LANE_15_MARGINING_LANE_STATUS                                                      0x400121
#define regBIFPLR0_0_LANE_15_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR0_0_PCIE_CCIX_CAP_LIST                                                                 0x400122
#define regBIFPLR0_0_PCIE_CCIX_CAP_LIST_BASE_IDX                                                        5
#define regBIFPLR0_0_PCIE_CCIX_HEADER_1                                                                 0x400123
#define regBIFPLR0_0_PCIE_CCIX_HEADER_1_BASE_IDX                                                        5
#define regBIFPLR0_0_PCIE_CCIX_HEADER_2                                                                 0x400124
#define regBIFPLR0_0_PCIE_CCIX_HEADER_2_BASE_IDX                                                        5
#define regBIFPLR0_0_PCIE_CCIX_CAP                                                                      0x400124
#define regBIFPLR0_0_PCIE_CCIX_CAP_BASE_IDX                                                             5
#define regBIFPLR0_0_PCIE_CCIX_ESM_REQD_CAP                                                             0x400125
#define regBIFPLR0_0_PCIE_CCIX_ESM_REQD_CAP_BASE_IDX                                                    5
#define regBIFPLR0_0_PCIE_CCIX_ESM_OPTL_CAP                                                             0x400126
#define regBIFPLR0_0_PCIE_CCIX_ESM_OPTL_CAP_BASE_IDX                                                    5
#define regBIFPLR0_0_PCIE_CCIX_ESM_STATUS                                                               0x400127
#define regBIFPLR0_0_PCIE_CCIX_ESM_STATUS_BASE_IDX                                                      5
#define regBIFPLR0_0_PCIE_CCIX_ESM_CNTL                                                                 0x400128
#define regBIFPLR0_0_PCIE_CCIX_ESM_CNTL_BASE_IDX                                                        5
#define regBIFPLR0_0_ESM_LANE_0_EQUALIZATION_CNTL_20GT                                                  0x400129
#define regBIFPLR0_0_ESM_LANE_0_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR0_0_ESM_LANE_1_EQUALIZATION_CNTL_20GT                                                  0x400129
#define regBIFPLR0_0_ESM_LANE_1_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR0_0_ESM_LANE_2_EQUALIZATION_CNTL_20GT                                                  0x400129
#define regBIFPLR0_0_ESM_LANE_2_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR0_0_ESM_LANE_3_EQUALIZATION_CNTL_20GT                                                  0x400129
#define regBIFPLR0_0_ESM_LANE_3_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR0_0_ESM_LANE_4_EQUALIZATION_CNTL_20GT                                                  0x40012a
#define regBIFPLR0_0_ESM_LANE_4_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR0_0_ESM_LANE_5_EQUALIZATION_CNTL_20GT                                                  0x40012a
#define regBIFPLR0_0_ESM_LANE_5_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR0_0_ESM_LANE_6_EQUALIZATION_CNTL_20GT                                                  0x40012a
#define regBIFPLR0_0_ESM_LANE_6_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR0_0_ESM_LANE_7_EQUALIZATION_CNTL_20GT                                                  0x40012a
#define regBIFPLR0_0_ESM_LANE_7_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR0_0_ESM_LANE_8_EQUALIZATION_CNTL_20GT                                                  0x40012b
#define regBIFPLR0_0_ESM_LANE_8_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR0_0_ESM_LANE_9_EQUALIZATION_CNTL_20GT                                                  0x40012b
#define regBIFPLR0_0_ESM_LANE_9_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR0_0_ESM_LANE_10_EQUALIZATION_CNTL_20GT                                                 0x40012b
#define regBIFPLR0_0_ESM_LANE_10_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR0_0_ESM_LANE_11_EQUALIZATION_CNTL_20GT                                                 0x40012b
#define regBIFPLR0_0_ESM_LANE_11_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR0_0_ESM_LANE_12_EQUALIZATION_CNTL_20GT                                                 0x40012c
#define regBIFPLR0_0_ESM_LANE_12_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR0_0_ESM_LANE_13_EQUALIZATION_CNTL_20GT                                                 0x40012c
#define regBIFPLR0_0_ESM_LANE_13_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR0_0_ESM_LANE_14_EQUALIZATION_CNTL_20GT                                                 0x40012c
#define regBIFPLR0_0_ESM_LANE_14_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR0_0_ESM_LANE_15_EQUALIZATION_CNTL_20GT                                                 0x40012c
#define regBIFPLR0_0_ESM_LANE_15_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR0_0_ESM_LANE_0_EQUALIZATION_CNTL_25GT                                                  0x40012d
#define regBIFPLR0_0_ESM_LANE_0_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR0_0_ESM_LANE_1_EQUALIZATION_CNTL_25GT                                                  0x40012d
#define regBIFPLR0_0_ESM_LANE_1_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR0_0_ESM_LANE_2_EQUALIZATION_CNTL_25GT                                                  0x40012d
#define regBIFPLR0_0_ESM_LANE_2_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR0_0_ESM_LANE_3_EQUALIZATION_CNTL_25GT                                                  0x40012d
#define regBIFPLR0_0_ESM_LANE_3_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR0_0_ESM_LANE_4_EQUALIZATION_CNTL_25GT                                                  0x40012e
#define regBIFPLR0_0_ESM_LANE_4_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR0_0_ESM_LANE_5_EQUALIZATION_CNTL_25GT                                                  0x40012e
#define regBIFPLR0_0_ESM_LANE_5_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR0_0_ESM_LANE_6_EQUALIZATION_CNTL_25GT                                                  0x40012e
#define regBIFPLR0_0_ESM_LANE_6_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR0_0_ESM_LANE_7_EQUALIZATION_CNTL_25GT                                                  0x40012e
#define regBIFPLR0_0_ESM_LANE_7_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR0_0_ESM_LANE_8_EQUALIZATION_CNTL_25GT                                                  0x40012f
#define regBIFPLR0_0_ESM_LANE_8_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR0_0_ESM_LANE_9_EQUALIZATION_CNTL_25GT                                                  0x40012f
#define regBIFPLR0_0_ESM_LANE_9_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR0_0_ESM_LANE_10_EQUALIZATION_CNTL_25GT                                                 0x40012f
#define regBIFPLR0_0_ESM_LANE_10_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR0_0_ESM_LANE_11_EQUALIZATION_CNTL_25GT                                                 0x40012f
#define regBIFPLR0_0_ESM_LANE_11_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR0_0_ESM_LANE_12_EQUALIZATION_CNTL_25GT                                                 0x400130
#define regBIFPLR0_0_ESM_LANE_12_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR0_0_ESM_LANE_13_EQUALIZATION_CNTL_25GT                                                 0x400130
#define regBIFPLR0_0_ESM_LANE_13_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR0_0_ESM_LANE_14_EQUALIZATION_CNTL_25GT                                                 0x400130
#define regBIFPLR0_0_ESM_LANE_14_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR0_0_ESM_LANE_15_EQUALIZATION_CNTL_25GT                                                 0x400130
#define regBIFPLR0_0_ESM_LANE_15_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR0_0_PCIE_CCIX_TRANS_CAP                                                                0x400131
#define regBIFPLR0_0_PCIE_CCIX_TRANS_CAP_BASE_IDX                                                       5
#define regBIFPLR0_0_PCIE_CCIX_TRANS_CNTL                                                               0x400132
#define regBIFPLR0_0_PCIE_CCIX_TRANS_CNTL_BASE_IDX                                                      5


// addressBlock: nbio_pcie0_bifplr1_cfgdecp
// base address: 0x11101000
#define regBIFPLR1_0_VENDOR_ID                                                                          0x400400
#define regBIFPLR1_0_VENDOR_ID_BASE_IDX                                                                 5
#define regBIFPLR1_0_DEVICE_ID                                                                          0x400400
#define regBIFPLR1_0_DEVICE_ID_BASE_IDX                                                                 5
#define regBIFPLR1_0_COMMAND                                                                            0x400401
#define regBIFPLR1_0_COMMAND_BASE_IDX                                                                   5
#define regBIFPLR1_0_STATUS                                                                             0x400401
#define regBIFPLR1_0_STATUS_BASE_IDX                                                                    5
#define regBIFPLR1_0_REVISION_ID                                                                        0x400402
#define regBIFPLR1_0_REVISION_ID_BASE_IDX                                                               5
#define regBIFPLR1_0_PROG_INTERFACE                                                                     0x400402
#define regBIFPLR1_0_PROG_INTERFACE_BASE_IDX                                                            5
#define regBIFPLR1_0_SUB_CLASS                                                                          0x400402
#define regBIFPLR1_0_SUB_CLASS_BASE_IDX                                                                 5
#define regBIFPLR1_0_BASE_CLASS                                                                         0x400402
#define regBIFPLR1_0_BASE_CLASS_BASE_IDX                                                                5
#define regBIFPLR1_0_CACHE_LINE                                                                         0x400403
#define regBIFPLR1_0_CACHE_LINE_BASE_IDX                                                                5
#define regBIFPLR1_0_LATENCY                                                                            0x400403
#define regBIFPLR1_0_LATENCY_BASE_IDX                                                                   5
#define regBIFPLR1_0_HEADER                                                                             0x400403
#define regBIFPLR1_0_HEADER_BASE_IDX                                                                    5
#define regBIFPLR1_0_BIST                                                                               0x400403
#define regBIFPLR1_0_BIST_BASE_IDX                                                                      5
#define regBIFPLR1_0_SUB_BUS_NUMBER_LATENCY                                                             0x400406
#define regBIFPLR1_0_SUB_BUS_NUMBER_LATENCY_BASE_IDX                                                    5
#define regBIFPLR1_0_IO_BASE_LIMIT                                                                      0x400407
#define regBIFPLR1_0_IO_BASE_LIMIT_BASE_IDX                                                             5
#define regBIFPLR1_0_SECONDARY_STATUS                                                                   0x400407
#define regBIFPLR1_0_SECONDARY_STATUS_BASE_IDX                                                          5
#define regBIFPLR1_0_MEM_BASE_LIMIT                                                                     0x400408
#define regBIFPLR1_0_MEM_BASE_LIMIT_BASE_IDX                                                            5
#define regBIFPLR1_0_PREF_BASE_LIMIT                                                                    0x400409
#define regBIFPLR1_0_PREF_BASE_LIMIT_BASE_IDX                                                           5
#define regBIFPLR1_0_PREF_BASE_UPPER                                                                    0x40040a
#define regBIFPLR1_0_PREF_BASE_UPPER_BASE_IDX                                                           5
#define regBIFPLR1_0_PREF_LIMIT_UPPER                                                                   0x40040b
#define regBIFPLR1_0_PREF_LIMIT_UPPER_BASE_IDX                                                          5
#define regBIFPLR1_0_IO_BASE_LIMIT_HI                                                                   0x40040c
#define regBIFPLR1_0_IO_BASE_LIMIT_HI_BASE_IDX                                                          5
#define regBIFPLR1_0_CAP_PTR                                                                            0x40040d
#define regBIFPLR1_0_CAP_PTR_BASE_IDX                                                                   5
#define regBIFPLR1_0_ROM_BASE_ADDR                                                                      0x40040e
#define regBIFPLR1_0_ROM_BASE_ADDR_BASE_IDX                                                             5
#define regBIFPLR1_0_INTERRUPT_LINE                                                                     0x40040f
#define regBIFPLR1_0_INTERRUPT_LINE_BASE_IDX                                                            5
#define regBIFPLR1_0_INTERRUPT_PIN                                                                      0x40040f
#define regBIFPLR1_0_INTERRUPT_PIN_BASE_IDX                                                             5
#define regBIFPLR1_0_IRQ_BRIDGE_CNTL                                                                    0x40040f
#define regBIFPLR1_0_IRQ_BRIDGE_CNTL_BASE_IDX                                                           5
#define regBIFPLR1_0_EXT_BRIDGE_CNTL                                                                    0x400410
#define regBIFPLR1_0_EXT_BRIDGE_CNTL_BASE_IDX                                                           5
#define regBIFPLR1_0_VENDOR_CAP_LIST                                                                    0x400412
#define regBIFPLR1_0_VENDOR_CAP_LIST_BASE_IDX                                                           5
#define regBIFPLR1_0_ADAPTER_ID_W                                                                       0x400413
#define regBIFPLR1_0_ADAPTER_ID_W_BASE_IDX                                                              5
#define regBIFPLR1_0_PMI_CAP_LIST                                                                       0x400414
#define regBIFPLR1_0_PMI_CAP_LIST_BASE_IDX                                                              5
#define regBIFPLR1_0_PMI_CAP                                                                            0x400414
#define regBIFPLR1_0_PMI_CAP_BASE_IDX                                                                   5
#define regBIFPLR1_0_PMI_STATUS_CNTL                                                                    0x400415
#define regBIFPLR1_0_PMI_STATUS_CNTL_BASE_IDX                                                           5
#define regBIFPLR1_0_PCIE_CAP_LIST                                                                      0x400416
#define regBIFPLR1_0_PCIE_CAP_LIST_BASE_IDX                                                             5
#define regBIFPLR1_0_PCIE_CAP                                                                           0x400416
#define regBIFPLR1_0_PCIE_CAP_BASE_IDX                                                                  5
#define regBIFPLR1_0_DEVICE_CAP                                                                         0x400417
#define regBIFPLR1_0_DEVICE_CAP_BASE_IDX                                                                5
#define regBIFPLR1_0_DEVICE_CNTL                                                                        0x400418
#define regBIFPLR1_0_DEVICE_CNTL_BASE_IDX                                                               5
#define regBIFPLR1_0_DEVICE_STATUS                                                                      0x400418
#define regBIFPLR1_0_DEVICE_STATUS_BASE_IDX                                                             5
#define regBIFPLR1_0_LINK_CAP                                                                           0x400419
#define regBIFPLR1_0_LINK_CAP_BASE_IDX                                                                  5
#define regBIFPLR1_0_LINK_CNTL                                                                          0x40041a
#define regBIFPLR1_0_LINK_CNTL_BASE_IDX                                                                 5
#define regBIFPLR1_0_LINK_STATUS                                                                        0x40041a
#define regBIFPLR1_0_LINK_STATUS_BASE_IDX                                                               5
#define regBIFPLR1_0_SLOT_CAP                                                                           0x40041b
#define regBIFPLR1_0_SLOT_CAP_BASE_IDX                                                                  5
#define regBIFPLR1_0_SLOT_CNTL                                                                          0x40041c
#define regBIFPLR1_0_SLOT_CNTL_BASE_IDX                                                                 5
#define regBIFPLR1_0_SLOT_STATUS                                                                        0x40041c
#define regBIFPLR1_0_SLOT_STATUS_BASE_IDX                                                               5
#define regBIFPLR1_0_ROOT_CNTL                                                                          0x40041d
#define regBIFPLR1_0_ROOT_CNTL_BASE_IDX                                                                 5
#define regBIFPLR1_0_ROOT_CAP                                                                           0x40041d
#define regBIFPLR1_0_ROOT_CAP_BASE_IDX                                                                  5
#define regBIFPLR1_0_ROOT_STATUS                                                                        0x40041e
#define regBIFPLR1_0_ROOT_STATUS_BASE_IDX                                                               5
#define regBIFPLR1_0_DEVICE_CAP2                                                                        0x40041f
#define regBIFPLR1_0_DEVICE_CAP2_BASE_IDX                                                               5
#define regBIFPLR1_0_DEVICE_CNTL2                                                                       0x400420
#define regBIFPLR1_0_DEVICE_CNTL2_BASE_IDX                                                              5
#define regBIFPLR1_0_DEVICE_STATUS2                                                                     0x400420
#define regBIFPLR1_0_DEVICE_STATUS2_BASE_IDX                                                            5
#define regBIFPLR1_0_LINK_CAP2                                                                          0x400421
#define regBIFPLR1_0_LINK_CAP2_BASE_IDX                                                                 5
#define regBIFPLR1_0_LINK_CNTL2                                                                         0x400422
#define regBIFPLR1_0_LINK_CNTL2_BASE_IDX                                                                5
#define regBIFPLR1_0_LINK_STATUS2                                                                       0x400422
#define regBIFPLR1_0_LINK_STATUS2_BASE_IDX                                                              5
#define regBIFPLR1_0_SLOT_CAP2                                                                          0x400423
#define regBIFPLR1_0_SLOT_CAP2_BASE_IDX                                                                 5
#define regBIFPLR1_0_SLOT_CNTL2                                                                         0x400424
#define regBIFPLR1_0_SLOT_CNTL2_BASE_IDX                                                                5
#define regBIFPLR1_0_SLOT_STATUS2                                                                       0x400424
#define regBIFPLR1_0_SLOT_STATUS2_BASE_IDX                                                              5
#define regBIFPLR1_0_MSI_CAP_LIST                                                                       0x400428
#define regBIFPLR1_0_MSI_CAP_LIST_BASE_IDX                                                              5
#define regBIFPLR1_0_MSI_MSG_CNTL                                                                       0x400428
#define regBIFPLR1_0_MSI_MSG_CNTL_BASE_IDX                                                              5
#define regBIFPLR1_0_MSI_MSG_ADDR_LO                                                                    0x400429
#define regBIFPLR1_0_MSI_MSG_ADDR_LO_BASE_IDX                                                           5
#define regBIFPLR1_0_MSI_MSG_ADDR_HI                                                                    0x40042a
#define regBIFPLR1_0_MSI_MSG_ADDR_HI_BASE_IDX                                                           5
#define regBIFPLR1_0_MSI_MSG_DATA                                                                       0x40042a
#define regBIFPLR1_0_MSI_MSG_DATA_BASE_IDX                                                              5
#define regBIFPLR1_0_MSI_MSG_DATA_64                                                                    0x40042b
#define regBIFPLR1_0_MSI_MSG_DATA_64_BASE_IDX                                                           5
#define regBIFPLR1_0_SSID_CAP_LIST                                                                      0x400430
#define regBIFPLR1_0_SSID_CAP_LIST_BASE_IDX                                                             5
#define regBIFPLR1_0_SSID_CAP                                                                           0x400431
#define regBIFPLR1_0_SSID_CAP_BASE_IDX                                                                  5
#define regBIFPLR1_0_MSI_MAP_CAP_LIST                                                                   0x400432
#define regBIFPLR1_0_MSI_MAP_CAP_LIST_BASE_IDX                                                          5
#define regBIFPLR1_0_MSI_MAP_CAP                                                                        0x400432
#define regBIFPLR1_0_MSI_MAP_CAP_BASE_IDX                                                               5
#define regBIFPLR1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                                  0x400440
#define regBIFPLR1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIFPLR1_0_PCIE_VENDOR_SPECIFIC_HDR                                                           0x400441
#define regBIFPLR1_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                                  5
#define regBIFPLR1_0_PCIE_VENDOR_SPECIFIC1                                                              0x400442
#define regBIFPLR1_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                                     5
#define regBIFPLR1_0_PCIE_VENDOR_SPECIFIC2                                                              0x400443
#define regBIFPLR1_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                                     5
#define regBIFPLR1_0_PCIE_VC_ENH_CAP_LIST                                                               0x400444
#define regBIFPLR1_0_PCIE_VC_ENH_CAP_LIST_BASE_IDX                                                      5
#define regBIFPLR1_0_PCIE_PORT_VC_CAP_REG1                                                              0x400445
#define regBIFPLR1_0_PCIE_PORT_VC_CAP_REG1_BASE_IDX                                                     5
#define regBIFPLR1_0_PCIE_PORT_VC_CAP_REG2                                                              0x400446
#define regBIFPLR1_0_PCIE_PORT_VC_CAP_REG2_BASE_IDX                                                     5
#define regBIFPLR1_0_PCIE_PORT_VC_CNTL                                                                  0x400447
#define regBIFPLR1_0_PCIE_PORT_VC_CNTL_BASE_IDX                                                         5
#define regBIFPLR1_0_PCIE_PORT_VC_STATUS                                                                0x400447
#define regBIFPLR1_0_PCIE_PORT_VC_STATUS_BASE_IDX                                                       5
#define regBIFPLR1_0_PCIE_VC0_RESOURCE_CAP                                                              0x400448
#define regBIFPLR1_0_PCIE_VC0_RESOURCE_CAP_BASE_IDX                                                     5
#define regBIFPLR1_0_PCIE_VC0_RESOURCE_CNTL                                                             0x400449
#define regBIFPLR1_0_PCIE_VC0_RESOURCE_CNTL_BASE_IDX                                                    5
#define regBIFPLR1_0_PCIE_VC0_RESOURCE_STATUS                                                           0x40044a
#define regBIFPLR1_0_PCIE_VC0_RESOURCE_STATUS_BASE_IDX                                                  5
#define regBIFPLR1_0_PCIE_VC1_RESOURCE_CAP                                                              0x40044b
#define regBIFPLR1_0_PCIE_VC1_RESOURCE_CAP_BASE_IDX                                                     5
#define regBIFPLR1_0_PCIE_VC1_RESOURCE_CNTL                                                             0x40044c
#define regBIFPLR1_0_PCIE_VC1_RESOURCE_CNTL_BASE_IDX                                                    5
#define regBIFPLR1_0_PCIE_VC1_RESOURCE_STATUS                                                           0x40044d
#define regBIFPLR1_0_PCIE_VC1_RESOURCE_STATUS_BASE_IDX                                                  5
#define regBIFPLR1_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                                   0x400450
#define regBIFPLR1_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX                                          5
#define regBIFPLR1_0_PCIE_DEV_SERIAL_NUM_DW1                                                            0x400451
#define regBIFPLR1_0_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX                                                   5
#define regBIFPLR1_0_PCIE_DEV_SERIAL_NUM_DW2                                                            0x400452
#define regBIFPLR1_0_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX                                                   5
#define regBIFPLR1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                                      0x400454
#define regBIFPLR1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                             5
#define regBIFPLR1_0_PCIE_UNCORR_ERR_STATUS                                                             0x400455
#define regBIFPLR1_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                                    5
#define regBIFPLR1_0_PCIE_UNCORR_ERR_MASK                                                               0x400456
#define regBIFPLR1_0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                                      5
#define regBIFPLR1_0_PCIE_UNCORR_ERR_SEVERITY                                                           0x400457
#define regBIFPLR1_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                                  5
#define regBIFPLR1_0_PCIE_CORR_ERR_STATUS                                                               0x400458
#define regBIFPLR1_0_PCIE_CORR_ERR_STATUS_BASE_IDX                                                      5
#define regBIFPLR1_0_PCIE_CORR_ERR_MASK                                                                 0x400459
#define regBIFPLR1_0_PCIE_CORR_ERR_MASK_BASE_IDX                                                        5
#define regBIFPLR1_0_PCIE_ADV_ERR_CAP_CNTL                                                              0x40045a
#define regBIFPLR1_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                                     5
#define regBIFPLR1_0_PCIE_HDR_LOG0                                                                      0x40045b
#define regBIFPLR1_0_PCIE_HDR_LOG0_BASE_IDX                                                             5
#define regBIFPLR1_0_PCIE_HDR_LOG1                                                                      0x40045c
#define regBIFPLR1_0_PCIE_HDR_LOG1_BASE_IDX                                                             5
#define regBIFPLR1_0_PCIE_HDR_LOG2                                                                      0x40045d
#define regBIFPLR1_0_PCIE_HDR_LOG2_BASE_IDX                                                             5
#define regBIFPLR1_0_PCIE_HDR_LOG3                                                                      0x40045e
#define regBIFPLR1_0_PCIE_HDR_LOG3_BASE_IDX                                                             5
#define regBIFPLR1_0_PCIE_ROOT_ERR_CMD                                                                  0x40045f
#define regBIFPLR1_0_PCIE_ROOT_ERR_CMD_BASE_IDX                                                         5
#define regBIFPLR1_0_PCIE_ROOT_ERR_STATUS                                                               0x400460
#define regBIFPLR1_0_PCIE_ROOT_ERR_STATUS_BASE_IDX                                                      5
#define regBIFPLR1_0_PCIE_ERR_SRC_ID                                                                    0x400461
#define regBIFPLR1_0_PCIE_ERR_SRC_ID_BASE_IDX                                                           5
#define regBIFPLR1_0_PCIE_TLP_PREFIX_LOG0                                                               0x400462
#define regBIFPLR1_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                                      5
#define regBIFPLR1_0_PCIE_TLP_PREFIX_LOG1                                                               0x400463
#define regBIFPLR1_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                                      5
#define regBIFPLR1_0_PCIE_TLP_PREFIX_LOG2                                                               0x400464
#define regBIFPLR1_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                                      5
#define regBIFPLR1_0_PCIE_TLP_PREFIX_LOG3                                                               0x400465
#define regBIFPLR1_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                                      5
#define regBIFPLR1_0_PCIE_SECONDARY_ENH_CAP_LIST                                                        0x40049c
#define regBIFPLR1_0_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX                                               5
#define regBIFPLR1_0_PCIE_LINK_CNTL3                                                                    0x40049d
#define regBIFPLR1_0_PCIE_LINK_CNTL3_BASE_IDX                                                           5
#define regBIFPLR1_0_PCIE_LANE_ERROR_STATUS                                                             0x40049e
#define regBIFPLR1_0_PCIE_LANE_ERROR_STATUS_BASE_IDX                                                    5
#define regBIFPLR1_0_PCIE_LANE_0_EQUALIZATION_CNTL                                                      0x40049f
#define regBIFPLR1_0_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR1_0_PCIE_LANE_1_EQUALIZATION_CNTL                                                      0x40049f
#define regBIFPLR1_0_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR1_0_PCIE_LANE_2_EQUALIZATION_CNTL                                                      0x4004a0
#define regBIFPLR1_0_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR1_0_PCIE_LANE_3_EQUALIZATION_CNTL                                                      0x4004a0
#define regBIFPLR1_0_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR1_0_PCIE_LANE_4_EQUALIZATION_CNTL                                                      0x4004a1
#define regBIFPLR1_0_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR1_0_PCIE_LANE_5_EQUALIZATION_CNTL                                                      0x4004a1
#define regBIFPLR1_0_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR1_0_PCIE_LANE_6_EQUALIZATION_CNTL                                                      0x4004a2
#define regBIFPLR1_0_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR1_0_PCIE_LANE_7_EQUALIZATION_CNTL                                                      0x4004a2
#define regBIFPLR1_0_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR1_0_PCIE_LANE_8_EQUALIZATION_CNTL                                                      0x4004a3
#define regBIFPLR1_0_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR1_0_PCIE_LANE_9_EQUALIZATION_CNTL                                                      0x4004a3
#define regBIFPLR1_0_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR1_0_PCIE_LANE_10_EQUALIZATION_CNTL                                                     0x4004a4
#define regBIFPLR1_0_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR1_0_PCIE_LANE_11_EQUALIZATION_CNTL                                                     0x4004a4
#define regBIFPLR1_0_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR1_0_PCIE_LANE_12_EQUALIZATION_CNTL                                                     0x4004a5
#define regBIFPLR1_0_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR1_0_PCIE_LANE_13_EQUALIZATION_CNTL                                                     0x4004a5
#define regBIFPLR1_0_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR1_0_PCIE_LANE_14_EQUALIZATION_CNTL                                                     0x4004a6
#define regBIFPLR1_0_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR1_0_PCIE_LANE_15_EQUALIZATION_CNTL                                                     0x4004a6
#define regBIFPLR1_0_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR1_0_PCIE_ACS_ENH_CAP_LIST                                                              0x4004a8
#define regBIFPLR1_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR1_0_PCIE_ACS_CAP                                                                       0x4004a9
#define regBIFPLR1_0_PCIE_ACS_CAP_BASE_IDX                                                              5
#define regBIFPLR1_0_PCIE_ACS_CNTL                                                                      0x4004a9
#define regBIFPLR1_0_PCIE_ACS_CNTL_BASE_IDX                                                             5
#define regBIFPLR1_0_PCIE_MC_ENH_CAP_LIST                                                               0x4004bc
#define regBIFPLR1_0_PCIE_MC_ENH_CAP_LIST_BASE_IDX                                                      5
#define regBIFPLR1_0_PCIE_MC_CAP                                                                        0x4004bd
#define regBIFPLR1_0_PCIE_MC_CAP_BASE_IDX                                                               5
#define regBIFPLR1_0_PCIE_MC_CNTL                                                                       0x4004bd
#define regBIFPLR1_0_PCIE_MC_CNTL_BASE_IDX                                                              5
#define regBIFPLR1_0_PCIE_MC_ADDR0                                                                      0x4004be
#define regBIFPLR1_0_PCIE_MC_ADDR0_BASE_IDX                                                             5
#define regBIFPLR1_0_PCIE_MC_ADDR1                                                                      0x4004bf
#define regBIFPLR1_0_PCIE_MC_ADDR1_BASE_IDX                                                             5
#define regBIFPLR1_0_PCIE_MC_RCV0                                                                       0x4004c0
#define regBIFPLR1_0_PCIE_MC_RCV0_BASE_IDX                                                              5
#define regBIFPLR1_0_PCIE_MC_RCV1                                                                       0x4004c1
#define regBIFPLR1_0_PCIE_MC_RCV1_BASE_IDX                                                              5
#define regBIFPLR1_0_PCIE_MC_BLOCK_ALL0                                                                 0x4004c2
#define regBIFPLR1_0_PCIE_MC_BLOCK_ALL0_BASE_IDX                                                        5
#define regBIFPLR1_0_PCIE_MC_BLOCK_ALL1                                                                 0x4004c3
#define regBIFPLR1_0_PCIE_MC_BLOCK_ALL1_BASE_IDX                                                        5
#define regBIFPLR1_0_PCIE_MC_BLOCK_UNTRANSLATED_0                                                       0x4004c4
#define regBIFPLR1_0_PCIE_MC_BLOCK_UNTRANSLATED_0_BASE_IDX                                              5
#define regBIFPLR1_0_PCIE_MC_BLOCK_UNTRANSLATED_1                                                       0x4004c5
#define regBIFPLR1_0_PCIE_MC_BLOCK_UNTRANSLATED_1_BASE_IDX                                              5
#define regBIFPLR1_0_PCIE_MC_OVERLAY_BAR0                                                               0x4004c6
#define regBIFPLR1_0_PCIE_MC_OVERLAY_BAR0_BASE_IDX                                                      5
#define regBIFPLR1_0_PCIE_MC_OVERLAY_BAR1                                                               0x4004c7
#define regBIFPLR1_0_PCIE_MC_OVERLAY_BAR1_BASE_IDX                                                      5
#define regBIFPLR1_0_PCIE_L1_PM_SUB_CAP_LIST                                                            0x4004dc
#define regBIFPLR1_0_PCIE_L1_PM_SUB_CAP_LIST_BASE_IDX                                                   5
#define regBIFPLR1_0_PCIE_L1_PM_SUB_CAP                                                                 0x4004dd
#define regBIFPLR1_0_PCIE_L1_PM_SUB_CAP_BASE_IDX                                                        5
#define regBIFPLR1_0_PCIE_L1_PM_SUB_CNTL                                                                0x4004de
#define regBIFPLR1_0_PCIE_L1_PM_SUB_CNTL_BASE_IDX                                                       5
#define regBIFPLR1_0_PCIE_L1_PM_SUB_CNTL2                                                               0x4004df
#define regBIFPLR1_0_PCIE_L1_PM_SUB_CNTL2_BASE_IDX                                                      5
#define regBIFPLR1_0_PCIE_DPC_ENH_CAP_LIST                                                              0x4004e0
#define regBIFPLR1_0_PCIE_DPC_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR1_0_PCIE_DPC_CAP_LIST                                                                  0x4004e1
#define regBIFPLR1_0_PCIE_DPC_CAP_LIST_BASE_IDX                                                         5
#define regBIFPLR1_0_PCIE_DPC_CNTL                                                                      0x4004e1
#define regBIFPLR1_0_PCIE_DPC_CNTL_BASE_IDX                                                             5
#define regBIFPLR1_0_PCIE_DPC_STATUS                                                                    0x4004e2
#define regBIFPLR1_0_PCIE_DPC_STATUS_BASE_IDX                                                           5
#define regBIFPLR1_0_PCIE_DPC_ERROR_SOURCE_ID                                                           0x4004e2
#define regBIFPLR1_0_PCIE_DPC_ERROR_SOURCE_ID_BASE_IDX                                                  5
#define regBIFPLR1_0_PCIE_RP_PIO_STATUS                                                                 0x4004e3
#define regBIFPLR1_0_PCIE_RP_PIO_STATUS_BASE_IDX                                                        5
#define regBIFPLR1_0_PCIE_RP_PIO_MASK                                                                   0x4004e4
#define regBIFPLR1_0_PCIE_RP_PIO_MASK_BASE_IDX                                                          5
#define regBIFPLR1_0_PCIE_RP_PIO_SEVERITY                                                               0x4004e5
#define regBIFPLR1_0_PCIE_RP_PIO_SEVERITY_BASE_IDX                                                      5
#define regBIFPLR1_0_PCIE_RP_PIO_SYSERROR                                                               0x4004e6
#define regBIFPLR1_0_PCIE_RP_PIO_SYSERROR_BASE_IDX                                                      5
#define regBIFPLR1_0_PCIE_RP_PIO_EXCEPTION                                                              0x4004e7
#define regBIFPLR1_0_PCIE_RP_PIO_EXCEPTION_BASE_IDX                                                     5
#define regBIFPLR1_0_PCIE_RP_PIO_HDR_LOG0                                                               0x4004e8
#define regBIFPLR1_0_PCIE_RP_PIO_HDR_LOG0_BASE_IDX                                                      5
#define regBIFPLR1_0_PCIE_RP_PIO_HDR_LOG1                                                               0x4004e9
#define regBIFPLR1_0_PCIE_RP_PIO_HDR_LOG1_BASE_IDX                                                      5
#define regBIFPLR1_0_PCIE_RP_PIO_HDR_LOG2                                                               0x4004ea
#define regBIFPLR1_0_PCIE_RP_PIO_HDR_LOG2_BASE_IDX                                                      5
#define regBIFPLR1_0_PCIE_RP_PIO_HDR_LOG3                                                               0x4004eb
#define regBIFPLR1_0_PCIE_RP_PIO_HDR_LOG3_BASE_IDX                                                      5
#define regBIFPLR1_0_PCIE_RP_PIO_PREFIX_LOG0                                                            0x4004ed
#define regBIFPLR1_0_PCIE_RP_PIO_PREFIX_LOG0_BASE_IDX                                                   5
#define regBIFPLR1_0_PCIE_RP_PIO_PREFIX_LOG1                                                            0x4004ee
#define regBIFPLR1_0_PCIE_RP_PIO_PREFIX_LOG1_BASE_IDX                                                   5
#define regBIFPLR1_0_PCIE_RP_PIO_PREFIX_LOG2                                                            0x4004ef
#define regBIFPLR1_0_PCIE_RP_PIO_PREFIX_LOG2_BASE_IDX                                                   5
#define regBIFPLR1_0_PCIE_RP_PIO_PREFIX_LOG3                                                            0x4004f0
#define regBIFPLR1_0_PCIE_RP_PIO_PREFIX_LOG3_BASE_IDX                                                   5
#define regBIFPLR1_0_PCIE_ESM_CAP_LIST                                                                  0x4004f1
#define regBIFPLR1_0_PCIE_ESM_CAP_LIST_BASE_IDX                                                         5
#define regBIFPLR1_0_PCIE_ESM_HEADER_1                                                                  0x4004f2
#define regBIFPLR1_0_PCIE_ESM_HEADER_1_BASE_IDX                                                         5
#define regBIFPLR1_0_PCIE_ESM_HEADER_2                                                                  0x4004f3
#define regBIFPLR1_0_PCIE_ESM_HEADER_2_BASE_IDX                                                         5
#define regBIFPLR1_0_PCIE_ESM_STATUS                                                                    0x4004f3
#define regBIFPLR1_0_PCIE_ESM_STATUS_BASE_IDX                                                           5
#define regBIFPLR1_0_PCIE_ESM_CTRL                                                                      0x4004f4
#define regBIFPLR1_0_PCIE_ESM_CTRL_BASE_IDX                                                             5
#define regBIFPLR1_0_PCIE_ESM_CAP_1                                                                     0x4004f5
#define regBIFPLR1_0_PCIE_ESM_CAP_1_BASE_IDX                                                            5
#define regBIFPLR1_0_PCIE_ESM_CAP_2                                                                     0x4004f6
#define regBIFPLR1_0_PCIE_ESM_CAP_2_BASE_IDX                                                            5
#define regBIFPLR1_0_PCIE_ESM_CAP_3                                                                     0x4004f7
#define regBIFPLR1_0_PCIE_ESM_CAP_3_BASE_IDX                                                            5
#define regBIFPLR1_0_PCIE_ESM_CAP_4                                                                     0x4004f8
#define regBIFPLR1_0_PCIE_ESM_CAP_4_BASE_IDX                                                            5
#define regBIFPLR1_0_PCIE_ESM_CAP_5                                                                     0x4004f9
#define regBIFPLR1_0_PCIE_ESM_CAP_5_BASE_IDX                                                            5
#define regBIFPLR1_0_PCIE_ESM_CAP_6                                                                     0x4004fa
#define regBIFPLR1_0_PCIE_ESM_CAP_6_BASE_IDX                                                            5
#define regBIFPLR1_0_PCIE_ESM_CAP_7                                                                     0x4004fb
#define regBIFPLR1_0_PCIE_ESM_CAP_7_BASE_IDX                                                            5
#define regBIFPLR1_0_PCIE_DLF_ENH_CAP_LIST                                                              0x400500
#define regBIFPLR1_0_PCIE_DLF_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR1_0_DATA_LINK_FEATURE_CAP                                                              0x400501
#define regBIFPLR1_0_DATA_LINK_FEATURE_CAP_BASE_IDX                                                     5
#define regBIFPLR1_0_DATA_LINK_FEATURE_STATUS                                                           0x400502
#define regBIFPLR1_0_DATA_LINK_FEATURE_STATUS_BASE_IDX                                                  5
#define regBIFPLR1_0_PCIE_PHY_16GT_ENH_CAP_LIST                                                         0x400504
#define regBIFPLR1_0_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX                                                5
#define regBIFPLR1_0_LINK_CAP_16GT                                                                      0x400505
#define regBIFPLR1_0_LINK_CAP_16GT_BASE_IDX                                                             5
#define regBIFPLR1_0_LINK_CNTL_16GT                                                                     0x400506
#define regBIFPLR1_0_LINK_CNTL_16GT_BASE_IDX                                                            5
#define regBIFPLR1_0_LINK_STATUS_16GT                                                                   0x400507
#define regBIFPLR1_0_LINK_STATUS_16GT_BASE_IDX                                                          5
#define regBIFPLR1_0_LOCAL_PARITY_MISMATCH_STATUS_16GT                                                  0x400508
#define regBIFPLR1_0_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                         5
#define regBIFPLR1_0_RTM1_PARITY_MISMATCH_STATUS_16GT                                                   0x400509
#define regBIFPLR1_0_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                          5
#define regBIFPLR1_0_RTM2_PARITY_MISMATCH_STATUS_16GT                                                   0x40050a
#define regBIFPLR1_0_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                          5
#define regBIFPLR1_0_LANE_0_EQUALIZATION_CNTL_16GT                                                      0x40050c
#define regBIFPLR1_0_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR1_0_LANE_1_EQUALIZATION_CNTL_16GT                                                      0x40050c
#define regBIFPLR1_0_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR1_0_LANE_2_EQUALIZATION_CNTL_16GT                                                      0x40050c
#define regBIFPLR1_0_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR1_0_LANE_3_EQUALIZATION_CNTL_16GT                                                      0x40050c
#define regBIFPLR1_0_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR1_0_LANE_4_EQUALIZATION_CNTL_16GT                                                      0x40050d
#define regBIFPLR1_0_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR1_0_LANE_5_EQUALIZATION_CNTL_16GT                                                      0x40050d
#define regBIFPLR1_0_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR1_0_LANE_6_EQUALIZATION_CNTL_16GT                                                      0x40050d
#define regBIFPLR1_0_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR1_0_LANE_7_EQUALIZATION_CNTL_16GT                                                      0x40050d
#define regBIFPLR1_0_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR1_0_LANE_8_EQUALIZATION_CNTL_16GT                                                      0x40050e
#define regBIFPLR1_0_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR1_0_LANE_9_EQUALIZATION_CNTL_16GT                                                      0x40050e
#define regBIFPLR1_0_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR1_0_LANE_10_EQUALIZATION_CNTL_16GT                                                     0x40050e
#define regBIFPLR1_0_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR1_0_LANE_11_EQUALIZATION_CNTL_16GT                                                     0x40050e
#define regBIFPLR1_0_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR1_0_LANE_12_EQUALIZATION_CNTL_16GT                                                     0x40050f
#define regBIFPLR1_0_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR1_0_LANE_13_EQUALIZATION_CNTL_16GT                                                     0x40050f
#define regBIFPLR1_0_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR1_0_LANE_14_EQUALIZATION_CNTL_16GT                                                     0x40050f
#define regBIFPLR1_0_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR1_0_LANE_15_EQUALIZATION_CNTL_16GT                                                     0x40050f
#define regBIFPLR1_0_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR1_0_PCIE_MARGINING_ENH_CAP_LIST                                                        0x400510
#define regBIFPLR1_0_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX                                               5
#define regBIFPLR1_0_MARGINING_PORT_CAP                                                                 0x400511
#define regBIFPLR1_0_MARGINING_PORT_CAP_BASE_IDX                                                        5
#define regBIFPLR1_0_MARGINING_PORT_STATUS                                                              0x400511
#define regBIFPLR1_0_MARGINING_PORT_STATUS_BASE_IDX                                                     5
#define regBIFPLR1_0_LANE_0_MARGINING_LANE_CNTL                                                         0x400512
#define regBIFPLR1_0_LANE_0_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR1_0_LANE_0_MARGINING_LANE_STATUS                                                       0x400512
#define regBIFPLR1_0_LANE_0_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR1_0_LANE_1_MARGINING_LANE_CNTL                                                         0x400513
#define regBIFPLR1_0_LANE_1_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR1_0_LANE_1_MARGINING_LANE_STATUS                                                       0x400513
#define regBIFPLR1_0_LANE_1_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR1_0_LANE_2_MARGINING_LANE_CNTL                                                         0x400514
#define regBIFPLR1_0_LANE_2_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR1_0_LANE_2_MARGINING_LANE_STATUS                                                       0x400514
#define regBIFPLR1_0_LANE_2_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR1_0_LANE_3_MARGINING_LANE_CNTL                                                         0x400515
#define regBIFPLR1_0_LANE_3_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR1_0_LANE_3_MARGINING_LANE_STATUS                                                       0x400515
#define regBIFPLR1_0_LANE_3_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR1_0_LANE_4_MARGINING_LANE_CNTL                                                         0x400516
#define regBIFPLR1_0_LANE_4_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR1_0_LANE_4_MARGINING_LANE_STATUS                                                       0x400516
#define regBIFPLR1_0_LANE_4_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR1_0_LANE_5_MARGINING_LANE_CNTL                                                         0x400517
#define regBIFPLR1_0_LANE_5_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR1_0_LANE_5_MARGINING_LANE_STATUS                                                       0x400517
#define regBIFPLR1_0_LANE_5_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR1_0_LANE_6_MARGINING_LANE_CNTL                                                         0x400518
#define regBIFPLR1_0_LANE_6_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR1_0_LANE_6_MARGINING_LANE_STATUS                                                       0x400518
#define regBIFPLR1_0_LANE_6_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR1_0_LANE_7_MARGINING_LANE_CNTL                                                         0x400519
#define regBIFPLR1_0_LANE_7_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR1_0_LANE_7_MARGINING_LANE_STATUS                                                       0x400519
#define regBIFPLR1_0_LANE_7_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR1_0_LANE_8_MARGINING_LANE_CNTL                                                         0x40051a
#define regBIFPLR1_0_LANE_8_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR1_0_LANE_8_MARGINING_LANE_STATUS                                                       0x40051a
#define regBIFPLR1_0_LANE_8_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR1_0_LANE_9_MARGINING_LANE_CNTL                                                         0x40051b
#define regBIFPLR1_0_LANE_9_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR1_0_LANE_9_MARGINING_LANE_STATUS                                                       0x40051b
#define regBIFPLR1_0_LANE_9_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR1_0_LANE_10_MARGINING_LANE_CNTL                                                        0x40051c
#define regBIFPLR1_0_LANE_10_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR1_0_LANE_10_MARGINING_LANE_STATUS                                                      0x40051c
#define regBIFPLR1_0_LANE_10_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR1_0_LANE_11_MARGINING_LANE_CNTL                                                        0x40051d
#define regBIFPLR1_0_LANE_11_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR1_0_LANE_11_MARGINING_LANE_STATUS                                                      0x40051d
#define regBIFPLR1_0_LANE_11_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR1_0_LANE_12_MARGINING_LANE_CNTL                                                        0x40051e
#define regBIFPLR1_0_LANE_12_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR1_0_LANE_12_MARGINING_LANE_STATUS                                                      0x40051e
#define regBIFPLR1_0_LANE_12_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR1_0_LANE_13_MARGINING_LANE_CNTL                                                        0x40051f
#define regBIFPLR1_0_LANE_13_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR1_0_LANE_13_MARGINING_LANE_STATUS                                                      0x40051f
#define regBIFPLR1_0_LANE_13_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR1_0_LANE_14_MARGINING_LANE_CNTL                                                        0x400520
#define regBIFPLR1_0_LANE_14_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR1_0_LANE_14_MARGINING_LANE_STATUS                                                      0x400520
#define regBIFPLR1_0_LANE_14_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR1_0_LANE_15_MARGINING_LANE_CNTL                                                        0x400521
#define regBIFPLR1_0_LANE_15_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR1_0_LANE_15_MARGINING_LANE_STATUS                                                      0x400521
#define regBIFPLR1_0_LANE_15_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR1_0_PCIE_CCIX_CAP_LIST                                                                 0x400522
#define regBIFPLR1_0_PCIE_CCIX_CAP_LIST_BASE_IDX                                                        5
#define regBIFPLR1_0_PCIE_CCIX_HEADER_1                                                                 0x400523
#define regBIFPLR1_0_PCIE_CCIX_HEADER_1_BASE_IDX                                                        5
#define regBIFPLR1_0_PCIE_CCIX_HEADER_2                                                                 0x400524
#define regBIFPLR1_0_PCIE_CCIX_HEADER_2_BASE_IDX                                                        5
#define regBIFPLR1_0_PCIE_CCIX_CAP                                                                      0x400524
#define regBIFPLR1_0_PCIE_CCIX_CAP_BASE_IDX                                                             5
#define regBIFPLR1_0_PCIE_CCIX_ESM_REQD_CAP                                                             0x400525
#define regBIFPLR1_0_PCIE_CCIX_ESM_REQD_CAP_BASE_IDX                                                    5
#define regBIFPLR1_0_PCIE_CCIX_ESM_OPTL_CAP                                                             0x400526
#define regBIFPLR1_0_PCIE_CCIX_ESM_OPTL_CAP_BASE_IDX                                                    5
#define regBIFPLR1_0_PCIE_CCIX_ESM_STATUS                                                               0x400527
#define regBIFPLR1_0_PCIE_CCIX_ESM_STATUS_BASE_IDX                                                      5
#define regBIFPLR1_0_PCIE_CCIX_ESM_CNTL                                                                 0x400528
#define regBIFPLR1_0_PCIE_CCIX_ESM_CNTL_BASE_IDX                                                        5
#define regBIFPLR1_0_ESM_LANE_0_EQUALIZATION_CNTL_20GT                                                  0x400529
#define regBIFPLR1_0_ESM_LANE_0_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR1_0_ESM_LANE_1_EQUALIZATION_CNTL_20GT                                                  0x400529
#define regBIFPLR1_0_ESM_LANE_1_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR1_0_ESM_LANE_2_EQUALIZATION_CNTL_20GT                                                  0x400529
#define regBIFPLR1_0_ESM_LANE_2_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR1_0_ESM_LANE_3_EQUALIZATION_CNTL_20GT                                                  0x400529
#define regBIFPLR1_0_ESM_LANE_3_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR1_0_ESM_LANE_4_EQUALIZATION_CNTL_20GT                                                  0x40052a
#define regBIFPLR1_0_ESM_LANE_4_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR1_0_ESM_LANE_5_EQUALIZATION_CNTL_20GT                                                  0x40052a
#define regBIFPLR1_0_ESM_LANE_5_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR1_0_ESM_LANE_6_EQUALIZATION_CNTL_20GT                                                  0x40052a
#define regBIFPLR1_0_ESM_LANE_6_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR1_0_ESM_LANE_7_EQUALIZATION_CNTL_20GT                                                  0x40052a
#define regBIFPLR1_0_ESM_LANE_7_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR1_0_ESM_LANE_8_EQUALIZATION_CNTL_20GT                                                  0x40052b
#define regBIFPLR1_0_ESM_LANE_8_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR1_0_ESM_LANE_9_EQUALIZATION_CNTL_20GT                                                  0x40052b
#define regBIFPLR1_0_ESM_LANE_9_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR1_0_ESM_LANE_10_EQUALIZATION_CNTL_20GT                                                 0x40052b
#define regBIFPLR1_0_ESM_LANE_10_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR1_0_ESM_LANE_11_EQUALIZATION_CNTL_20GT                                                 0x40052b
#define regBIFPLR1_0_ESM_LANE_11_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR1_0_ESM_LANE_12_EQUALIZATION_CNTL_20GT                                                 0x40052c
#define regBIFPLR1_0_ESM_LANE_12_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR1_0_ESM_LANE_13_EQUALIZATION_CNTL_20GT                                                 0x40052c
#define regBIFPLR1_0_ESM_LANE_13_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR1_0_ESM_LANE_14_EQUALIZATION_CNTL_20GT                                                 0x40052c
#define regBIFPLR1_0_ESM_LANE_14_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR1_0_ESM_LANE_15_EQUALIZATION_CNTL_20GT                                                 0x40052c
#define regBIFPLR1_0_ESM_LANE_15_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR1_0_ESM_LANE_0_EQUALIZATION_CNTL_25GT                                                  0x40052d
#define regBIFPLR1_0_ESM_LANE_0_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR1_0_ESM_LANE_1_EQUALIZATION_CNTL_25GT                                                  0x40052d
#define regBIFPLR1_0_ESM_LANE_1_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR1_0_ESM_LANE_2_EQUALIZATION_CNTL_25GT                                                  0x40052d
#define regBIFPLR1_0_ESM_LANE_2_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR1_0_ESM_LANE_3_EQUALIZATION_CNTL_25GT                                                  0x40052d
#define regBIFPLR1_0_ESM_LANE_3_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR1_0_ESM_LANE_4_EQUALIZATION_CNTL_25GT                                                  0x40052e
#define regBIFPLR1_0_ESM_LANE_4_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR1_0_ESM_LANE_5_EQUALIZATION_CNTL_25GT                                                  0x40052e
#define regBIFPLR1_0_ESM_LANE_5_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR1_0_ESM_LANE_6_EQUALIZATION_CNTL_25GT                                                  0x40052e
#define regBIFPLR1_0_ESM_LANE_6_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR1_0_ESM_LANE_7_EQUALIZATION_CNTL_25GT                                                  0x40052e
#define regBIFPLR1_0_ESM_LANE_7_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR1_0_ESM_LANE_8_EQUALIZATION_CNTL_25GT                                                  0x40052f
#define regBIFPLR1_0_ESM_LANE_8_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR1_0_ESM_LANE_9_EQUALIZATION_CNTL_25GT                                                  0x40052f
#define regBIFPLR1_0_ESM_LANE_9_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR1_0_ESM_LANE_10_EQUALIZATION_CNTL_25GT                                                 0x40052f
#define regBIFPLR1_0_ESM_LANE_10_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR1_0_ESM_LANE_11_EQUALIZATION_CNTL_25GT                                                 0x40052f
#define regBIFPLR1_0_ESM_LANE_11_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR1_0_ESM_LANE_12_EQUALIZATION_CNTL_25GT                                                 0x400530
#define regBIFPLR1_0_ESM_LANE_12_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR1_0_ESM_LANE_13_EQUALIZATION_CNTL_25GT                                                 0x400530
#define regBIFPLR1_0_ESM_LANE_13_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR1_0_ESM_LANE_14_EQUALIZATION_CNTL_25GT                                                 0x400530
#define regBIFPLR1_0_ESM_LANE_14_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR1_0_ESM_LANE_15_EQUALIZATION_CNTL_25GT                                                 0x400530
#define regBIFPLR1_0_ESM_LANE_15_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR1_0_PCIE_CCIX_TRANS_CAP                                                                0x400531
#define regBIFPLR1_0_PCIE_CCIX_TRANS_CAP_BASE_IDX                                                       5
#define regBIFPLR1_0_PCIE_CCIX_TRANS_CNTL                                                               0x400532
#define regBIFPLR1_0_PCIE_CCIX_TRANS_CNTL_BASE_IDX                                                      5


// addressBlock: nbio_pcie0_bifplr2_cfgdecp
// base address: 0x11102000
#define regBIFPLR2_0_VENDOR_ID                                                                          0x400800
#define regBIFPLR2_0_VENDOR_ID_BASE_IDX                                                                 5
#define regBIFPLR2_0_DEVICE_ID                                                                          0x400800
#define regBIFPLR2_0_DEVICE_ID_BASE_IDX                                                                 5
#define regBIFPLR2_0_COMMAND                                                                            0x400801
#define regBIFPLR2_0_COMMAND_BASE_IDX                                                                   5
#define regBIFPLR2_0_STATUS                                                                             0x400801
#define regBIFPLR2_0_STATUS_BASE_IDX                                                                    5
#define regBIFPLR2_0_REVISION_ID                                                                        0x400802
#define regBIFPLR2_0_REVISION_ID_BASE_IDX                                                               5
#define regBIFPLR2_0_PROG_INTERFACE                                                                     0x400802
#define regBIFPLR2_0_PROG_INTERFACE_BASE_IDX                                                            5
#define regBIFPLR2_0_SUB_CLASS                                                                          0x400802
#define regBIFPLR2_0_SUB_CLASS_BASE_IDX                                                                 5
#define regBIFPLR2_0_BASE_CLASS                                                                         0x400802
#define regBIFPLR2_0_BASE_CLASS_BASE_IDX                                                                5
#define regBIFPLR2_0_CACHE_LINE                                                                         0x400803
#define regBIFPLR2_0_CACHE_LINE_BASE_IDX                                                                5
#define regBIFPLR2_0_LATENCY                                                                            0x400803
#define regBIFPLR2_0_LATENCY_BASE_IDX                                                                   5
#define regBIFPLR2_0_HEADER                                                                             0x400803
#define regBIFPLR2_0_HEADER_BASE_IDX                                                                    5
#define regBIFPLR2_0_BIST                                                                               0x400803
#define regBIFPLR2_0_BIST_BASE_IDX                                                                      5
#define regBIFPLR2_0_SUB_BUS_NUMBER_LATENCY                                                             0x400806
#define regBIFPLR2_0_SUB_BUS_NUMBER_LATENCY_BASE_IDX                                                    5
#define regBIFPLR2_0_IO_BASE_LIMIT                                                                      0x400807
#define regBIFPLR2_0_IO_BASE_LIMIT_BASE_IDX                                                             5
#define regBIFPLR2_0_SECONDARY_STATUS                                                                   0x400807
#define regBIFPLR2_0_SECONDARY_STATUS_BASE_IDX                                                          5
#define regBIFPLR2_0_MEM_BASE_LIMIT                                                                     0x400808
#define regBIFPLR2_0_MEM_BASE_LIMIT_BASE_IDX                                                            5
#define regBIFPLR2_0_PREF_BASE_LIMIT                                                                    0x400809
#define regBIFPLR2_0_PREF_BASE_LIMIT_BASE_IDX                                                           5
#define regBIFPLR2_0_PREF_BASE_UPPER                                                                    0x40080a
#define regBIFPLR2_0_PREF_BASE_UPPER_BASE_IDX                                                           5
#define regBIFPLR2_0_PREF_LIMIT_UPPER                                                                   0x40080b
#define regBIFPLR2_0_PREF_LIMIT_UPPER_BASE_IDX                                                          5
#define regBIFPLR2_0_IO_BASE_LIMIT_HI                                                                   0x40080c
#define regBIFPLR2_0_IO_BASE_LIMIT_HI_BASE_IDX                                                          5
#define regBIFPLR2_0_CAP_PTR                                                                            0x40080d
#define regBIFPLR2_0_CAP_PTR_BASE_IDX                                                                   5
#define regBIFPLR2_0_ROM_BASE_ADDR                                                                      0x40080e
#define regBIFPLR2_0_ROM_BASE_ADDR_BASE_IDX                                                             5
#define regBIFPLR2_0_INTERRUPT_LINE                                                                     0x40080f
#define regBIFPLR2_0_INTERRUPT_LINE_BASE_IDX                                                            5
#define regBIFPLR2_0_INTERRUPT_PIN                                                                      0x40080f
#define regBIFPLR2_0_INTERRUPT_PIN_BASE_IDX                                                             5
#define regBIFPLR2_0_IRQ_BRIDGE_CNTL                                                                    0x40080f
#define regBIFPLR2_0_IRQ_BRIDGE_CNTL_BASE_IDX                                                           5
#define regBIFPLR2_0_EXT_BRIDGE_CNTL                                                                    0x400810
#define regBIFPLR2_0_EXT_BRIDGE_CNTL_BASE_IDX                                                           5
#define regBIFPLR2_0_VENDOR_CAP_LIST                                                                    0x400812
#define regBIFPLR2_0_VENDOR_CAP_LIST_BASE_IDX                                                           5
#define regBIFPLR2_0_ADAPTER_ID_W                                                                       0x400813
#define regBIFPLR2_0_ADAPTER_ID_W_BASE_IDX                                                              5
#define regBIFPLR2_0_PMI_CAP_LIST                                                                       0x400814
#define regBIFPLR2_0_PMI_CAP_LIST_BASE_IDX                                                              5
#define regBIFPLR2_0_PMI_CAP                                                                            0x400814
#define regBIFPLR2_0_PMI_CAP_BASE_IDX                                                                   5
#define regBIFPLR2_0_PMI_STATUS_CNTL                                                                    0x400815
#define regBIFPLR2_0_PMI_STATUS_CNTL_BASE_IDX                                                           5
#define regBIFPLR2_0_PCIE_CAP_LIST                                                                      0x400816
#define regBIFPLR2_0_PCIE_CAP_LIST_BASE_IDX                                                             5
#define regBIFPLR2_0_PCIE_CAP                                                                           0x400816
#define regBIFPLR2_0_PCIE_CAP_BASE_IDX                                                                  5
#define regBIFPLR2_0_DEVICE_CAP                                                                         0x400817
#define regBIFPLR2_0_DEVICE_CAP_BASE_IDX                                                                5
#define regBIFPLR2_0_DEVICE_CNTL                                                                        0x400818
#define regBIFPLR2_0_DEVICE_CNTL_BASE_IDX                                                               5
#define regBIFPLR2_0_DEVICE_STATUS                                                                      0x400818
#define regBIFPLR2_0_DEVICE_STATUS_BASE_IDX                                                             5
#define regBIFPLR2_0_LINK_CAP                                                                           0x400819
#define regBIFPLR2_0_LINK_CAP_BASE_IDX                                                                  5
#define regBIFPLR2_0_LINK_CNTL                                                                          0x40081a
#define regBIFPLR2_0_LINK_CNTL_BASE_IDX                                                                 5
#define regBIFPLR2_0_LINK_STATUS                                                                        0x40081a
#define regBIFPLR2_0_LINK_STATUS_BASE_IDX                                                               5
#define regBIFPLR2_0_SLOT_CAP                                                                           0x40081b
#define regBIFPLR2_0_SLOT_CAP_BASE_IDX                                                                  5
#define regBIFPLR2_0_SLOT_CNTL                                                                          0x40081c
#define regBIFPLR2_0_SLOT_CNTL_BASE_IDX                                                                 5
#define regBIFPLR2_0_SLOT_STATUS                                                                        0x40081c
#define regBIFPLR2_0_SLOT_STATUS_BASE_IDX                                                               5
#define regBIFPLR2_0_ROOT_CNTL                                                                          0x40081d
#define regBIFPLR2_0_ROOT_CNTL_BASE_IDX                                                                 5
#define regBIFPLR2_0_ROOT_CAP                                                                           0x40081d
#define regBIFPLR2_0_ROOT_CAP_BASE_IDX                                                                  5
#define regBIFPLR2_0_ROOT_STATUS                                                                        0x40081e
#define regBIFPLR2_0_ROOT_STATUS_BASE_IDX                                                               5
#define regBIFPLR2_0_DEVICE_CAP2                                                                        0x40081f
#define regBIFPLR2_0_DEVICE_CAP2_BASE_IDX                                                               5
#define regBIFPLR2_0_DEVICE_CNTL2                                                                       0x400820
#define regBIFPLR2_0_DEVICE_CNTL2_BASE_IDX                                                              5
#define regBIFPLR2_0_DEVICE_STATUS2                                                                     0x400820
#define regBIFPLR2_0_DEVICE_STATUS2_BASE_IDX                                                            5
#define regBIFPLR2_0_LINK_CAP2                                                                          0x400821
#define regBIFPLR2_0_LINK_CAP2_BASE_IDX                                                                 5
#define regBIFPLR2_0_LINK_CNTL2                                                                         0x400822
#define regBIFPLR2_0_LINK_CNTL2_BASE_IDX                                                                5
#define regBIFPLR2_0_LINK_STATUS2                                                                       0x400822
#define regBIFPLR2_0_LINK_STATUS2_BASE_IDX                                                              5
#define regBIFPLR2_0_SLOT_CAP2                                                                          0x400823
#define regBIFPLR2_0_SLOT_CAP2_BASE_IDX                                                                 5
#define regBIFPLR2_0_SLOT_CNTL2                                                                         0x400824
#define regBIFPLR2_0_SLOT_CNTL2_BASE_IDX                                                                5
#define regBIFPLR2_0_SLOT_STATUS2                                                                       0x400824
#define regBIFPLR2_0_SLOT_STATUS2_BASE_IDX                                                              5
#define regBIFPLR2_0_MSI_CAP_LIST                                                                       0x400828
#define regBIFPLR2_0_MSI_CAP_LIST_BASE_IDX                                                              5
#define regBIFPLR2_0_MSI_MSG_CNTL                                                                       0x400828
#define regBIFPLR2_0_MSI_MSG_CNTL_BASE_IDX                                                              5
#define regBIFPLR2_0_MSI_MSG_ADDR_LO                                                                    0x400829
#define regBIFPLR2_0_MSI_MSG_ADDR_LO_BASE_IDX                                                           5
#define regBIFPLR2_0_MSI_MSG_ADDR_HI                                                                    0x40082a
#define regBIFPLR2_0_MSI_MSG_ADDR_HI_BASE_IDX                                                           5
#define regBIFPLR2_0_MSI_MSG_DATA                                                                       0x40082a
#define regBIFPLR2_0_MSI_MSG_DATA_BASE_IDX                                                              5
#define regBIFPLR2_0_MSI_MSG_DATA_64                                                                    0x40082b
#define regBIFPLR2_0_MSI_MSG_DATA_64_BASE_IDX                                                           5
#define regBIFPLR2_0_SSID_CAP_LIST                                                                      0x400830
#define regBIFPLR2_0_SSID_CAP_LIST_BASE_IDX                                                             5
#define regBIFPLR2_0_SSID_CAP                                                                           0x400831
#define regBIFPLR2_0_SSID_CAP_BASE_IDX                                                                  5
#define regBIFPLR2_0_MSI_MAP_CAP_LIST                                                                   0x400832
#define regBIFPLR2_0_MSI_MAP_CAP_LIST_BASE_IDX                                                          5
#define regBIFPLR2_0_MSI_MAP_CAP                                                                        0x400832
#define regBIFPLR2_0_MSI_MAP_CAP_BASE_IDX                                                               5
#define regBIFPLR2_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                                  0x400840
#define regBIFPLR2_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIFPLR2_0_PCIE_VENDOR_SPECIFIC_HDR                                                           0x400841
#define regBIFPLR2_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                                  5
#define regBIFPLR2_0_PCIE_VENDOR_SPECIFIC1                                                              0x400842
#define regBIFPLR2_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                                     5
#define regBIFPLR2_0_PCIE_VENDOR_SPECIFIC2                                                              0x400843
#define regBIFPLR2_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                                     5
#define regBIFPLR2_0_PCIE_VC_ENH_CAP_LIST                                                               0x400844
#define regBIFPLR2_0_PCIE_VC_ENH_CAP_LIST_BASE_IDX                                                      5
#define regBIFPLR2_0_PCIE_PORT_VC_CAP_REG1                                                              0x400845
#define regBIFPLR2_0_PCIE_PORT_VC_CAP_REG1_BASE_IDX                                                     5
#define regBIFPLR2_0_PCIE_PORT_VC_CAP_REG2                                                              0x400846
#define regBIFPLR2_0_PCIE_PORT_VC_CAP_REG2_BASE_IDX                                                     5
#define regBIFPLR2_0_PCIE_PORT_VC_CNTL                                                                  0x400847
#define regBIFPLR2_0_PCIE_PORT_VC_CNTL_BASE_IDX                                                         5
#define regBIFPLR2_0_PCIE_PORT_VC_STATUS                                                                0x400847
#define regBIFPLR2_0_PCIE_PORT_VC_STATUS_BASE_IDX                                                       5
#define regBIFPLR2_0_PCIE_VC0_RESOURCE_CAP                                                              0x400848
#define regBIFPLR2_0_PCIE_VC0_RESOURCE_CAP_BASE_IDX                                                     5
#define regBIFPLR2_0_PCIE_VC0_RESOURCE_CNTL                                                             0x400849
#define regBIFPLR2_0_PCIE_VC0_RESOURCE_CNTL_BASE_IDX                                                    5
#define regBIFPLR2_0_PCIE_VC0_RESOURCE_STATUS                                                           0x40084a
#define regBIFPLR2_0_PCIE_VC0_RESOURCE_STATUS_BASE_IDX                                                  5
#define regBIFPLR2_0_PCIE_VC1_RESOURCE_CAP                                                              0x40084b
#define regBIFPLR2_0_PCIE_VC1_RESOURCE_CAP_BASE_IDX                                                     5
#define regBIFPLR2_0_PCIE_VC1_RESOURCE_CNTL                                                             0x40084c
#define regBIFPLR2_0_PCIE_VC1_RESOURCE_CNTL_BASE_IDX                                                    5
#define regBIFPLR2_0_PCIE_VC1_RESOURCE_STATUS                                                           0x40084d
#define regBIFPLR2_0_PCIE_VC1_RESOURCE_STATUS_BASE_IDX                                                  5
#define regBIFPLR2_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                                   0x400850
#define regBIFPLR2_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX                                          5
#define regBIFPLR2_0_PCIE_DEV_SERIAL_NUM_DW1                                                            0x400851
#define regBIFPLR2_0_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX                                                   5
#define regBIFPLR2_0_PCIE_DEV_SERIAL_NUM_DW2                                                            0x400852
#define regBIFPLR2_0_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX                                                   5
#define regBIFPLR2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                                      0x400854
#define regBIFPLR2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                             5
#define regBIFPLR2_0_PCIE_UNCORR_ERR_STATUS                                                             0x400855
#define regBIFPLR2_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                                    5
#define regBIFPLR2_0_PCIE_UNCORR_ERR_MASK                                                               0x400856
#define regBIFPLR2_0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                                      5
#define regBIFPLR2_0_PCIE_UNCORR_ERR_SEVERITY                                                           0x400857
#define regBIFPLR2_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                                  5
#define regBIFPLR2_0_PCIE_CORR_ERR_STATUS                                                               0x400858
#define regBIFPLR2_0_PCIE_CORR_ERR_STATUS_BASE_IDX                                                      5
#define regBIFPLR2_0_PCIE_CORR_ERR_MASK                                                                 0x400859
#define regBIFPLR2_0_PCIE_CORR_ERR_MASK_BASE_IDX                                                        5
#define regBIFPLR2_0_PCIE_ADV_ERR_CAP_CNTL                                                              0x40085a
#define regBIFPLR2_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                                     5
#define regBIFPLR2_0_PCIE_HDR_LOG0                                                                      0x40085b
#define regBIFPLR2_0_PCIE_HDR_LOG0_BASE_IDX                                                             5
#define regBIFPLR2_0_PCIE_HDR_LOG1                                                                      0x40085c
#define regBIFPLR2_0_PCIE_HDR_LOG1_BASE_IDX                                                             5
#define regBIFPLR2_0_PCIE_HDR_LOG2                                                                      0x40085d
#define regBIFPLR2_0_PCIE_HDR_LOG2_BASE_IDX                                                             5
#define regBIFPLR2_0_PCIE_HDR_LOG3                                                                      0x40085e
#define regBIFPLR2_0_PCIE_HDR_LOG3_BASE_IDX                                                             5
#define regBIFPLR2_0_PCIE_ROOT_ERR_CMD                                                                  0x40085f
#define regBIFPLR2_0_PCIE_ROOT_ERR_CMD_BASE_IDX                                                         5
#define regBIFPLR2_0_PCIE_ROOT_ERR_STATUS                                                               0x400860
#define regBIFPLR2_0_PCIE_ROOT_ERR_STATUS_BASE_IDX                                                      5
#define regBIFPLR2_0_PCIE_ERR_SRC_ID                                                                    0x400861
#define regBIFPLR2_0_PCIE_ERR_SRC_ID_BASE_IDX                                                           5
#define regBIFPLR2_0_PCIE_TLP_PREFIX_LOG0                                                               0x400862
#define regBIFPLR2_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                                      5
#define regBIFPLR2_0_PCIE_TLP_PREFIX_LOG1                                                               0x400863
#define regBIFPLR2_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                                      5
#define regBIFPLR2_0_PCIE_TLP_PREFIX_LOG2                                                               0x400864
#define regBIFPLR2_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                                      5
#define regBIFPLR2_0_PCIE_TLP_PREFIX_LOG3                                                               0x400865
#define regBIFPLR2_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                                      5
#define regBIFPLR2_0_PCIE_SECONDARY_ENH_CAP_LIST                                                        0x40089c
#define regBIFPLR2_0_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX                                               5
#define regBIFPLR2_0_PCIE_LINK_CNTL3                                                                    0x40089d
#define regBIFPLR2_0_PCIE_LINK_CNTL3_BASE_IDX                                                           5
#define regBIFPLR2_0_PCIE_LANE_ERROR_STATUS                                                             0x40089e
#define regBIFPLR2_0_PCIE_LANE_ERROR_STATUS_BASE_IDX                                                    5
#define regBIFPLR2_0_PCIE_LANE_0_EQUALIZATION_CNTL                                                      0x40089f
#define regBIFPLR2_0_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR2_0_PCIE_LANE_1_EQUALIZATION_CNTL                                                      0x40089f
#define regBIFPLR2_0_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR2_0_PCIE_LANE_2_EQUALIZATION_CNTL                                                      0x4008a0
#define regBIFPLR2_0_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR2_0_PCIE_LANE_3_EQUALIZATION_CNTL                                                      0x4008a0
#define regBIFPLR2_0_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR2_0_PCIE_LANE_4_EQUALIZATION_CNTL                                                      0x4008a1
#define regBIFPLR2_0_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR2_0_PCIE_LANE_5_EQUALIZATION_CNTL                                                      0x4008a1
#define regBIFPLR2_0_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR2_0_PCIE_LANE_6_EQUALIZATION_CNTL                                                      0x4008a2
#define regBIFPLR2_0_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR2_0_PCIE_LANE_7_EQUALIZATION_CNTL                                                      0x4008a2
#define regBIFPLR2_0_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR2_0_PCIE_LANE_8_EQUALIZATION_CNTL                                                      0x4008a3
#define regBIFPLR2_0_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR2_0_PCIE_LANE_9_EQUALIZATION_CNTL                                                      0x4008a3
#define regBIFPLR2_0_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR2_0_PCIE_LANE_10_EQUALIZATION_CNTL                                                     0x4008a4
#define regBIFPLR2_0_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR2_0_PCIE_LANE_11_EQUALIZATION_CNTL                                                     0x4008a4
#define regBIFPLR2_0_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR2_0_PCIE_LANE_12_EQUALIZATION_CNTL                                                     0x4008a5
#define regBIFPLR2_0_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR2_0_PCIE_LANE_13_EQUALIZATION_CNTL                                                     0x4008a5
#define regBIFPLR2_0_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR2_0_PCIE_LANE_14_EQUALIZATION_CNTL                                                     0x4008a6
#define regBIFPLR2_0_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR2_0_PCIE_LANE_15_EQUALIZATION_CNTL                                                     0x4008a6
#define regBIFPLR2_0_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR2_0_PCIE_ACS_ENH_CAP_LIST                                                              0x4008a8
#define regBIFPLR2_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR2_0_PCIE_ACS_CAP                                                                       0x4008a9
#define regBIFPLR2_0_PCIE_ACS_CAP_BASE_IDX                                                              5
#define regBIFPLR2_0_PCIE_ACS_CNTL                                                                      0x4008a9
#define regBIFPLR2_0_PCIE_ACS_CNTL_BASE_IDX                                                             5
#define regBIFPLR2_0_PCIE_MC_ENH_CAP_LIST                                                               0x4008bc
#define regBIFPLR2_0_PCIE_MC_ENH_CAP_LIST_BASE_IDX                                                      5
#define regBIFPLR2_0_PCIE_MC_CAP                                                                        0x4008bd
#define regBIFPLR2_0_PCIE_MC_CAP_BASE_IDX                                                               5
#define regBIFPLR2_0_PCIE_MC_CNTL                                                                       0x4008bd
#define regBIFPLR2_0_PCIE_MC_CNTL_BASE_IDX                                                              5
#define regBIFPLR2_0_PCIE_MC_ADDR0                                                                      0x4008be
#define regBIFPLR2_0_PCIE_MC_ADDR0_BASE_IDX                                                             5
#define regBIFPLR2_0_PCIE_MC_ADDR1                                                                      0x4008bf
#define regBIFPLR2_0_PCIE_MC_ADDR1_BASE_IDX                                                             5
#define regBIFPLR2_0_PCIE_MC_RCV0                                                                       0x4008c0
#define regBIFPLR2_0_PCIE_MC_RCV0_BASE_IDX                                                              5
#define regBIFPLR2_0_PCIE_MC_RCV1                                                                       0x4008c1
#define regBIFPLR2_0_PCIE_MC_RCV1_BASE_IDX                                                              5
#define regBIFPLR2_0_PCIE_MC_BLOCK_ALL0                                                                 0x4008c2
#define regBIFPLR2_0_PCIE_MC_BLOCK_ALL0_BASE_IDX                                                        5
#define regBIFPLR2_0_PCIE_MC_BLOCK_ALL1                                                                 0x4008c3
#define regBIFPLR2_0_PCIE_MC_BLOCK_ALL1_BASE_IDX                                                        5
#define regBIFPLR2_0_PCIE_MC_BLOCK_UNTRANSLATED_0                                                       0x4008c4
#define regBIFPLR2_0_PCIE_MC_BLOCK_UNTRANSLATED_0_BASE_IDX                                              5
#define regBIFPLR2_0_PCIE_MC_BLOCK_UNTRANSLATED_1                                                       0x4008c5
#define regBIFPLR2_0_PCIE_MC_BLOCK_UNTRANSLATED_1_BASE_IDX                                              5
#define regBIFPLR2_0_PCIE_MC_OVERLAY_BAR0                                                               0x4008c6
#define regBIFPLR2_0_PCIE_MC_OVERLAY_BAR0_BASE_IDX                                                      5
#define regBIFPLR2_0_PCIE_MC_OVERLAY_BAR1                                                               0x4008c7
#define regBIFPLR2_0_PCIE_MC_OVERLAY_BAR1_BASE_IDX                                                      5
#define regBIFPLR2_0_PCIE_L1_PM_SUB_CAP_LIST                                                            0x4008dc
#define regBIFPLR2_0_PCIE_L1_PM_SUB_CAP_LIST_BASE_IDX                                                   5
#define regBIFPLR2_0_PCIE_L1_PM_SUB_CAP                                                                 0x4008dd
#define regBIFPLR2_0_PCIE_L1_PM_SUB_CAP_BASE_IDX                                                        5
#define regBIFPLR2_0_PCIE_L1_PM_SUB_CNTL                                                                0x4008de
#define regBIFPLR2_0_PCIE_L1_PM_SUB_CNTL_BASE_IDX                                                       5
#define regBIFPLR2_0_PCIE_L1_PM_SUB_CNTL2                                                               0x4008df
#define regBIFPLR2_0_PCIE_L1_PM_SUB_CNTL2_BASE_IDX                                                      5
#define regBIFPLR2_0_PCIE_DPC_ENH_CAP_LIST                                                              0x4008e0
#define regBIFPLR2_0_PCIE_DPC_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR2_0_PCIE_DPC_CAP_LIST                                                                  0x4008e1
#define regBIFPLR2_0_PCIE_DPC_CAP_LIST_BASE_IDX                                                         5
#define regBIFPLR2_0_PCIE_DPC_CNTL                                                                      0x4008e1
#define regBIFPLR2_0_PCIE_DPC_CNTL_BASE_IDX                                                             5
#define regBIFPLR2_0_PCIE_DPC_STATUS                                                                    0x4008e2
#define regBIFPLR2_0_PCIE_DPC_STATUS_BASE_IDX                                                           5
#define regBIFPLR2_0_PCIE_DPC_ERROR_SOURCE_ID                                                           0x4008e2
#define regBIFPLR2_0_PCIE_DPC_ERROR_SOURCE_ID_BASE_IDX                                                  5
#define regBIFPLR2_0_PCIE_RP_PIO_STATUS                                                                 0x4008e3
#define regBIFPLR2_0_PCIE_RP_PIO_STATUS_BASE_IDX                                                        5
#define regBIFPLR2_0_PCIE_RP_PIO_MASK                                                                   0x4008e4
#define regBIFPLR2_0_PCIE_RP_PIO_MASK_BASE_IDX                                                          5
#define regBIFPLR2_0_PCIE_RP_PIO_SEVERITY                                                               0x4008e5
#define regBIFPLR2_0_PCIE_RP_PIO_SEVERITY_BASE_IDX                                                      5
#define regBIFPLR2_0_PCIE_RP_PIO_SYSERROR                                                               0x4008e6
#define regBIFPLR2_0_PCIE_RP_PIO_SYSERROR_BASE_IDX                                                      5
#define regBIFPLR2_0_PCIE_RP_PIO_EXCEPTION                                                              0x4008e7
#define regBIFPLR2_0_PCIE_RP_PIO_EXCEPTION_BASE_IDX                                                     5
#define regBIFPLR2_0_PCIE_RP_PIO_HDR_LOG0                                                               0x4008e8
#define regBIFPLR2_0_PCIE_RP_PIO_HDR_LOG0_BASE_IDX                                                      5
#define regBIFPLR2_0_PCIE_RP_PIO_HDR_LOG1                                                               0x4008e9
#define regBIFPLR2_0_PCIE_RP_PIO_HDR_LOG1_BASE_IDX                                                      5
#define regBIFPLR2_0_PCIE_RP_PIO_HDR_LOG2                                                               0x4008ea
#define regBIFPLR2_0_PCIE_RP_PIO_HDR_LOG2_BASE_IDX                                                      5
#define regBIFPLR2_0_PCIE_RP_PIO_HDR_LOG3                                                               0x4008eb
#define regBIFPLR2_0_PCIE_RP_PIO_HDR_LOG3_BASE_IDX                                                      5
#define regBIFPLR2_0_PCIE_RP_PIO_PREFIX_LOG0                                                            0x4008ed
#define regBIFPLR2_0_PCIE_RP_PIO_PREFIX_LOG0_BASE_IDX                                                   5
#define regBIFPLR2_0_PCIE_RP_PIO_PREFIX_LOG1                                                            0x4008ee
#define regBIFPLR2_0_PCIE_RP_PIO_PREFIX_LOG1_BASE_IDX                                                   5
#define regBIFPLR2_0_PCIE_RP_PIO_PREFIX_LOG2                                                            0x4008ef
#define regBIFPLR2_0_PCIE_RP_PIO_PREFIX_LOG2_BASE_IDX                                                   5
#define regBIFPLR2_0_PCIE_RP_PIO_PREFIX_LOG3                                                            0x4008f0
#define regBIFPLR2_0_PCIE_RP_PIO_PREFIX_LOG3_BASE_IDX                                                   5
#define regBIFPLR2_0_PCIE_ESM_CAP_LIST                                                                  0x4008f1
#define regBIFPLR2_0_PCIE_ESM_CAP_LIST_BASE_IDX                                                         5
#define regBIFPLR2_0_PCIE_ESM_HEADER_1                                                                  0x4008f2
#define regBIFPLR2_0_PCIE_ESM_HEADER_1_BASE_IDX                                                         5
#define regBIFPLR2_0_PCIE_ESM_HEADER_2                                                                  0x4008f3
#define regBIFPLR2_0_PCIE_ESM_HEADER_2_BASE_IDX                                                         5
#define regBIFPLR2_0_PCIE_ESM_STATUS                                                                    0x4008f3
#define regBIFPLR2_0_PCIE_ESM_STATUS_BASE_IDX                                                           5
#define regBIFPLR2_0_PCIE_ESM_CTRL                                                                      0x4008f4
#define regBIFPLR2_0_PCIE_ESM_CTRL_BASE_IDX                                                             5
#define regBIFPLR2_0_PCIE_ESM_CAP_1                                                                     0x4008f5
#define regBIFPLR2_0_PCIE_ESM_CAP_1_BASE_IDX                                                            5
#define regBIFPLR2_0_PCIE_ESM_CAP_2                                                                     0x4008f6
#define regBIFPLR2_0_PCIE_ESM_CAP_2_BASE_IDX                                                            5
#define regBIFPLR2_0_PCIE_ESM_CAP_3                                                                     0x4008f7
#define regBIFPLR2_0_PCIE_ESM_CAP_3_BASE_IDX                                                            5
#define regBIFPLR2_0_PCIE_ESM_CAP_4                                                                     0x4008f8
#define regBIFPLR2_0_PCIE_ESM_CAP_4_BASE_IDX                                                            5
#define regBIFPLR2_0_PCIE_ESM_CAP_5                                                                     0x4008f9
#define regBIFPLR2_0_PCIE_ESM_CAP_5_BASE_IDX                                                            5
#define regBIFPLR2_0_PCIE_ESM_CAP_6                                                                     0x4008fa
#define regBIFPLR2_0_PCIE_ESM_CAP_6_BASE_IDX                                                            5
#define regBIFPLR2_0_PCIE_ESM_CAP_7                                                                     0x4008fb
#define regBIFPLR2_0_PCIE_ESM_CAP_7_BASE_IDX                                                            5
#define regBIFPLR2_0_PCIE_DLF_ENH_CAP_LIST                                                              0x400900
#define regBIFPLR2_0_PCIE_DLF_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR2_0_DATA_LINK_FEATURE_CAP                                                              0x400901
#define regBIFPLR2_0_DATA_LINK_FEATURE_CAP_BASE_IDX                                                     5
#define regBIFPLR2_0_DATA_LINK_FEATURE_STATUS                                                           0x400902
#define regBIFPLR2_0_DATA_LINK_FEATURE_STATUS_BASE_IDX                                                  5
#define regBIFPLR2_0_PCIE_PHY_16GT_ENH_CAP_LIST                                                         0x400904
#define regBIFPLR2_0_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX                                                5
#define regBIFPLR2_0_LINK_CAP_16GT                                                                      0x400905
#define regBIFPLR2_0_LINK_CAP_16GT_BASE_IDX                                                             5
#define regBIFPLR2_0_LINK_CNTL_16GT                                                                     0x400906
#define regBIFPLR2_0_LINK_CNTL_16GT_BASE_IDX                                                            5
#define regBIFPLR2_0_LINK_STATUS_16GT                                                                   0x400907
#define regBIFPLR2_0_LINK_STATUS_16GT_BASE_IDX                                                          5
#define regBIFPLR2_0_LOCAL_PARITY_MISMATCH_STATUS_16GT                                                  0x400908
#define regBIFPLR2_0_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                         5
#define regBIFPLR2_0_RTM1_PARITY_MISMATCH_STATUS_16GT                                                   0x400909
#define regBIFPLR2_0_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                          5
#define regBIFPLR2_0_RTM2_PARITY_MISMATCH_STATUS_16GT                                                   0x40090a
#define regBIFPLR2_0_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                          5
#define regBIFPLR2_0_LANE_0_EQUALIZATION_CNTL_16GT                                                      0x40090c
#define regBIFPLR2_0_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR2_0_LANE_1_EQUALIZATION_CNTL_16GT                                                      0x40090c
#define regBIFPLR2_0_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR2_0_LANE_2_EQUALIZATION_CNTL_16GT                                                      0x40090c
#define regBIFPLR2_0_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR2_0_LANE_3_EQUALIZATION_CNTL_16GT                                                      0x40090c
#define regBIFPLR2_0_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR2_0_LANE_4_EQUALIZATION_CNTL_16GT                                                      0x40090d
#define regBIFPLR2_0_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR2_0_LANE_5_EQUALIZATION_CNTL_16GT                                                      0x40090d
#define regBIFPLR2_0_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR2_0_LANE_6_EQUALIZATION_CNTL_16GT                                                      0x40090d
#define regBIFPLR2_0_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR2_0_LANE_7_EQUALIZATION_CNTL_16GT                                                      0x40090d
#define regBIFPLR2_0_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR2_0_LANE_8_EQUALIZATION_CNTL_16GT                                                      0x40090e
#define regBIFPLR2_0_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR2_0_LANE_9_EQUALIZATION_CNTL_16GT                                                      0x40090e
#define regBIFPLR2_0_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR2_0_LANE_10_EQUALIZATION_CNTL_16GT                                                     0x40090e
#define regBIFPLR2_0_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR2_0_LANE_11_EQUALIZATION_CNTL_16GT                                                     0x40090e
#define regBIFPLR2_0_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR2_0_LANE_12_EQUALIZATION_CNTL_16GT                                                     0x40090f
#define regBIFPLR2_0_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR2_0_LANE_13_EQUALIZATION_CNTL_16GT                                                     0x40090f
#define regBIFPLR2_0_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR2_0_LANE_14_EQUALIZATION_CNTL_16GT                                                     0x40090f
#define regBIFPLR2_0_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR2_0_LANE_15_EQUALIZATION_CNTL_16GT                                                     0x40090f
#define regBIFPLR2_0_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR2_0_PCIE_MARGINING_ENH_CAP_LIST                                                        0x400910
#define regBIFPLR2_0_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX                                               5
#define regBIFPLR2_0_MARGINING_PORT_CAP                                                                 0x400911
#define regBIFPLR2_0_MARGINING_PORT_CAP_BASE_IDX                                                        5
#define regBIFPLR2_0_MARGINING_PORT_STATUS                                                              0x400911
#define regBIFPLR2_0_MARGINING_PORT_STATUS_BASE_IDX                                                     5
#define regBIFPLR2_0_LANE_0_MARGINING_LANE_CNTL                                                         0x400912
#define regBIFPLR2_0_LANE_0_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR2_0_LANE_0_MARGINING_LANE_STATUS                                                       0x400912
#define regBIFPLR2_0_LANE_0_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR2_0_LANE_1_MARGINING_LANE_CNTL                                                         0x400913
#define regBIFPLR2_0_LANE_1_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR2_0_LANE_1_MARGINING_LANE_STATUS                                                       0x400913
#define regBIFPLR2_0_LANE_1_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR2_0_LANE_2_MARGINING_LANE_CNTL                                                         0x400914
#define regBIFPLR2_0_LANE_2_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR2_0_LANE_2_MARGINING_LANE_STATUS                                                       0x400914
#define regBIFPLR2_0_LANE_2_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR2_0_LANE_3_MARGINING_LANE_CNTL                                                         0x400915
#define regBIFPLR2_0_LANE_3_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR2_0_LANE_3_MARGINING_LANE_STATUS                                                       0x400915
#define regBIFPLR2_0_LANE_3_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR2_0_LANE_4_MARGINING_LANE_CNTL                                                         0x400916
#define regBIFPLR2_0_LANE_4_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR2_0_LANE_4_MARGINING_LANE_STATUS                                                       0x400916
#define regBIFPLR2_0_LANE_4_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR2_0_LANE_5_MARGINING_LANE_CNTL                                                         0x400917
#define regBIFPLR2_0_LANE_5_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR2_0_LANE_5_MARGINING_LANE_STATUS                                                       0x400917
#define regBIFPLR2_0_LANE_5_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR2_0_LANE_6_MARGINING_LANE_CNTL                                                         0x400918
#define regBIFPLR2_0_LANE_6_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR2_0_LANE_6_MARGINING_LANE_STATUS                                                       0x400918
#define regBIFPLR2_0_LANE_6_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR2_0_LANE_7_MARGINING_LANE_CNTL                                                         0x400919
#define regBIFPLR2_0_LANE_7_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR2_0_LANE_7_MARGINING_LANE_STATUS                                                       0x400919
#define regBIFPLR2_0_LANE_7_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR2_0_LANE_8_MARGINING_LANE_CNTL                                                         0x40091a
#define regBIFPLR2_0_LANE_8_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR2_0_LANE_8_MARGINING_LANE_STATUS                                                       0x40091a
#define regBIFPLR2_0_LANE_8_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR2_0_LANE_9_MARGINING_LANE_CNTL                                                         0x40091b
#define regBIFPLR2_0_LANE_9_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR2_0_LANE_9_MARGINING_LANE_STATUS                                                       0x40091b
#define regBIFPLR2_0_LANE_9_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR2_0_LANE_10_MARGINING_LANE_CNTL                                                        0x40091c
#define regBIFPLR2_0_LANE_10_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR2_0_LANE_10_MARGINING_LANE_STATUS                                                      0x40091c
#define regBIFPLR2_0_LANE_10_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR2_0_LANE_11_MARGINING_LANE_CNTL                                                        0x40091d
#define regBIFPLR2_0_LANE_11_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR2_0_LANE_11_MARGINING_LANE_STATUS                                                      0x40091d
#define regBIFPLR2_0_LANE_11_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR2_0_LANE_12_MARGINING_LANE_CNTL                                                        0x40091e
#define regBIFPLR2_0_LANE_12_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR2_0_LANE_12_MARGINING_LANE_STATUS                                                      0x40091e
#define regBIFPLR2_0_LANE_12_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR2_0_LANE_13_MARGINING_LANE_CNTL                                                        0x40091f
#define regBIFPLR2_0_LANE_13_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR2_0_LANE_13_MARGINING_LANE_STATUS                                                      0x40091f
#define regBIFPLR2_0_LANE_13_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR2_0_LANE_14_MARGINING_LANE_CNTL                                                        0x400920
#define regBIFPLR2_0_LANE_14_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR2_0_LANE_14_MARGINING_LANE_STATUS                                                      0x400920
#define regBIFPLR2_0_LANE_14_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR2_0_LANE_15_MARGINING_LANE_CNTL                                                        0x400921
#define regBIFPLR2_0_LANE_15_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR2_0_LANE_15_MARGINING_LANE_STATUS                                                      0x400921
#define regBIFPLR2_0_LANE_15_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR2_0_PCIE_CCIX_CAP_LIST                                                                 0x400922
#define regBIFPLR2_0_PCIE_CCIX_CAP_LIST_BASE_IDX                                                        5
#define regBIFPLR2_0_PCIE_CCIX_HEADER_1                                                                 0x400923
#define regBIFPLR2_0_PCIE_CCIX_HEADER_1_BASE_IDX                                                        5
#define regBIFPLR2_0_PCIE_CCIX_HEADER_2                                                                 0x400924
#define regBIFPLR2_0_PCIE_CCIX_HEADER_2_BASE_IDX                                                        5
#define regBIFPLR2_0_PCIE_CCIX_CAP                                                                      0x400924
#define regBIFPLR2_0_PCIE_CCIX_CAP_BASE_IDX                                                             5
#define regBIFPLR2_0_PCIE_CCIX_ESM_REQD_CAP                                                             0x400925
#define regBIFPLR2_0_PCIE_CCIX_ESM_REQD_CAP_BASE_IDX                                                    5
#define regBIFPLR2_0_PCIE_CCIX_ESM_OPTL_CAP                                                             0x400926
#define regBIFPLR2_0_PCIE_CCIX_ESM_OPTL_CAP_BASE_IDX                                                    5
#define regBIFPLR2_0_PCIE_CCIX_ESM_STATUS                                                               0x400927
#define regBIFPLR2_0_PCIE_CCIX_ESM_STATUS_BASE_IDX                                                      5
#define regBIFPLR2_0_PCIE_CCIX_ESM_CNTL                                                                 0x400928
#define regBIFPLR2_0_PCIE_CCIX_ESM_CNTL_BASE_IDX                                                        5
#define regBIFPLR2_0_ESM_LANE_0_EQUALIZATION_CNTL_20GT                                                  0x400929
#define regBIFPLR2_0_ESM_LANE_0_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR2_0_ESM_LANE_1_EQUALIZATION_CNTL_20GT                                                  0x400929
#define regBIFPLR2_0_ESM_LANE_1_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR2_0_ESM_LANE_2_EQUALIZATION_CNTL_20GT                                                  0x400929
#define regBIFPLR2_0_ESM_LANE_2_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR2_0_ESM_LANE_3_EQUALIZATION_CNTL_20GT                                                  0x400929
#define regBIFPLR2_0_ESM_LANE_3_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR2_0_ESM_LANE_4_EQUALIZATION_CNTL_20GT                                                  0x40092a
#define regBIFPLR2_0_ESM_LANE_4_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR2_0_ESM_LANE_5_EQUALIZATION_CNTL_20GT                                                  0x40092a
#define regBIFPLR2_0_ESM_LANE_5_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR2_0_ESM_LANE_6_EQUALIZATION_CNTL_20GT                                                  0x40092a
#define regBIFPLR2_0_ESM_LANE_6_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR2_0_ESM_LANE_7_EQUALIZATION_CNTL_20GT                                                  0x40092a
#define regBIFPLR2_0_ESM_LANE_7_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR2_0_ESM_LANE_8_EQUALIZATION_CNTL_20GT                                                  0x40092b
#define regBIFPLR2_0_ESM_LANE_8_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR2_0_ESM_LANE_9_EQUALIZATION_CNTL_20GT                                                  0x40092b
#define regBIFPLR2_0_ESM_LANE_9_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR2_0_ESM_LANE_10_EQUALIZATION_CNTL_20GT                                                 0x40092b
#define regBIFPLR2_0_ESM_LANE_10_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR2_0_ESM_LANE_11_EQUALIZATION_CNTL_20GT                                                 0x40092b
#define regBIFPLR2_0_ESM_LANE_11_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR2_0_ESM_LANE_12_EQUALIZATION_CNTL_20GT                                                 0x40092c
#define regBIFPLR2_0_ESM_LANE_12_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR2_0_ESM_LANE_13_EQUALIZATION_CNTL_20GT                                                 0x40092c
#define regBIFPLR2_0_ESM_LANE_13_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR2_0_ESM_LANE_14_EQUALIZATION_CNTL_20GT                                                 0x40092c
#define regBIFPLR2_0_ESM_LANE_14_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR2_0_ESM_LANE_15_EQUALIZATION_CNTL_20GT                                                 0x40092c
#define regBIFPLR2_0_ESM_LANE_15_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR2_0_ESM_LANE_0_EQUALIZATION_CNTL_25GT                                                  0x40092d
#define regBIFPLR2_0_ESM_LANE_0_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR2_0_ESM_LANE_1_EQUALIZATION_CNTL_25GT                                                  0x40092d
#define regBIFPLR2_0_ESM_LANE_1_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR2_0_ESM_LANE_2_EQUALIZATION_CNTL_25GT                                                  0x40092d
#define regBIFPLR2_0_ESM_LANE_2_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR2_0_ESM_LANE_3_EQUALIZATION_CNTL_25GT                                                  0x40092d
#define regBIFPLR2_0_ESM_LANE_3_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR2_0_ESM_LANE_4_EQUALIZATION_CNTL_25GT                                                  0x40092e
#define regBIFPLR2_0_ESM_LANE_4_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR2_0_ESM_LANE_5_EQUALIZATION_CNTL_25GT                                                  0x40092e
#define regBIFPLR2_0_ESM_LANE_5_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR2_0_ESM_LANE_6_EQUALIZATION_CNTL_25GT                                                  0x40092e
#define regBIFPLR2_0_ESM_LANE_6_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR2_0_ESM_LANE_7_EQUALIZATION_CNTL_25GT                                                  0x40092e
#define regBIFPLR2_0_ESM_LANE_7_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR2_0_ESM_LANE_8_EQUALIZATION_CNTL_25GT                                                  0x40092f
#define regBIFPLR2_0_ESM_LANE_8_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR2_0_ESM_LANE_9_EQUALIZATION_CNTL_25GT                                                  0x40092f
#define regBIFPLR2_0_ESM_LANE_9_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR2_0_ESM_LANE_10_EQUALIZATION_CNTL_25GT                                                 0x40092f
#define regBIFPLR2_0_ESM_LANE_10_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR2_0_ESM_LANE_11_EQUALIZATION_CNTL_25GT                                                 0x40092f
#define regBIFPLR2_0_ESM_LANE_11_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR2_0_ESM_LANE_12_EQUALIZATION_CNTL_25GT                                                 0x400930
#define regBIFPLR2_0_ESM_LANE_12_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR2_0_ESM_LANE_13_EQUALIZATION_CNTL_25GT                                                 0x400930
#define regBIFPLR2_0_ESM_LANE_13_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR2_0_ESM_LANE_14_EQUALIZATION_CNTL_25GT                                                 0x400930
#define regBIFPLR2_0_ESM_LANE_14_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR2_0_ESM_LANE_15_EQUALIZATION_CNTL_25GT                                                 0x400930
#define regBIFPLR2_0_ESM_LANE_15_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR2_0_PCIE_CCIX_TRANS_CAP                                                                0x400931
#define regBIFPLR2_0_PCIE_CCIX_TRANS_CAP_BASE_IDX                                                       5
#define regBIFPLR2_0_PCIE_CCIX_TRANS_CNTL                                                               0x400932
#define regBIFPLR2_0_PCIE_CCIX_TRANS_CNTL_BASE_IDX                                                      5


// addressBlock: nbio_pcie0_bifplr3_cfgdecp
// base address: 0x11103000
#define regBIFPLR3_0_VENDOR_ID                                                                          0x400c00
#define regBIFPLR3_0_VENDOR_ID_BASE_IDX                                                                 5
#define regBIFPLR3_0_DEVICE_ID                                                                          0x400c00
#define regBIFPLR3_0_DEVICE_ID_BASE_IDX                                                                 5
#define regBIFPLR3_0_COMMAND                                                                            0x400c01
#define regBIFPLR3_0_COMMAND_BASE_IDX                                                                   5
#define regBIFPLR3_0_STATUS                                                                             0x400c01
#define regBIFPLR3_0_STATUS_BASE_IDX                                                                    5
#define regBIFPLR3_0_REVISION_ID                                                                        0x400c02
#define regBIFPLR3_0_REVISION_ID_BASE_IDX                                                               5
#define regBIFPLR3_0_PROG_INTERFACE                                                                     0x400c02
#define regBIFPLR3_0_PROG_INTERFACE_BASE_IDX                                                            5
#define regBIFPLR3_0_SUB_CLASS                                                                          0x400c02
#define regBIFPLR3_0_SUB_CLASS_BASE_IDX                                                                 5
#define regBIFPLR3_0_BASE_CLASS                                                                         0x400c02
#define regBIFPLR3_0_BASE_CLASS_BASE_IDX                                                                5
#define regBIFPLR3_0_CACHE_LINE                                                                         0x400c03
#define regBIFPLR3_0_CACHE_LINE_BASE_IDX                                                                5
#define regBIFPLR3_0_LATENCY                                                                            0x400c03
#define regBIFPLR3_0_LATENCY_BASE_IDX                                                                   5
#define regBIFPLR3_0_HEADER                                                                             0x400c03
#define regBIFPLR3_0_HEADER_BASE_IDX                                                                    5
#define regBIFPLR3_0_BIST                                                                               0x400c03
#define regBIFPLR3_0_BIST_BASE_IDX                                                                      5
#define regBIFPLR3_0_SUB_BUS_NUMBER_LATENCY                                                             0x400c06
#define regBIFPLR3_0_SUB_BUS_NUMBER_LATENCY_BASE_IDX                                                    5
#define regBIFPLR3_0_IO_BASE_LIMIT                                                                      0x400c07
#define regBIFPLR3_0_IO_BASE_LIMIT_BASE_IDX                                                             5
#define regBIFPLR3_0_SECONDARY_STATUS                                                                   0x400c07
#define regBIFPLR3_0_SECONDARY_STATUS_BASE_IDX                                                          5
#define regBIFPLR3_0_MEM_BASE_LIMIT                                                                     0x400c08
#define regBIFPLR3_0_MEM_BASE_LIMIT_BASE_IDX                                                            5
#define regBIFPLR3_0_PREF_BASE_LIMIT                                                                    0x400c09
#define regBIFPLR3_0_PREF_BASE_LIMIT_BASE_IDX                                                           5
#define regBIFPLR3_0_PREF_BASE_UPPER                                                                    0x400c0a
#define regBIFPLR3_0_PREF_BASE_UPPER_BASE_IDX                                                           5
#define regBIFPLR3_0_PREF_LIMIT_UPPER                                                                   0x400c0b
#define regBIFPLR3_0_PREF_LIMIT_UPPER_BASE_IDX                                                          5
#define regBIFPLR3_0_IO_BASE_LIMIT_HI                                                                   0x400c0c
#define regBIFPLR3_0_IO_BASE_LIMIT_HI_BASE_IDX                                                          5
#define regBIFPLR3_0_CAP_PTR                                                                            0x400c0d
#define regBIFPLR3_0_CAP_PTR_BASE_IDX                                                                   5
#define regBIFPLR3_0_ROM_BASE_ADDR                                                                      0x400c0e
#define regBIFPLR3_0_ROM_BASE_ADDR_BASE_IDX                                                             5
#define regBIFPLR3_0_INTERRUPT_LINE                                                                     0x400c0f
#define regBIFPLR3_0_INTERRUPT_LINE_BASE_IDX                                                            5
#define regBIFPLR3_0_INTERRUPT_PIN                                                                      0x400c0f
#define regBIFPLR3_0_INTERRUPT_PIN_BASE_IDX                                                             5
#define regBIFPLR3_0_IRQ_BRIDGE_CNTL                                                                    0x400c0f
#define regBIFPLR3_0_IRQ_BRIDGE_CNTL_BASE_IDX                                                           5
#define regBIFPLR3_0_EXT_BRIDGE_CNTL                                                                    0x400c10
#define regBIFPLR3_0_EXT_BRIDGE_CNTL_BASE_IDX                                                           5
#define regBIFPLR3_0_VENDOR_CAP_LIST                                                                    0x400c12
#define regBIFPLR3_0_VENDOR_CAP_LIST_BASE_IDX                                                           5
#define regBIFPLR3_0_ADAPTER_ID_W                                                                       0x400c13
#define regBIFPLR3_0_ADAPTER_ID_W_BASE_IDX                                                              5
#define regBIFPLR3_0_PMI_CAP_LIST                                                                       0x400c14
#define regBIFPLR3_0_PMI_CAP_LIST_BASE_IDX                                                              5
#define regBIFPLR3_0_PMI_CAP                                                                            0x400c14
#define regBIFPLR3_0_PMI_CAP_BASE_IDX                                                                   5
#define regBIFPLR3_0_PMI_STATUS_CNTL                                                                    0x400c15
#define regBIFPLR3_0_PMI_STATUS_CNTL_BASE_IDX                                                           5
#define regBIFPLR3_0_PCIE_CAP_LIST                                                                      0x400c16
#define regBIFPLR3_0_PCIE_CAP_LIST_BASE_IDX                                                             5
#define regBIFPLR3_0_PCIE_CAP                                                                           0x400c16
#define regBIFPLR3_0_PCIE_CAP_BASE_IDX                                                                  5
#define regBIFPLR3_0_DEVICE_CAP                                                                         0x400c17
#define regBIFPLR3_0_DEVICE_CAP_BASE_IDX                                                                5
#define regBIFPLR3_0_DEVICE_CNTL                                                                        0x400c18
#define regBIFPLR3_0_DEVICE_CNTL_BASE_IDX                                                               5
#define regBIFPLR3_0_DEVICE_STATUS                                                                      0x400c18
#define regBIFPLR3_0_DEVICE_STATUS_BASE_IDX                                                             5
#define regBIFPLR3_0_LINK_CAP                                                                           0x400c19
#define regBIFPLR3_0_LINK_CAP_BASE_IDX                                                                  5
#define regBIFPLR3_0_LINK_CNTL                                                                          0x400c1a
#define regBIFPLR3_0_LINK_CNTL_BASE_IDX                                                                 5
#define regBIFPLR3_0_LINK_STATUS                                                                        0x400c1a
#define regBIFPLR3_0_LINK_STATUS_BASE_IDX                                                               5
#define regBIFPLR3_0_SLOT_CAP                                                                           0x400c1b
#define regBIFPLR3_0_SLOT_CAP_BASE_IDX                                                                  5
#define regBIFPLR3_0_SLOT_CNTL                                                                          0x400c1c
#define regBIFPLR3_0_SLOT_CNTL_BASE_IDX                                                                 5
#define regBIFPLR3_0_SLOT_STATUS                                                                        0x400c1c
#define regBIFPLR3_0_SLOT_STATUS_BASE_IDX                                                               5
#define regBIFPLR3_0_ROOT_CNTL                                                                          0x400c1d
#define regBIFPLR3_0_ROOT_CNTL_BASE_IDX                                                                 5
#define regBIFPLR3_0_ROOT_CAP                                                                           0x400c1d
#define regBIFPLR3_0_ROOT_CAP_BASE_IDX                                                                  5
#define regBIFPLR3_0_ROOT_STATUS                                                                        0x400c1e
#define regBIFPLR3_0_ROOT_STATUS_BASE_IDX                                                               5
#define regBIFPLR3_0_DEVICE_CAP2                                                                        0x400c1f
#define regBIFPLR3_0_DEVICE_CAP2_BASE_IDX                                                               5
#define regBIFPLR3_0_DEVICE_CNTL2                                                                       0x400c20
#define regBIFPLR3_0_DEVICE_CNTL2_BASE_IDX                                                              5
#define regBIFPLR3_0_DEVICE_STATUS2                                                                     0x400c20
#define regBIFPLR3_0_DEVICE_STATUS2_BASE_IDX                                                            5
#define regBIFPLR3_0_LINK_CAP2                                                                          0x400c21
#define regBIFPLR3_0_LINK_CAP2_BASE_IDX                                                                 5
#define regBIFPLR3_0_LINK_CNTL2                                                                         0x400c22
#define regBIFPLR3_0_LINK_CNTL2_BASE_IDX                                                                5
#define regBIFPLR3_0_LINK_STATUS2                                                                       0x400c22
#define regBIFPLR3_0_LINK_STATUS2_BASE_IDX                                                              5
#define regBIFPLR3_0_SLOT_CAP2                                                                          0x400c23
#define regBIFPLR3_0_SLOT_CAP2_BASE_IDX                                                                 5
#define regBIFPLR3_0_SLOT_CNTL2                                                                         0x400c24
#define regBIFPLR3_0_SLOT_CNTL2_BASE_IDX                                                                5
#define regBIFPLR3_0_SLOT_STATUS2                                                                       0x400c24
#define regBIFPLR3_0_SLOT_STATUS2_BASE_IDX                                                              5
#define regBIFPLR3_0_MSI_CAP_LIST                                                                       0x400c28
#define regBIFPLR3_0_MSI_CAP_LIST_BASE_IDX                                                              5
#define regBIFPLR3_0_MSI_MSG_CNTL                                                                       0x400c28
#define regBIFPLR3_0_MSI_MSG_CNTL_BASE_IDX                                                              5
#define regBIFPLR3_0_MSI_MSG_ADDR_LO                                                                    0x400c29
#define regBIFPLR3_0_MSI_MSG_ADDR_LO_BASE_IDX                                                           5
#define regBIFPLR3_0_MSI_MSG_ADDR_HI                                                                    0x400c2a
#define regBIFPLR3_0_MSI_MSG_ADDR_HI_BASE_IDX                                                           5
#define regBIFPLR3_0_MSI_MSG_DATA                                                                       0x400c2a
#define regBIFPLR3_0_MSI_MSG_DATA_BASE_IDX                                                              5
#define regBIFPLR3_0_MSI_MSG_DATA_64                                                                    0x400c2b
#define regBIFPLR3_0_MSI_MSG_DATA_64_BASE_IDX                                                           5
#define regBIFPLR3_0_SSID_CAP_LIST                                                                      0x400c30
#define regBIFPLR3_0_SSID_CAP_LIST_BASE_IDX                                                             5
#define regBIFPLR3_0_SSID_CAP                                                                           0x400c31
#define regBIFPLR3_0_SSID_CAP_BASE_IDX                                                                  5
#define regBIFPLR3_0_MSI_MAP_CAP_LIST                                                                   0x400c32
#define regBIFPLR3_0_MSI_MAP_CAP_LIST_BASE_IDX                                                          5
#define regBIFPLR3_0_MSI_MAP_CAP                                                                        0x400c32
#define regBIFPLR3_0_MSI_MAP_CAP_BASE_IDX                                                               5
#define regBIFPLR3_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                                  0x400c40
#define regBIFPLR3_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIFPLR3_0_PCIE_VENDOR_SPECIFIC_HDR                                                           0x400c41
#define regBIFPLR3_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                                  5
#define regBIFPLR3_0_PCIE_VENDOR_SPECIFIC1                                                              0x400c42
#define regBIFPLR3_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                                     5
#define regBIFPLR3_0_PCIE_VENDOR_SPECIFIC2                                                              0x400c43
#define regBIFPLR3_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                                     5
#define regBIFPLR3_0_PCIE_VC_ENH_CAP_LIST                                                               0x400c44
#define regBIFPLR3_0_PCIE_VC_ENH_CAP_LIST_BASE_IDX                                                      5
#define regBIFPLR3_0_PCIE_PORT_VC_CAP_REG1                                                              0x400c45
#define regBIFPLR3_0_PCIE_PORT_VC_CAP_REG1_BASE_IDX                                                     5
#define regBIFPLR3_0_PCIE_PORT_VC_CAP_REG2                                                              0x400c46
#define regBIFPLR3_0_PCIE_PORT_VC_CAP_REG2_BASE_IDX                                                     5
#define regBIFPLR3_0_PCIE_PORT_VC_CNTL                                                                  0x400c47
#define regBIFPLR3_0_PCIE_PORT_VC_CNTL_BASE_IDX                                                         5
#define regBIFPLR3_0_PCIE_PORT_VC_STATUS                                                                0x400c47
#define regBIFPLR3_0_PCIE_PORT_VC_STATUS_BASE_IDX                                                       5
#define regBIFPLR3_0_PCIE_VC0_RESOURCE_CAP                                                              0x400c48
#define regBIFPLR3_0_PCIE_VC0_RESOURCE_CAP_BASE_IDX                                                     5
#define regBIFPLR3_0_PCIE_VC0_RESOURCE_CNTL                                                             0x400c49
#define regBIFPLR3_0_PCIE_VC0_RESOURCE_CNTL_BASE_IDX                                                    5
#define regBIFPLR3_0_PCIE_VC0_RESOURCE_STATUS                                                           0x400c4a
#define regBIFPLR3_0_PCIE_VC0_RESOURCE_STATUS_BASE_IDX                                                  5
#define regBIFPLR3_0_PCIE_VC1_RESOURCE_CAP                                                              0x400c4b
#define regBIFPLR3_0_PCIE_VC1_RESOURCE_CAP_BASE_IDX                                                     5
#define regBIFPLR3_0_PCIE_VC1_RESOURCE_CNTL                                                             0x400c4c
#define regBIFPLR3_0_PCIE_VC1_RESOURCE_CNTL_BASE_IDX                                                    5
#define regBIFPLR3_0_PCIE_VC1_RESOURCE_STATUS                                                           0x400c4d
#define regBIFPLR3_0_PCIE_VC1_RESOURCE_STATUS_BASE_IDX                                                  5
#define regBIFPLR3_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                                   0x400c50
#define regBIFPLR3_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX                                          5
#define regBIFPLR3_0_PCIE_DEV_SERIAL_NUM_DW1                                                            0x400c51
#define regBIFPLR3_0_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX                                                   5
#define regBIFPLR3_0_PCIE_DEV_SERIAL_NUM_DW2                                                            0x400c52
#define regBIFPLR3_0_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX                                                   5
#define regBIFPLR3_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                                      0x400c54
#define regBIFPLR3_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                             5
#define regBIFPLR3_0_PCIE_UNCORR_ERR_STATUS                                                             0x400c55
#define regBIFPLR3_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                                    5
#define regBIFPLR3_0_PCIE_UNCORR_ERR_MASK                                                               0x400c56
#define regBIFPLR3_0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                                      5
#define regBIFPLR3_0_PCIE_UNCORR_ERR_SEVERITY                                                           0x400c57
#define regBIFPLR3_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                                  5
#define regBIFPLR3_0_PCIE_CORR_ERR_STATUS                                                               0x400c58
#define regBIFPLR3_0_PCIE_CORR_ERR_STATUS_BASE_IDX                                                      5
#define regBIFPLR3_0_PCIE_CORR_ERR_MASK                                                                 0x400c59
#define regBIFPLR3_0_PCIE_CORR_ERR_MASK_BASE_IDX                                                        5
#define regBIFPLR3_0_PCIE_ADV_ERR_CAP_CNTL                                                              0x400c5a
#define regBIFPLR3_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                                     5
#define regBIFPLR3_0_PCIE_HDR_LOG0                                                                      0x400c5b
#define regBIFPLR3_0_PCIE_HDR_LOG0_BASE_IDX                                                             5
#define regBIFPLR3_0_PCIE_HDR_LOG1                                                                      0x400c5c
#define regBIFPLR3_0_PCIE_HDR_LOG1_BASE_IDX                                                             5
#define regBIFPLR3_0_PCIE_HDR_LOG2                                                                      0x400c5d
#define regBIFPLR3_0_PCIE_HDR_LOG2_BASE_IDX                                                             5
#define regBIFPLR3_0_PCIE_HDR_LOG3                                                                      0x400c5e
#define regBIFPLR3_0_PCIE_HDR_LOG3_BASE_IDX                                                             5
#define regBIFPLR3_0_PCIE_ROOT_ERR_CMD                                                                  0x400c5f
#define regBIFPLR3_0_PCIE_ROOT_ERR_CMD_BASE_IDX                                                         5
#define regBIFPLR3_0_PCIE_ROOT_ERR_STATUS                                                               0x400c60
#define regBIFPLR3_0_PCIE_ROOT_ERR_STATUS_BASE_IDX                                                      5
#define regBIFPLR3_0_PCIE_ERR_SRC_ID                                                                    0x400c61
#define regBIFPLR3_0_PCIE_ERR_SRC_ID_BASE_IDX                                                           5
#define regBIFPLR3_0_PCIE_TLP_PREFIX_LOG0                                                               0x400c62
#define regBIFPLR3_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                                      5
#define regBIFPLR3_0_PCIE_TLP_PREFIX_LOG1                                                               0x400c63
#define regBIFPLR3_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                                      5
#define regBIFPLR3_0_PCIE_TLP_PREFIX_LOG2                                                               0x400c64
#define regBIFPLR3_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                                      5
#define regBIFPLR3_0_PCIE_TLP_PREFIX_LOG3                                                               0x400c65
#define regBIFPLR3_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                                      5
#define regBIFPLR3_0_PCIE_SECONDARY_ENH_CAP_LIST                                                        0x400c9c
#define regBIFPLR3_0_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX                                               5
#define regBIFPLR3_0_PCIE_LINK_CNTL3                                                                    0x400c9d
#define regBIFPLR3_0_PCIE_LINK_CNTL3_BASE_IDX                                                           5
#define regBIFPLR3_0_PCIE_LANE_ERROR_STATUS                                                             0x400c9e
#define regBIFPLR3_0_PCIE_LANE_ERROR_STATUS_BASE_IDX                                                    5
#define regBIFPLR3_0_PCIE_LANE_0_EQUALIZATION_CNTL                                                      0x400c9f
#define regBIFPLR3_0_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR3_0_PCIE_LANE_1_EQUALIZATION_CNTL                                                      0x400c9f
#define regBIFPLR3_0_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR3_0_PCIE_LANE_2_EQUALIZATION_CNTL                                                      0x400ca0
#define regBIFPLR3_0_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR3_0_PCIE_LANE_3_EQUALIZATION_CNTL                                                      0x400ca0
#define regBIFPLR3_0_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR3_0_PCIE_LANE_4_EQUALIZATION_CNTL                                                      0x400ca1
#define regBIFPLR3_0_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR3_0_PCIE_LANE_5_EQUALIZATION_CNTL                                                      0x400ca1
#define regBIFPLR3_0_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR3_0_PCIE_LANE_6_EQUALIZATION_CNTL                                                      0x400ca2
#define regBIFPLR3_0_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR3_0_PCIE_LANE_7_EQUALIZATION_CNTL                                                      0x400ca2
#define regBIFPLR3_0_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR3_0_PCIE_LANE_8_EQUALIZATION_CNTL                                                      0x400ca3
#define regBIFPLR3_0_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR3_0_PCIE_LANE_9_EQUALIZATION_CNTL                                                      0x400ca3
#define regBIFPLR3_0_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR3_0_PCIE_LANE_10_EQUALIZATION_CNTL                                                     0x400ca4
#define regBIFPLR3_0_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR3_0_PCIE_LANE_11_EQUALIZATION_CNTL                                                     0x400ca4
#define regBIFPLR3_0_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR3_0_PCIE_LANE_12_EQUALIZATION_CNTL                                                     0x400ca5
#define regBIFPLR3_0_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR3_0_PCIE_LANE_13_EQUALIZATION_CNTL                                                     0x400ca5
#define regBIFPLR3_0_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR3_0_PCIE_LANE_14_EQUALIZATION_CNTL                                                     0x400ca6
#define regBIFPLR3_0_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR3_0_PCIE_LANE_15_EQUALIZATION_CNTL                                                     0x400ca6
#define regBIFPLR3_0_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR3_0_PCIE_ACS_ENH_CAP_LIST                                                              0x400ca8
#define regBIFPLR3_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR3_0_PCIE_ACS_CAP                                                                       0x400ca9
#define regBIFPLR3_0_PCIE_ACS_CAP_BASE_IDX                                                              5
#define regBIFPLR3_0_PCIE_ACS_CNTL                                                                      0x400ca9
#define regBIFPLR3_0_PCIE_ACS_CNTL_BASE_IDX                                                             5
#define regBIFPLR3_0_PCIE_MC_ENH_CAP_LIST                                                               0x400cbc
#define regBIFPLR3_0_PCIE_MC_ENH_CAP_LIST_BASE_IDX                                                      5
#define regBIFPLR3_0_PCIE_MC_CAP                                                                        0x400cbd
#define regBIFPLR3_0_PCIE_MC_CAP_BASE_IDX                                                               5
#define regBIFPLR3_0_PCIE_MC_CNTL                                                                       0x400cbd
#define regBIFPLR3_0_PCIE_MC_CNTL_BASE_IDX                                                              5
#define regBIFPLR3_0_PCIE_MC_ADDR0                                                                      0x400cbe
#define regBIFPLR3_0_PCIE_MC_ADDR0_BASE_IDX                                                             5
#define regBIFPLR3_0_PCIE_MC_ADDR1                                                                      0x400cbf
#define regBIFPLR3_0_PCIE_MC_ADDR1_BASE_IDX                                                             5
#define regBIFPLR3_0_PCIE_MC_RCV0                                                                       0x400cc0
#define regBIFPLR3_0_PCIE_MC_RCV0_BASE_IDX                                                              5
#define regBIFPLR3_0_PCIE_MC_RCV1                                                                       0x400cc1
#define regBIFPLR3_0_PCIE_MC_RCV1_BASE_IDX                                                              5
#define regBIFPLR3_0_PCIE_MC_BLOCK_ALL0                                                                 0x400cc2
#define regBIFPLR3_0_PCIE_MC_BLOCK_ALL0_BASE_IDX                                                        5
#define regBIFPLR3_0_PCIE_MC_BLOCK_ALL1                                                                 0x400cc3
#define regBIFPLR3_0_PCIE_MC_BLOCK_ALL1_BASE_IDX                                                        5
#define regBIFPLR3_0_PCIE_MC_BLOCK_UNTRANSLATED_0                                                       0x400cc4
#define regBIFPLR3_0_PCIE_MC_BLOCK_UNTRANSLATED_0_BASE_IDX                                              5
#define regBIFPLR3_0_PCIE_MC_BLOCK_UNTRANSLATED_1                                                       0x400cc5
#define regBIFPLR3_0_PCIE_MC_BLOCK_UNTRANSLATED_1_BASE_IDX                                              5
#define regBIFPLR3_0_PCIE_MC_OVERLAY_BAR0                                                               0x400cc6
#define regBIFPLR3_0_PCIE_MC_OVERLAY_BAR0_BASE_IDX                                                      5
#define regBIFPLR3_0_PCIE_MC_OVERLAY_BAR1                                                               0x400cc7
#define regBIFPLR3_0_PCIE_MC_OVERLAY_BAR1_BASE_IDX                                                      5
#define regBIFPLR3_0_PCIE_L1_PM_SUB_CAP_LIST                                                            0x400cdc
#define regBIFPLR3_0_PCIE_L1_PM_SUB_CAP_LIST_BASE_IDX                                                   5
#define regBIFPLR3_0_PCIE_L1_PM_SUB_CAP                                                                 0x400cdd
#define regBIFPLR3_0_PCIE_L1_PM_SUB_CAP_BASE_IDX                                                        5
#define regBIFPLR3_0_PCIE_L1_PM_SUB_CNTL                                                                0x400cde
#define regBIFPLR3_0_PCIE_L1_PM_SUB_CNTL_BASE_IDX                                                       5
#define regBIFPLR3_0_PCIE_L1_PM_SUB_CNTL2                                                               0x400cdf
#define regBIFPLR3_0_PCIE_L1_PM_SUB_CNTL2_BASE_IDX                                                      5
#define regBIFPLR3_0_PCIE_DPC_ENH_CAP_LIST                                                              0x400ce0
#define regBIFPLR3_0_PCIE_DPC_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR3_0_PCIE_DPC_CAP_LIST                                                                  0x400ce1
#define regBIFPLR3_0_PCIE_DPC_CAP_LIST_BASE_IDX                                                         5
#define regBIFPLR3_0_PCIE_DPC_CNTL                                                                      0x400ce1
#define regBIFPLR3_0_PCIE_DPC_CNTL_BASE_IDX                                                             5
#define regBIFPLR3_0_PCIE_DPC_STATUS                                                                    0x400ce2
#define regBIFPLR3_0_PCIE_DPC_STATUS_BASE_IDX                                                           5
#define regBIFPLR3_0_PCIE_DPC_ERROR_SOURCE_ID                                                           0x400ce2
#define regBIFPLR3_0_PCIE_DPC_ERROR_SOURCE_ID_BASE_IDX                                                  5
#define regBIFPLR3_0_PCIE_RP_PIO_STATUS                                                                 0x400ce3
#define regBIFPLR3_0_PCIE_RP_PIO_STATUS_BASE_IDX                                                        5
#define regBIFPLR3_0_PCIE_RP_PIO_MASK                                                                   0x400ce4
#define regBIFPLR3_0_PCIE_RP_PIO_MASK_BASE_IDX                                                          5
#define regBIFPLR3_0_PCIE_RP_PIO_SEVERITY                                                               0x400ce5
#define regBIFPLR3_0_PCIE_RP_PIO_SEVERITY_BASE_IDX                                                      5
#define regBIFPLR3_0_PCIE_RP_PIO_SYSERROR                                                               0x400ce6
#define regBIFPLR3_0_PCIE_RP_PIO_SYSERROR_BASE_IDX                                                      5
#define regBIFPLR3_0_PCIE_RP_PIO_EXCEPTION                                                              0x400ce7
#define regBIFPLR3_0_PCIE_RP_PIO_EXCEPTION_BASE_IDX                                                     5
#define regBIFPLR3_0_PCIE_RP_PIO_HDR_LOG0                                                               0x400ce8
#define regBIFPLR3_0_PCIE_RP_PIO_HDR_LOG0_BASE_IDX                                                      5
#define regBIFPLR3_0_PCIE_RP_PIO_HDR_LOG1                                                               0x400ce9
#define regBIFPLR3_0_PCIE_RP_PIO_HDR_LOG1_BASE_IDX                                                      5
#define regBIFPLR3_0_PCIE_RP_PIO_HDR_LOG2                                                               0x400cea
#define regBIFPLR3_0_PCIE_RP_PIO_HDR_LOG2_BASE_IDX                                                      5
#define regBIFPLR3_0_PCIE_RP_PIO_HDR_LOG3                                                               0x400ceb
#define regBIFPLR3_0_PCIE_RP_PIO_HDR_LOG3_BASE_IDX                                                      5
#define regBIFPLR3_0_PCIE_RP_PIO_PREFIX_LOG0                                                            0x400ced
#define regBIFPLR3_0_PCIE_RP_PIO_PREFIX_LOG0_BASE_IDX                                                   5
#define regBIFPLR3_0_PCIE_RP_PIO_PREFIX_LOG1                                                            0x400cee
#define regBIFPLR3_0_PCIE_RP_PIO_PREFIX_LOG1_BASE_IDX                                                   5
#define regBIFPLR3_0_PCIE_RP_PIO_PREFIX_LOG2                                                            0x400cef
#define regBIFPLR3_0_PCIE_RP_PIO_PREFIX_LOG2_BASE_IDX                                                   5
#define regBIFPLR3_0_PCIE_RP_PIO_PREFIX_LOG3                                                            0x400cf0
#define regBIFPLR3_0_PCIE_RP_PIO_PREFIX_LOG3_BASE_IDX                                                   5
#define regBIFPLR3_0_PCIE_ESM_CAP_LIST                                                                  0x400cf1
#define regBIFPLR3_0_PCIE_ESM_CAP_LIST_BASE_IDX                                                         5
#define regBIFPLR3_0_PCIE_ESM_HEADER_1                                                                  0x400cf2
#define regBIFPLR3_0_PCIE_ESM_HEADER_1_BASE_IDX                                                         5
#define regBIFPLR3_0_PCIE_ESM_HEADER_2                                                                  0x400cf3
#define regBIFPLR3_0_PCIE_ESM_HEADER_2_BASE_IDX                                                         5
#define regBIFPLR3_0_PCIE_ESM_STATUS                                                                    0x400cf3
#define regBIFPLR3_0_PCIE_ESM_STATUS_BASE_IDX                                                           5
#define regBIFPLR3_0_PCIE_ESM_CTRL                                                                      0x400cf4
#define regBIFPLR3_0_PCIE_ESM_CTRL_BASE_IDX                                                             5
#define regBIFPLR3_0_PCIE_ESM_CAP_1                                                                     0x400cf5
#define regBIFPLR3_0_PCIE_ESM_CAP_1_BASE_IDX                                                            5
#define regBIFPLR3_0_PCIE_ESM_CAP_2                                                                     0x400cf6
#define regBIFPLR3_0_PCIE_ESM_CAP_2_BASE_IDX                                                            5
#define regBIFPLR3_0_PCIE_ESM_CAP_3                                                                     0x400cf7
#define regBIFPLR3_0_PCIE_ESM_CAP_3_BASE_IDX                                                            5
#define regBIFPLR3_0_PCIE_ESM_CAP_4                                                                     0x400cf8
#define regBIFPLR3_0_PCIE_ESM_CAP_4_BASE_IDX                                                            5
#define regBIFPLR3_0_PCIE_ESM_CAP_5                                                                     0x400cf9
#define regBIFPLR3_0_PCIE_ESM_CAP_5_BASE_IDX                                                            5
#define regBIFPLR3_0_PCIE_ESM_CAP_6                                                                     0x400cfa
#define regBIFPLR3_0_PCIE_ESM_CAP_6_BASE_IDX                                                            5
#define regBIFPLR3_0_PCIE_ESM_CAP_7                                                                     0x400cfb
#define regBIFPLR3_0_PCIE_ESM_CAP_7_BASE_IDX                                                            5
#define regBIFPLR3_0_PCIE_DLF_ENH_CAP_LIST                                                              0x400d00
#define regBIFPLR3_0_PCIE_DLF_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR3_0_DATA_LINK_FEATURE_CAP                                                              0x400d01
#define regBIFPLR3_0_DATA_LINK_FEATURE_CAP_BASE_IDX                                                     5
#define regBIFPLR3_0_DATA_LINK_FEATURE_STATUS                                                           0x400d02
#define regBIFPLR3_0_DATA_LINK_FEATURE_STATUS_BASE_IDX                                                  5
#define regBIFPLR3_0_PCIE_PHY_16GT_ENH_CAP_LIST                                                         0x400d04
#define regBIFPLR3_0_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX                                                5
#define regBIFPLR3_0_LINK_CAP_16GT                                                                      0x400d05
#define regBIFPLR3_0_LINK_CAP_16GT_BASE_IDX                                                             5
#define regBIFPLR3_0_LINK_CNTL_16GT                                                                     0x400d06
#define regBIFPLR3_0_LINK_CNTL_16GT_BASE_IDX                                                            5
#define regBIFPLR3_0_LINK_STATUS_16GT                                                                   0x400d07
#define regBIFPLR3_0_LINK_STATUS_16GT_BASE_IDX                                                          5
#define regBIFPLR3_0_LOCAL_PARITY_MISMATCH_STATUS_16GT                                                  0x400d08
#define regBIFPLR3_0_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                         5
#define regBIFPLR3_0_RTM1_PARITY_MISMATCH_STATUS_16GT                                                   0x400d09
#define regBIFPLR3_0_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                          5
#define regBIFPLR3_0_RTM2_PARITY_MISMATCH_STATUS_16GT                                                   0x400d0a
#define regBIFPLR3_0_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                          5
#define regBIFPLR3_0_LANE_0_EQUALIZATION_CNTL_16GT                                                      0x400d0c
#define regBIFPLR3_0_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR3_0_LANE_1_EQUALIZATION_CNTL_16GT                                                      0x400d0c
#define regBIFPLR3_0_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR3_0_LANE_2_EQUALIZATION_CNTL_16GT                                                      0x400d0c
#define regBIFPLR3_0_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR3_0_LANE_3_EQUALIZATION_CNTL_16GT                                                      0x400d0c
#define regBIFPLR3_0_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR3_0_LANE_4_EQUALIZATION_CNTL_16GT                                                      0x400d0d
#define regBIFPLR3_0_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR3_0_LANE_5_EQUALIZATION_CNTL_16GT                                                      0x400d0d
#define regBIFPLR3_0_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR3_0_LANE_6_EQUALIZATION_CNTL_16GT                                                      0x400d0d
#define regBIFPLR3_0_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR3_0_LANE_7_EQUALIZATION_CNTL_16GT                                                      0x400d0d
#define regBIFPLR3_0_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR3_0_LANE_8_EQUALIZATION_CNTL_16GT                                                      0x400d0e
#define regBIFPLR3_0_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR3_0_LANE_9_EQUALIZATION_CNTL_16GT                                                      0x400d0e
#define regBIFPLR3_0_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR3_0_LANE_10_EQUALIZATION_CNTL_16GT                                                     0x400d0e
#define regBIFPLR3_0_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR3_0_LANE_11_EQUALIZATION_CNTL_16GT                                                     0x400d0e
#define regBIFPLR3_0_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR3_0_LANE_12_EQUALIZATION_CNTL_16GT                                                     0x400d0f
#define regBIFPLR3_0_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR3_0_LANE_13_EQUALIZATION_CNTL_16GT                                                     0x400d0f
#define regBIFPLR3_0_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR3_0_LANE_14_EQUALIZATION_CNTL_16GT                                                     0x400d0f
#define regBIFPLR3_0_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR3_0_LANE_15_EQUALIZATION_CNTL_16GT                                                     0x400d0f
#define regBIFPLR3_0_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR3_0_PCIE_MARGINING_ENH_CAP_LIST                                                        0x400d10
#define regBIFPLR3_0_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX                                               5
#define regBIFPLR3_0_MARGINING_PORT_CAP                                                                 0x400d11
#define regBIFPLR3_0_MARGINING_PORT_CAP_BASE_IDX                                                        5
#define regBIFPLR3_0_MARGINING_PORT_STATUS                                                              0x400d11
#define regBIFPLR3_0_MARGINING_PORT_STATUS_BASE_IDX                                                     5
#define regBIFPLR3_0_LANE_0_MARGINING_LANE_CNTL                                                         0x400d12
#define regBIFPLR3_0_LANE_0_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR3_0_LANE_0_MARGINING_LANE_STATUS                                                       0x400d12
#define regBIFPLR3_0_LANE_0_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR3_0_LANE_1_MARGINING_LANE_CNTL                                                         0x400d13
#define regBIFPLR3_0_LANE_1_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR3_0_LANE_1_MARGINING_LANE_STATUS                                                       0x400d13
#define regBIFPLR3_0_LANE_1_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR3_0_LANE_2_MARGINING_LANE_CNTL                                                         0x400d14
#define regBIFPLR3_0_LANE_2_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR3_0_LANE_2_MARGINING_LANE_STATUS                                                       0x400d14
#define regBIFPLR3_0_LANE_2_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR3_0_LANE_3_MARGINING_LANE_CNTL                                                         0x400d15
#define regBIFPLR3_0_LANE_3_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR3_0_LANE_3_MARGINING_LANE_STATUS                                                       0x400d15
#define regBIFPLR3_0_LANE_3_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR3_0_LANE_4_MARGINING_LANE_CNTL                                                         0x400d16
#define regBIFPLR3_0_LANE_4_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR3_0_LANE_4_MARGINING_LANE_STATUS                                                       0x400d16
#define regBIFPLR3_0_LANE_4_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR3_0_LANE_5_MARGINING_LANE_CNTL                                                         0x400d17
#define regBIFPLR3_0_LANE_5_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR3_0_LANE_5_MARGINING_LANE_STATUS                                                       0x400d17
#define regBIFPLR3_0_LANE_5_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR3_0_LANE_6_MARGINING_LANE_CNTL                                                         0x400d18
#define regBIFPLR3_0_LANE_6_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR3_0_LANE_6_MARGINING_LANE_STATUS                                                       0x400d18
#define regBIFPLR3_0_LANE_6_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR3_0_LANE_7_MARGINING_LANE_CNTL                                                         0x400d19
#define regBIFPLR3_0_LANE_7_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR3_0_LANE_7_MARGINING_LANE_STATUS                                                       0x400d19
#define regBIFPLR3_0_LANE_7_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR3_0_LANE_8_MARGINING_LANE_CNTL                                                         0x400d1a
#define regBIFPLR3_0_LANE_8_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR3_0_LANE_8_MARGINING_LANE_STATUS                                                       0x400d1a
#define regBIFPLR3_0_LANE_8_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR3_0_LANE_9_MARGINING_LANE_CNTL                                                         0x400d1b
#define regBIFPLR3_0_LANE_9_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR3_0_LANE_9_MARGINING_LANE_STATUS                                                       0x400d1b
#define regBIFPLR3_0_LANE_9_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR3_0_LANE_10_MARGINING_LANE_CNTL                                                        0x400d1c
#define regBIFPLR3_0_LANE_10_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR3_0_LANE_10_MARGINING_LANE_STATUS                                                      0x400d1c
#define regBIFPLR3_0_LANE_10_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR3_0_LANE_11_MARGINING_LANE_CNTL                                                        0x400d1d
#define regBIFPLR3_0_LANE_11_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR3_0_LANE_11_MARGINING_LANE_STATUS                                                      0x400d1d
#define regBIFPLR3_0_LANE_11_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR3_0_LANE_12_MARGINING_LANE_CNTL                                                        0x400d1e
#define regBIFPLR3_0_LANE_12_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR3_0_LANE_12_MARGINING_LANE_STATUS                                                      0x400d1e
#define regBIFPLR3_0_LANE_12_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR3_0_LANE_13_MARGINING_LANE_CNTL                                                        0x400d1f
#define regBIFPLR3_0_LANE_13_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR3_0_LANE_13_MARGINING_LANE_STATUS                                                      0x400d1f
#define regBIFPLR3_0_LANE_13_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR3_0_LANE_14_MARGINING_LANE_CNTL                                                        0x400d20
#define regBIFPLR3_0_LANE_14_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR3_0_LANE_14_MARGINING_LANE_STATUS                                                      0x400d20
#define regBIFPLR3_0_LANE_14_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR3_0_LANE_15_MARGINING_LANE_CNTL                                                        0x400d21
#define regBIFPLR3_0_LANE_15_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR3_0_LANE_15_MARGINING_LANE_STATUS                                                      0x400d21
#define regBIFPLR3_0_LANE_15_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR3_0_PCIE_CCIX_CAP_LIST                                                                 0x400d22
#define regBIFPLR3_0_PCIE_CCIX_CAP_LIST_BASE_IDX                                                        5
#define regBIFPLR3_0_PCIE_CCIX_HEADER_1                                                                 0x400d23
#define regBIFPLR3_0_PCIE_CCIX_HEADER_1_BASE_IDX                                                        5
#define regBIFPLR3_0_PCIE_CCIX_HEADER_2                                                                 0x400d24
#define regBIFPLR3_0_PCIE_CCIX_HEADER_2_BASE_IDX                                                        5
#define regBIFPLR3_0_PCIE_CCIX_CAP                                                                      0x400d24
#define regBIFPLR3_0_PCIE_CCIX_CAP_BASE_IDX                                                             5
#define regBIFPLR3_0_PCIE_CCIX_ESM_REQD_CAP                                                             0x400d25
#define regBIFPLR3_0_PCIE_CCIX_ESM_REQD_CAP_BASE_IDX                                                    5
#define regBIFPLR3_0_PCIE_CCIX_ESM_OPTL_CAP                                                             0x400d26
#define regBIFPLR3_0_PCIE_CCIX_ESM_OPTL_CAP_BASE_IDX                                                    5
#define regBIFPLR3_0_PCIE_CCIX_ESM_STATUS                                                               0x400d27
#define regBIFPLR3_0_PCIE_CCIX_ESM_STATUS_BASE_IDX                                                      5
#define regBIFPLR3_0_PCIE_CCIX_ESM_CNTL                                                                 0x400d28
#define regBIFPLR3_0_PCIE_CCIX_ESM_CNTL_BASE_IDX                                                        5
#define regBIFPLR3_0_ESM_LANE_0_EQUALIZATION_CNTL_20GT                                                  0x400d29
#define regBIFPLR3_0_ESM_LANE_0_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR3_0_ESM_LANE_1_EQUALIZATION_CNTL_20GT                                                  0x400d29
#define regBIFPLR3_0_ESM_LANE_1_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR3_0_ESM_LANE_2_EQUALIZATION_CNTL_20GT                                                  0x400d29
#define regBIFPLR3_0_ESM_LANE_2_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR3_0_ESM_LANE_3_EQUALIZATION_CNTL_20GT                                                  0x400d29
#define regBIFPLR3_0_ESM_LANE_3_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR3_0_ESM_LANE_4_EQUALIZATION_CNTL_20GT                                                  0x400d2a
#define regBIFPLR3_0_ESM_LANE_4_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR3_0_ESM_LANE_5_EQUALIZATION_CNTL_20GT                                                  0x400d2a
#define regBIFPLR3_0_ESM_LANE_5_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR3_0_ESM_LANE_6_EQUALIZATION_CNTL_20GT                                                  0x400d2a
#define regBIFPLR3_0_ESM_LANE_6_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR3_0_ESM_LANE_7_EQUALIZATION_CNTL_20GT                                                  0x400d2a
#define regBIFPLR3_0_ESM_LANE_7_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR3_0_ESM_LANE_8_EQUALIZATION_CNTL_20GT                                                  0x400d2b
#define regBIFPLR3_0_ESM_LANE_8_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR3_0_ESM_LANE_9_EQUALIZATION_CNTL_20GT                                                  0x400d2b
#define regBIFPLR3_0_ESM_LANE_9_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR3_0_ESM_LANE_10_EQUALIZATION_CNTL_20GT                                                 0x400d2b
#define regBIFPLR3_0_ESM_LANE_10_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR3_0_ESM_LANE_11_EQUALIZATION_CNTL_20GT                                                 0x400d2b
#define regBIFPLR3_0_ESM_LANE_11_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR3_0_ESM_LANE_12_EQUALIZATION_CNTL_20GT                                                 0x400d2c
#define regBIFPLR3_0_ESM_LANE_12_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR3_0_ESM_LANE_13_EQUALIZATION_CNTL_20GT                                                 0x400d2c
#define regBIFPLR3_0_ESM_LANE_13_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR3_0_ESM_LANE_14_EQUALIZATION_CNTL_20GT                                                 0x400d2c
#define regBIFPLR3_0_ESM_LANE_14_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR3_0_ESM_LANE_15_EQUALIZATION_CNTL_20GT                                                 0x400d2c
#define regBIFPLR3_0_ESM_LANE_15_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR3_0_ESM_LANE_0_EQUALIZATION_CNTL_25GT                                                  0x400d2d
#define regBIFPLR3_0_ESM_LANE_0_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR3_0_ESM_LANE_1_EQUALIZATION_CNTL_25GT                                                  0x400d2d
#define regBIFPLR3_0_ESM_LANE_1_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR3_0_ESM_LANE_2_EQUALIZATION_CNTL_25GT                                                  0x400d2d
#define regBIFPLR3_0_ESM_LANE_2_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR3_0_ESM_LANE_3_EQUALIZATION_CNTL_25GT                                                  0x400d2d
#define regBIFPLR3_0_ESM_LANE_3_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR3_0_ESM_LANE_4_EQUALIZATION_CNTL_25GT                                                  0x400d2e
#define regBIFPLR3_0_ESM_LANE_4_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR3_0_ESM_LANE_5_EQUALIZATION_CNTL_25GT                                                  0x400d2e
#define regBIFPLR3_0_ESM_LANE_5_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR3_0_ESM_LANE_6_EQUALIZATION_CNTL_25GT                                                  0x400d2e
#define regBIFPLR3_0_ESM_LANE_6_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR3_0_ESM_LANE_7_EQUALIZATION_CNTL_25GT                                                  0x400d2e
#define regBIFPLR3_0_ESM_LANE_7_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR3_0_ESM_LANE_8_EQUALIZATION_CNTL_25GT                                                  0x400d2f
#define regBIFPLR3_0_ESM_LANE_8_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR3_0_ESM_LANE_9_EQUALIZATION_CNTL_25GT                                                  0x400d2f
#define regBIFPLR3_0_ESM_LANE_9_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR3_0_ESM_LANE_10_EQUALIZATION_CNTL_25GT                                                 0x400d2f
#define regBIFPLR3_0_ESM_LANE_10_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR3_0_ESM_LANE_11_EQUALIZATION_CNTL_25GT                                                 0x400d2f
#define regBIFPLR3_0_ESM_LANE_11_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR3_0_ESM_LANE_12_EQUALIZATION_CNTL_25GT                                                 0x400d30
#define regBIFPLR3_0_ESM_LANE_12_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR3_0_ESM_LANE_13_EQUALIZATION_CNTL_25GT                                                 0x400d30
#define regBIFPLR3_0_ESM_LANE_13_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR3_0_ESM_LANE_14_EQUALIZATION_CNTL_25GT                                                 0x400d30
#define regBIFPLR3_0_ESM_LANE_14_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR3_0_ESM_LANE_15_EQUALIZATION_CNTL_25GT                                                 0x400d30
#define regBIFPLR3_0_ESM_LANE_15_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR3_0_PCIE_CCIX_TRANS_CAP                                                                0x400d31
#define regBIFPLR3_0_PCIE_CCIX_TRANS_CAP_BASE_IDX                                                       5
#define regBIFPLR3_0_PCIE_CCIX_TRANS_CNTL                                                               0x400d32
#define regBIFPLR3_0_PCIE_CCIX_TRANS_CNTL_BASE_IDX                                                      5


// addressBlock: nbio_pcie0_bifplr4_cfgdecp
// base address: 0x11104000
#define regBIFPLR4_0_VENDOR_ID                                                                          0x401000
#define regBIFPLR4_0_VENDOR_ID_BASE_IDX                                                                 5
#define regBIFPLR4_0_DEVICE_ID                                                                          0x401000
#define regBIFPLR4_0_DEVICE_ID_BASE_IDX                                                                 5
#define regBIFPLR4_0_COMMAND                                                                            0x401001
#define regBIFPLR4_0_COMMAND_BASE_IDX                                                                   5
#define regBIFPLR4_0_STATUS                                                                             0x401001
#define regBIFPLR4_0_STATUS_BASE_IDX                                                                    5
#define regBIFPLR4_0_REVISION_ID                                                                        0x401002
#define regBIFPLR4_0_REVISION_ID_BASE_IDX                                                               5
#define regBIFPLR4_0_PROG_INTERFACE                                                                     0x401002
#define regBIFPLR4_0_PROG_INTERFACE_BASE_IDX                                                            5
#define regBIFPLR4_0_SUB_CLASS                                                                          0x401002
#define regBIFPLR4_0_SUB_CLASS_BASE_IDX                                                                 5
#define regBIFPLR4_0_BASE_CLASS                                                                         0x401002
#define regBIFPLR4_0_BASE_CLASS_BASE_IDX                                                                5
#define regBIFPLR4_0_CACHE_LINE                                                                         0x401003
#define regBIFPLR4_0_CACHE_LINE_BASE_IDX                                                                5
#define regBIFPLR4_0_LATENCY                                                                            0x401003
#define regBIFPLR4_0_LATENCY_BASE_IDX                                                                   5
#define regBIFPLR4_0_HEADER                                                                             0x401003
#define regBIFPLR4_0_HEADER_BASE_IDX                                                                    5
#define regBIFPLR4_0_BIST                                                                               0x401003
#define regBIFPLR4_0_BIST_BASE_IDX                                                                      5
#define regBIFPLR4_0_SUB_BUS_NUMBER_LATENCY                                                             0x401006
#define regBIFPLR4_0_SUB_BUS_NUMBER_LATENCY_BASE_IDX                                                    5
#define regBIFPLR4_0_IO_BASE_LIMIT                                                                      0x401007
#define regBIFPLR4_0_IO_BASE_LIMIT_BASE_IDX                                                             5
#define regBIFPLR4_0_SECONDARY_STATUS                                                                   0x401007
#define regBIFPLR4_0_SECONDARY_STATUS_BASE_IDX                                                          5
#define regBIFPLR4_0_MEM_BASE_LIMIT                                                                     0x401008
#define regBIFPLR4_0_MEM_BASE_LIMIT_BASE_IDX                                                            5
#define regBIFPLR4_0_PREF_BASE_LIMIT                                                                    0x401009
#define regBIFPLR4_0_PREF_BASE_LIMIT_BASE_IDX                                                           5
#define regBIFPLR4_0_PREF_BASE_UPPER                                                                    0x40100a
#define regBIFPLR4_0_PREF_BASE_UPPER_BASE_IDX                                                           5
#define regBIFPLR4_0_PREF_LIMIT_UPPER                                                                   0x40100b
#define regBIFPLR4_0_PREF_LIMIT_UPPER_BASE_IDX                                                          5
#define regBIFPLR4_0_IO_BASE_LIMIT_HI                                                                   0x40100c
#define regBIFPLR4_0_IO_BASE_LIMIT_HI_BASE_IDX                                                          5
#define regBIFPLR4_0_CAP_PTR                                                                            0x40100d
#define regBIFPLR4_0_CAP_PTR_BASE_IDX                                                                   5
#define regBIFPLR4_0_ROM_BASE_ADDR                                                                      0x40100e
#define regBIFPLR4_0_ROM_BASE_ADDR_BASE_IDX                                                             5
#define regBIFPLR4_0_INTERRUPT_LINE                                                                     0x40100f
#define regBIFPLR4_0_INTERRUPT_LINE_BASE_IDX                                                            5
#define regBIFPLR4_0_INTERRUPT_PIN                                                                      0x40100f
#define regBIFPLR4_0_INTERRUPT_PIN_BASE_IDX                                                             5
#define regBIFPLR4_0_IRQ_BRIDGE_CNTL                                                                    0x40100f
#define regBIFPLR4_0_IRQ_BRIDGE_CNTL_BASE_IDX                                                           5
#define regBIFPLR4_0_EXT_BRIDGE_CNTL                                                                    0x401010
#define regBIFPLR4_0_EXT_BRIDGE_CNTL_BASE_IDX                                                           5
#define regBIFPLR4_0_VENDOR_CAP_LIST                                                                    0x401012
#define regBIFPLR4_0_VENDOR_CAP_LIST_BASE_IDX                                                           5
#define regBIFPLR4_0_ADAPTER_ID_W                                                                       0x401013
#define regBIFPLR4_0_ADAPTER_ID_W_BASE_IDX                                                              5
#define regBIFPLR4_0_PMI_CAP_LIST                                                                       0x401014
#define regBIFPLR4_0_PMI_CAP_LIST_BASE_IDX                                                              5
#define regBIFPLR4_0_PMI_CAP                                                                            0x401014
#define regBIFPLR4_0_PMI_CAP_BASE_IDX                                                                   5
#define regBIFPLR4_0_PMI_STATUS_CNTL                                                                    0x401015
#define regBIFPLR4_0_PMI_STATUS_CNTL_BASE_IDX                                                           5
#define regBIFPLR4_0_PCIE_CAP_LIST                                                                      0x401016
#define regBIFPLR4_0_PCIE_CAP_LIST_BASE_IDX                                                             5
#define regBIFPLR4_0_PCIE_CAP                                                                           0x401016
#define regBIFPLR4_0_PCIE_CAP_BASE_IDX                                                                  5
#define regBIFPLR4_0_DEVICE_CAP                                                                         0x401017
#define regBIFPLR4_0_DEVICE_CAP_BASE_IDX                                                                5
#define regBIFPLR4_0_DEVICE_CNTL                                                                        0x401018
#define regBIFPLR4_0_DEVICE_CNTL_BASE_IDX                                                               5
#define regBIFPLR4_0_DEVICE_STATUS                                                                      0x401018
#define regBIFPLR4_0_DEVICE_STATUS_BASE_IDX                                                             5
#define regBIFPLR4_0_LINK_CAP                                                                           0x401019
#define regBIFPLR4_0_LINK_CAP_BASE_IDX                                                                  5
#define regBIFPLR4_0_LINK_CNTL                                                                          0x40101a
#define regBIFPLR4_0_LINK_CNTL_BASE_IDX                                                                 5
#define regBIFPLR4_0_LINK_STATUS                                                                        0x40101a
#define regBIFPLR4_0_LINK_STATUS_BASE_IDX                                                               5
#define regBIFPLR4_0_SLOT_CAP                                                                           0x40101b
#define regBIFPLR4_0_SLOT_CAP_BASE_IDX                                                                  5
#define regBIFPLR4_0_SLOT_CNTL                                                                          0x40101c
#define regBIFPLR4_0_SLOT_CNTL_BASE_IDX                                                                 5
#define regBIFPLR4_0_SLOT_STATUS                                                                        0x40101c
#define regBIFPLR4_0_SLOT_STATUS_BASE_IDX                                                               5
#define regBIFPLR4_0_ROOT_CNTL                                                                          0x40101d
#define regBIFPLR4_0_ROOT_CNTL_BASE_IDX                                                                 5
#define regBIFPLR4_0_ROOT_CAP                                                                           0x40101d
#define regBIFPLR4_0_ROOT_CAP_BASE_IDX                                                                  5
#define regBIFPLR4_0_ROOT_STATUS                                                                        0x40101e
#define regBIFPLR4_0_ROOT_STATUS_BASE_IDX                                                               5
#define regBIFPLR4_0_DEVICE_CAP2                                                                        0x40101f
#define regBIFPLR4_0_DEVICE_CAP2_BASE_IDX                                                               5
#define regBIFPLR4_0_DEVICE_CNTL2                                                                       0x401020
#define regBIFPLR4_0_DEVICE_CNTL2_BASE_IDX                                                              5
#define regBIFPLR4_0_DEVICE_STATUS2                                                                     0x401020
#define regBIFPLR4_0_DEVICE_STATUS2_BASE_IDX                                                            5
#define regBIFPLR4_0_LINK_CAP2                                                                          0x401021
#define regBIFPLR4_0_LINK_CAP2_BASE_IDX                                                                 5
#define regBIFPLR4_0_LINK_CNTL2                                                                         0x401022
#define regBIFPLR4_0_LINK_CNTL2_BASE_IDX                                                                5
#define regBIFPLR4_0_LINK_STATUS2                                                                       0x401022
#define regBIFPLR4_0_LINK_STATUS2_BASE_IDX                                                              5
#define regBIFPLR4_0_SLOT_CAP2                                                                          0x401023
#define regBIFPLR4_0_SLOT_CAP2_BASE_IDX                                                                 5
#define regBIFPLR4_0_SLOT_CNTL2                                                                         0x401024
#define regBIFPLR4_0_SLOT_CNTL2_BASE_IDX                                                                5
#define regBIFPLR4_0_SLOT_STATUS2                                                                       0x401024
#define regBIFPLR4_0_SLOT_STATUS2_BASE_IDX                                                              5
#define regBIFPLR4_0_MSI_CAP_LIST                                                                       0x401028
#define regBIFPLR4_0_MSI_CAP_LIST_BASE_IDX                                                              5
#define regBIFPLR4_0_MSI_MSG_CNTL                                                                       0x401028
#define regBIFPLR4_0_MSI_MSG_CNTL_BASE_IDX                                                              5
#define regBIFPLR4_0_MSI_MSG_ADDR_LO                                                                    0x401029
#define regBIFPLR4_0_MSI_MSG_ADDR_LO_BASE_IDX                                                           5
#define regBIFPLR4_0_MSI_MSG_ADDR_HI                                                                    0x40102a
#define regBIFPLR4_0_MSI_MSG_ADDR_HI_BASE_IDX                                                           5
#define regBIFPLR4_0_MSI_MSG_DATA                                                                       0x40102a
#define regBIFPLR4_0_MSI_MSG_DATA_BASE_IDX                                                              5
#define regBIFPLR4_0_MSI_MSG_DATA_64                                                                    0x40102b
#define regBIFPLR4_0_MSI_MSG_DATA_64_BASE_IDX                                                           5
#define regBIFPLR4_0_SSID_CAP_LIST                                                                      0x401030
#define regBIFPLR4_0_SSID_CAP_LIST_BASE_IDX                                                             5
#define regBIFPLR4_0_SSID_CAP                                                                           0x401031
#define regBIFPLR4_0_SSID_CAP_BASE_IDX                                                                  5
#define regBIFPLR4_0_MSI_MAP_CAP_LIST                                                                   0x401032
#define regBIFPLR4_0_MSI_MAP_CAP_LIST_BASE_IDX                                                          5
#define regBIFPLR4_0_MSI_MAP_CAP                                                                        0x401032
#define regBIFPLR4_0_MSI_MAP_CAP_BASE_IDX                                                               5
#define regBIFPLR4_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                                  0x401040
#define regBIFPLR4_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIFPLR4_0_PCIE_VENDOR_SPECIFIC_HDR                                                           0x401041
#define regBIFPLR4_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                                  5
#define regBIFPLR4_0_PCIE_VENDOR_SPECIFIC1                                                              0x401042
#define regBIFPLR4_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                                     5
#define regBIFPLR4_0_PCIE_VENDOR_SPECIFIC2                                                              0x401043
#define regBIFPLR4_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                                     5
#define regBIFPLR4_0_PCIE_VC_ENH_CAP_LIST                                                               0x401044
#define regBIFPLR4_0_PCIE_VC_ENH_CAP_LIST_BASE_IDX                                                      5
#define regBIFPLR4_0_PCIE_PORT_VC_CAP_REG1                                                              0x401045
#define regBIFPLR4_0_PCIE_PORT_VC_CAP_REG1_BASE_IDX                                                     5
#define regBIFPLR4_0_PCIE_PORT_VC_CAP_REG2                                                              0x401046
#define regBIFPLR4_0_PCIE_PORT_VC_CAP_REG2_BASE_IDX                                                     5
#define regBIFPLR4_0_PCIE_PORT_VC_CNTL                                                                  0x401047
#define regBIFPLR4_0_PCIE_PORT_VC_CNTL_BASE_IDX                                                         5
#define regBIFPLR4_0_PCIE_PORT_VC_STATUS                                                                0x401047
#define regBIFPLR4_0_PCIE_PORT_VC_STATUS_BASE_IDX                                                       5
#define regBIFPLR4_0_PCIE_VC0_RESOURCE_CAP                                                              0x401048
#define regBIFPLR4_0_PCIE_VC0_RESOURCE_CAP_BASE_IDX                                                     5
#define regBIFPLR4_0_PCIE_VC0_RESOURCE_CNTL                                                             0x401049
#define regBIFPLR4_0_PCIE_VC0_RESOURCE_CNTL_BASE_IDX                                                    5
#define regBIFPLR4_0_PCIE_VC0_RESOURCE_STATUS                                                           0x40104a
#define regBIFPLR4_0_PCIE_VC0_RESOURCE_STATUS_BASE_IDX                                                  5
#define regBIFPLR4_0_PCIE_VC1_RESOURCE_CAP                                                              0x40104b
#define regBIFPLR4_0_PCIE_VC1_RESOURCE_CAP_BASE_IDX                                                     5
#define regBIFPLR4_0_PCIE_VC1_RESOURCE_CNTL                                                             0x40104c
#define regBIFPLR4_0_PCIE_VC1_RESOURCE_CNTL_BASE_IDX                                                    5
#define regBIFPLR4_0_PCIE_VC1_RESOURCE_STATUS                                                           0x40104d
#define regBIFPLR4_0_PCIE_VC1_RESOURCE_STATUS_BASE_IDX                                                  5
#define regBIFPLR4_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                                   0x401050
#define regBIFPLR4_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX                                          5
#define regBIFPLR4_0_PCIE_DEV_SERIAL_NUM_DW1                                                            0x401051
#define regBIFPLR4_0_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX                                                   5
#define regBIFPLR4_0_PCIE_DEV_SERIAL_NUM_DW2                                                            0x401052
#define regBIFPLR4_0_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX                                                   5
#define regBIFPLR4_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                                      0x401054
#define regBIFPLR4_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                             5
#define regBIFPLR4_0_PCIE_UNCORR_ERR_STATUS                                                             0x401055
#define regBIFPLR4_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                                    5
#define regBIFPLR4_0_PCIE_UNCORR_ERR_MASK                                                               0x401056
#define regBIFPLR4_0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                                      5
#define regBIFPLR4_0_PCIE_UNCORR_ERR_SEVERITY                                                           0x401057
#define regBIFPLR4_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                                  5
#define regBIFPLR4_0_PCIE_CORR_ERR_STATUS                                                               0x401058
#define regBIFPLR4_0_PCIE_CORR_ERR_STATUS_BASE_IDX                                                      5
#define regBIFPLR4_0_PCIE_CORR_ERR_MASK                                                                 0x401059
#define regBIFPLR4_0_PCIE_CORR_ERR_MASK_BASE_IDX                                                        5
#define regBIFPLR4_0_PCIE_ADV_ERR_CAP_CNTL                                                              0x40105a
#define regBIFPLR4_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                                     5
#define regBIFPLR4_0_PCIE_HDR_LOG0                                                                      0x40105b
#define regBIFPLR4_0_PCIE_HDR_LOG0_BASE_IDX                                                             5
#define regBIFPLR4_0_PCIE_HDR_LOG1                                                                      0x40105c
#define regBIFPLR4_0_PCIE_HDR_LOG1_BASE_IDX                                                             5
#define regBIFPLR4_0_PCIE_HDR_LOG2                                                                      0x40105d
#define regBIFPLR4_0_PCIE_HDR_LOG2_BASE_IDX                                                             5
#define regBIFPLR4_0_PCIE_HDR_LOG3                                                                      0x40105e
#define regBIFPLR4_0_PCIE_HDR_LOG3_BASE_IDX                                                             5
#define regBIFPLR4_0_PCIE_ROOT_ERR_CMD                                                                  0x40105f
#define regBIFPLR4_0_PCIE_ROOT_ERR_CMD_BASE_IDX                                                         5
#define regBIFPLR4_0_PCIE_ROOT_ERR_STATUS                                                               0x401060
#define regBIFPLR4_0_PCIE_ROOT_ERR_STATUS_BASE_IDX                                                      5
#define regBIFPLR4_0_PCIE_ERR_SRC_ID                                                                    0x401061
#define regBIFPLR4_0_PCIE_ERR_SRC_ID_BASE_IDX                                                           5
#define regBIFPLR4_0_PCIE_TLP_PREFIX_LOG0                                                               0x401062
#define regBIFPLR4_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                                      5
#define regBIFPLR4_0_PCIE_TLP_PREFIX_LOG1                                                               0x401063
#define regBIFPLR4_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                                      5
#define regBIFPLR4_0_PCIE_TLP_PREFIX_LOG2                                                               0x401064
#define regBIFPLR4_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                                      5
#define regBIFPLR4_0_PCIE_TLP_PREFIX_LOG3                                                               0x401065
#define regBIFPLR4_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                                      5
#define regBIFPLR4_0_PCIE_SECONDARY_ENH_CAP_LIST                                                        0x40109c
#define regBIFPLR4_0_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX                                               5
#define regBIFPLR4_0_PCIE_LINK_CNTL3                                                                    0x40109d
#define regBIFPLR4_0_PCIE_LINK_CNTL3_BASE_IDX                                                           5
#define regBIFPLR4_0_PCIE_LANE_ERROR_STATUS                                                             0x40109e
#define regBIFPLR4_0_PCIE_LANE_ERROR_STATUS_BASE_IDX                                                    5
#define regBIFPLR4_0_PCIE_LANE_0_EQUALIZATION_CNTL                                                      0x40109f
#define regBIFPLR4_0_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR4_0_PCIE_LANE_1_EQUALIZATION_CNTL                                                      0x40109f
#define regBIFPLR4_0_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR4_0_PCIE_LANE_2_EQUALIZATION_CNTL                                                      0x4010a0
#define regBIFPLR4_0_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR4_0_PCIE_LANE_3_EQUALIZATION_CNTL                                                      0x4010a0
#define regBIFPLR4_0_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR4_0_PCIE_LANE_4_EQUALIZATION_CNTL                                                      0x4010a1
#define regBIFPLR4_0_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR4_0_PCIE_LANE_5_EQUALIZATION_CNTL                                                      0x4010a1
#define regBIFPLR4_0_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR4_0_PCIE_LANE_6_EQUALIZATION_CNTL                                                      0x4010a2
#define regBIFPLR4_0_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR4_0_PCIE_LANE_7_EQUALIZATION_CNTL                                                      0x4010a2
#define regBIFPLR4_0_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR4_0_PCIE_LANE_8_EQUALIZATION_CNTL                                                      0x4010a3
#define regBIFPLR4_0_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR4_0_PCIE_LANE_9_EQUALIZATION_CNTL                                                      0x4010a3
#define regBIFPLR4_0_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR4_0_PCIE_LANE_10_EQUALIZATION_CNTL                                                     0x4010a4
#define regBIFPLR4_0_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR4_0_PCIE_LANE_11_EQUALIZATION_CNTL                                                     0x4010a4
#define regBIFPLR4_0_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR4_0_PCIE_LANE_12_EQUALIZATION_CNTL                                                     0x4010a5
#define regBIFPLR4_0_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR4_0_PCIE_LANE_13_EQUALIZATION_CNTL                                                     0x4010a5
#define regBIFPLR4_0_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR4_0_PCIE_LANE_14_EQUALIZATION_CNTL                                                     0x4010a6
#define regBIFPLR4_0_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR4_0_PCIE_LANE_15_EQUALIZATION_CNTL                                                     0x4010a6
#define regBIFPLR4_0_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR4_0_PCIE_ACS_ENH_CAP_LIST                                                              0x4010a8
#define regBIFPLR4_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR4_0_PCIE_ACS_CAP                                                                       0x4010a9
#define regBIFPLR4_0_PCIE_ACS_CAP_BASE_IDX                                                              5
#define regBIFPLR4_0_PCIE_ACS_CNTL                                                                      0x4010a9
#define regBIFPLR4_0_PCIE_ACS_CNTL_BASE_IDX                                                             5
#define regBIFPLR4_0_PCIE_MC_ENH_CAP_LIST                                                               0x4010bc
#define regBIFPLR4_0_PCIE_MC_ENH_CAP_LIST_BASE_IDX                                                      5
#define regBIFPLR4_0_PCIE_MC_CAP                                                                        0x4010bd
#define regBIFPLR4_0_PCIE_MC_CAP_BASE_IDX                                                               5
#define regBIFPLR4_0_PCIE_MC_CNTL                                                                       0x4010bd
#define regBIFPLR4_0_PCIE_MC_CNTL_BASE_IDX                                                              5
#define regBIFPLR4_0_PCIE_MC_ADDR0                                                                      0x4010be
#define regBIFPLR4_0_PCIE_MC_ADDR0_BASE_IDX                                                             5
#define regBIFPLR4_0_PCIE_MC_ADDR1                                                                      0x4010bf
#define regBIFPLR4_0_PCIE_MC_ADDR1_BASE_IDX                                                             5
#define regBIFPLR4_0_PCIE_MC_RCV0                                                                       0x4010c0
#define regBIFPLR4_0_PCIE_MC_RCV0_BASE_IDX                                                              5
#define regBIFPLR4_0_PCIE_MC_RCV1                                                                       0x4010c1
#define regBIFPLR4_0_PCIE_MC_RCV1_BASE_IDX                                                              5
#define regBIFPLR4_0_PCIE_MC_BLOCK_ALL0                                                                 0x4010c2
#define regBIFPLR4_0_PCIE_MC_BLOCK_ALL0_BASE_IDX                                                        5
#define regBIFPLR4_0_PCIE_MC_BLOCK_ALL1                                                                 0x4010c3
#define regBIFPLR4_0_PCIE_MC_BLOCK_ALL1_BASE_IDX                                                        5
#define regBIFPLR4_0_PCIE_MC_BLOCK_UNTRANSLATED_0                                                       0x4010c4
#define regBIFPLR4_0_PCIE_MC_BLOCK_UNTRANSLATED_0_BASE_IDX                                              5
#define regBIFPLR4_0_PCIE_MC_BLOCK_UNTRANSLATED_1                                                       0x4010c5
#define regBIFPLR4_0_PCIE_MC_BLOCK_UNTRANSLATED_1_BASE_IDX                                              5
#define regBIFPLR4_0_PCIE_MC_OVERLAY_BAR0                                                               0x4010c6
#define regBIFPLR4_0_PCIE_MC_OVERLAY_BAR0_BASE_IDX                                                      5
#define regBIFPLR4_0_PCIE_MC_OVERLAY_BAR1                                                               0x4010c7
#define regBIFPLR4_0_PCIE_MC_OVERLAY_BAR1_BASE_IDX                                                      5
#define regBIFPLR4_0_PCIE_L1_PM_SUB_CAP_LIST                                                            0x4010dc
#define regBIFPLR4_0_PCIE_L1_PM_SUB_CAP_LIST_BASE_IDX                                                   5
#define regBIFPLR4_0_PCIE_L1_PM_SUB_CAP                                                                 0x4010dd
#define regBIFPLR4_0_PCIE_L1_PM_SUB_CAP_BASE_IDX                                                        5
#define regBIFPLR4_0_PCIE_L1_PM_SUB_CNTL                                                                0x4010de
#define regBIFPLR4_0_PCIE_L1_PM_SUB_CNTL_BASE_IDX                                                       5
#define regBIFPLR4_0_PCIE_L1_PM_SUB_CNTL2                                                               0x4010df
#define regBIFPLR4_0_PCIE_L1_PM_SUB_CNTL2_BASE_IDX                                                      5
#define regBIFPLR4_0_PCIE_DPC_ENH_CAP_LIST                                                              0x4010e0
#define regBIFPLR4_0_PCIE_DPC_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR4_0_PCIE_DPC_CAP_LIST                                                                  0x4010e1
#define regBIFPLR4_0_PCIE_DPC_CAP_LIST_BASE_IDX                                                         5
#define regBIFPLR4_0_PCIE_DPC_CNTL                                                                      0x4010e1
#define regBIFPLR4_0_PCIE_DPC_CNTL_BASE_IDX                                                             5
#define regBIFPLR4_0_PCIE_DPC_STATUS                                                                    0x4010e2
#define regBIFPLR4_0_PCIE_DPC_STATUS_BASE_IDX                                                           5
#define regBIFPLR4_0_PCIE_DPC_ERROR_SOURCE_ID                                                           0x4010e2
#define regBIFPLR4_0_PCIE_DPC_ERROR_SOURCE_ID_BASE_IDX                                                  5
#define regBIFPLR4_0_PCIE_RP_PIO_STATUS                                                                 0x4010e3
#define regBIFPLR4_0_PCIE_RP_PIO_STATUS_BASE_IDX                                                        5
#define regBIFPLR4_0_PCIE_RP_PIO_MASK                                                                   0x4010e4
#define regBIFPLR4_0_PCIE_RP_PIO_MASK_BASE_IDX                                                          5
#define regBIFPLR4_0_PCIE_RP_PIO_SEVERITY                                                               0x4010e5
#define regBIFPLR4_0_PCIE_RP_PIO_SEVERITY_BASE_IDX                                                      5
#define regBIFPLR4_0_PCIE_RP_PIO_SYSERROR                                                               0x4010e6
#define regBIFPLR4_0_PCIE_RP_PIO_SYSERROR_BASE_IDX                                                      5
#define regBIFPLR4_0_PCIE_RP_PIO_EXCEPTION                                                              0x4010e7
#define regBIFPLR4_0_PCIE_RP_PIO_EXCEPTION_BASE_IDX                                                     5
#define regBIFPLR4_0_PCIE_RP_PIO_HDR_LOG0                                                               0x4010e8
#define regBIFPLR4_0_PCIE_RP_PIO_HDR_LOG0_BASE_IDX                                                      5
#define regBIFPLR4_0_PCIE_RP_PIO_HDR_LOG1                                                               0x4010e9
#define regBIFPLR4_0_PCIE_RP_PIO_HDR_LOG1_BASE_IDX                                                      5
#define regBIFPLR4_0_PCIE_RP_PIO_HDR_LOG2                                                               0x4010ea
#define regBIFPLR4_0_PCIE_RP_PIO_HDR_LOG2_BASE_IDX                                                      5
#define regBIFPLR4_0_PCIE_RP_PIO_HDR_LOG3                                                               0x4010eb
#define regBIFPLR4_0_PCIE_RP_PIO_HDR_LOG3_BASE_IDX                                                      5
#define regBIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG0                                                            0x4010ed
#define regBIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG0_BASE_IDX                                                   5
#define regBIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG1                                                            0x4010ee
#define regBIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG1_BASE_IDX                                                   5
#define regBIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG2                                                            0x4010ef
#define regBIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG2_BASE_IDX                                                   5
#define regBIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG3                                                            0x4010f0
#define regBIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG3_BASE_IDX                                                   5
#define regBIFPLR4_0_PCIE_ESM_CAP_LIST                                                                  0x4010f1
#define regBIFPLR4_0_PCIE_ESM_CAP_LIST_BASE_IDX                                                         5
#define regBIFPLR4_0_PCIE_ESM_HEADER_1                                                                  0x4010f2
#define regBIFPLR4_0_PCIE_ESM_HEADER_1_BASE_IDX                                                         5
#define regBIFPLR4_0_PCIE_ESM_HEADER_2                                                                  0x4010f3
#define regBIFPLR4_0_PCIE_ESM_HEADER_2_BASE_IDX                                                         5
#define regBIFPLR4_0_PCIE_ESM_STATUS                                                                    0x4010f3
#define regBIFPLR4_0_PCIE_ESM_STATUS_BASE_IDX                                                           5
#define regBIFPLR4_0_PCIE_ESM_CTRL                                                                      0x4010f4
#define regBIFPLR4_0_PCIE_ESM_CTRL_BASE_IDX                                                             5
#define regBIFPLR4_0_PCIE_ESM_CAP_1                                                                     0x4010f5
#define regBIFPLR4_0_PCIE_ESM_CAP_1_BASE_IDX                                                            5
#define regBIFPLR4_0_PCIE_ESM_CAP_2                                                                     0x4010f6
#define regBIFPLR4_0_PCIE_ESM_CAP_2_BASE_IDX                                                            5
#define regBIFPLR4_0_PCIE_ESM_CAP_3                                                                     0x4010f7
#define regBIFPLR4_0_PCIE_ESM_CAP_3_BASE_IDX                                                            5
#define regBIFPLR4_0_PCIE_ESM_CAP_4                                                                     0x4010f8
#define regBIFPLR4_0_PCIE_ESM_CAP_4_BASE_IDX                                                            5
#define regBIFPLR4_0_PCIE_ESM_CAP_5                                                                     0x4010f9
#define regBIFPLR4_0_PCIE_ESM_CAP_5_BASE_IDX                                                            5
#define regBIFPLR4_0_PCIE_ESM_CAP_6                                                                     0x4010fa
#define regBIFPLR4_0_PCIE_ESM_CAP_6_BASE_IDX                                                            5
#define regBIFPLR4_0_PCIE_ESM_CAP_7                                                                     0x4010fb
#define regBIFPLR4_0_PCIE_ESM_CAP_7_BASE_IDX                                                            5
#define regBIFPLR4_0_PCIE_DLF_ENH_CAP_LIST                                                              0x401100
#define regBIFPLR4_0_PCIE_DLF_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR4_0_DATA_LINK_FEATURE_CAP                                                              0x401101
#define regBIFPLR4_0_DATA_LINK_FEATURE_CAP_BASE_IDX                                                     5
#define regBIFPLR4_0_DATA_LINK_FEATURE_STATUS                                                           0x401102
#define regBIFPLR4_0_DATA_LINK_FEATURE_STATUS_BASE_IDX                                                  5
#define regBIFPLR4_0_PCIE_PHY_16GT_ENH_CAP_LIST                                                         0x401104
#define regBIFPLR4_0_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX                                                5
#define regBIFPLR4_0_LINK_CAP_16GT                                                                      0x401105
#define regBIFPLR4_0_LINK_CAP_16GT_BASE_IDX                                                             5
#define regBIFPLR4_0_LINK_CNTL_16GT                                                                     0x401106
#define regBIFPLR4_0_LINK_CNTL_16GT_BASE_IDX                                                            5
#define regBIFPLR4_0_LINK_STATUS_16GT                                                                   0x401107
#define regBIFPLR4_0_LINK_STATUS_16GT_BASE_IDX                                                          5
#define regBIFPLR4_0_LOCAL_PARITY_MISMATCH_STATUS_16GT                                                  0x401108
#define regBIFPLR4_0_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                         5
#define regBIFPLR4_0_RTM1_PARITY_MISMATCH_STATUS_16GT                                                   0x401109
#define regBIFPLR4_0_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                          5
#define regBIFPLR4_0_RTM2_PARITY_MISMATCH_STATUS_16GT                                                   0x40110a
#define regBIFPLR4_0_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                          5
#define regBIFPLR4_0_LANE_0_EQUALIZATION_CNTL_16GT                                                      0x40110c
#define regBIFPLR4_0_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR4_0_LANE_1_EQUALIZATION_CNTL_16GT                                                      0x40110c
#define regBIFPLR4_0_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR4_0_LANE_2_EQUALIZATION_CNTL_16GT                                                      0x40110c
#define regBIFPLR4_0_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR4_0_LANE_3_EQUALIZATION_CNTL_16GT                                                      0x40110c
#define regBIFPLR4_0_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR4_0_LANE_4_EQUALIZATION_CNTL_16GT                                                      0x40110d
#define regBIFPLR4_0_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR4_0_LANE_5_EQUALIZATION_CNTL_16GT                                                      0x40110d
#define regBIFPLR4_0_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR4_0_LANE_6_EQUALIZATION_CNTL_16GT                                                      0x40110d
#define regBIFPLR4_0_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR4_0_LANE_7_EQUALIZATION_CNTL_16GT                                                      0x40110d
#define regBIFPLR4_0_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR4_0_LANE_8_EQUALIZATION_CNTL_16GT                                                      0x40110e
#define regBIFPLR4_0_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR4_0_LANE_9_EQUALIZATION_CNTL_16GT                                                      0x40110e
#define regBIFPLR4_0_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR4_0_LANE_10_EQUALIZATION_CNTL_16GT                                                     0x40110e
#define regBIFPLR4_0_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR4_0_LANE_11_EQUALIZATION_CNTL_16GT                                                     0x40110e
#define regBIFPLR4_0_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR4_0_LANE_12_EQUALIZATION_CNTL_16GT                                                     0x40110f
#define regBIFPLR4_0_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR4_0_LANE_13_EQUALIZATION_CNTL_16GT                                                     0x40110f
#define regBIFPLR4_0_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR4_0_LANE_14_EQUALIZATION_CNTL_16GT                                                     0x40110f
#define regBIFPLR4_0_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR4_0_LANE_15_EQUALIZATION_CNTL_16GT                                                     0x40110f
#define regBIFPLR4_0_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR4_0_PCIE_MARGINING_ENH_CAP_LIST                                                        0x401110
#define regBIFPLR4_0_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX                                               5
#define regBIFPLR4_0_MARGINING_PORT_CAP                                                                 0x401111
#define regBIFPLR4_0_MARGINING_PORT_CAP_BASE_IDX                                                        5
#define regBIFPLR4_0_MARGINING_PORT_STATUS                                                              0x401111
#define regBIFPLR4_0_MARGINING_PORT_STATUS_BASE_IDX                                                     5
#define regBIFPLR4_0_LANE_0_MARGINING_LANE_CNTL                                                         0x401112
#define regBIFPLR4_0_LANE_0_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR4_0_LANE_0_MARGINING_LANE_STATUS                                                       0x401112
#define regBIFPLR4_0_LANE_0_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR4_0_LANE_1_MARGINING_LANE_CNTL                                                         0x401113
#define regBIFPLR4_0_LANE_1_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR4_0_LANE_1_MARGINING_LANE_STATUS                                                       0x401113
#define regBIFPLR4_0_LANE_1_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR4_0_LANE_2_MARGINING_LANE_CNTL                                                         0x401114
#define regBIFPLR4_0_LANE_2_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR4_0_LANE_2_MARGINING_LANE_STATUS                                                       0x401114
#define regBIFPLR4_0_LANE_2_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR4_0_LANE_3_MARGINING_LANE_CNTL                                                         0x401115
#define regBIFPLR4_0_LANE_3_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR4_0_LANE_3_MARGINING_LANE_STATUS                                                       0x401115
#define regBIFPLR4_0_LANE_3_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR4_0_LANE_4_MARGINING_LANE_CNTL                                                         0x401116
#define regBIFPLR4_0_LANE_4_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR4_0_LANE_4_MARGINING_LANE_STATUS                                                       0x401116
#define regBIFPLR4_0_LANE_4_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR4_0_LANE_5_MARGINING_LANE_CNTL                                                         0x401117
#define regBIFPLR4_0_LANE_5_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR4_0_LANE_5_MARGINING_LANE_STATUS                                                       0x401117
#define regBIFPLR4_0_LANE_5_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR4_0_LANE_6_MARGINING_LANE_CNTL                                                         0x401118
#define regBIFPLR4_0_LANE_6_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR4_0_LANE_6_MARGINING_LANE_STATUS                                                       0x401118
#define regBIFPLR4_0_LANE_6_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR4_0_LANE_7_MARGINING_LANE_CNTL                                                         0x401119
#define regBIFPLR4_0_LANE_7_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR4_0_LANE_7_MARGINING_LANE_STATUS                                                       0x401119
#define regBIFPLR4_0_LANE_7_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR4_0_LANE_8_MARGINING_LANE_CNTL                                                         0x40111a
#define regBIFPLR4_0_LANE_8_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR4_0_LANE_8_MARGINING_LANE_STATUS                                                       0x40111a
#define regBIFPLR4_0_LANE_8_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR4_0_LANE_9_MARGINING_LANE_CNTL                                                         0x40111b
#define regBIFPLR4_0_LANE_9_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR4_0_LANE_9_MARGINING_LANE_STATUS                                                       0x40111b
#define regBIFPLR4_0_LANE_9_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR4_0_LANE_10_MARGINING_LANE_CNTL                                                        0x40111c
#define regBIFPLR4_0_LANE_10_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR4_0_LANE_10_MARGINING_LANE_STATUS                                                      0x40111c
#define regBIFPLR4_0_LANE_10_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR4_0_LANE_11_MARGINING_LANE_CNTL                                                        0x40111d
#define regBIFPLR4_0_LANE_11_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR4_0_LANE_11_MARGINING_LANE_STATUS                                                      0x40111d
#define regBIFPLR4_0_LANE_11_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR4_0_LANE_12_MARGINING_LANE_CNTL                                                        0x40111e
#define regBIFPLR4_0_LANE_12_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR4_0_LANE_12_MARGINING_LANE_STATUS                                                      0x40111e
#define regBIFPLR4_0_LANE_12_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR4_0_LANE_13_MARGINING_LANE_CNTL                                                        0x40111f
#define regBIFPLR4_0_LANE_13_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR4_0_LANE_13_MARGINING_LANE_STATUS                                                      0x40111f
#define regBIFPLR4_0_LANE_13_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR4_0_LANE_14_MARGINING_LANE_CNTL                                                        0x401120
#define regBIFPLR4_0_LANE_14_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR4_0_LANE_14_MARGINING_LANE_STATUS                                                      0x401120
#define regBIFPLR4_0_LANE_14_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR4_0_LANE_15_MARGINING_LANE_CNTL                                                        0x401121
#define regBIFPLR4_0_LANE_15_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR4_0_LANE_15_MARGINING_LANE_STATUS                                                      0x401121
#define regBIFPLR4_0_LANE_15_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR4_0_PCIE_CCIX_CAP_LIST                                                                 0x401122
#define regBIFPLR4_0_PCIE_CCIX_CAP_LIST_BASE_IDX                                                        5
#define regBIFPLR4_0_PCIE_CCIX_HEADER_1                                                                 0x401123
#define regBIFPLR4_0_PCIE_CCIX_HEADER_1_BASE_IDX                                                        5
#define regBIFPLR4_0_PCIE_CCIX_HEADER_2                                                                 0x401124
#define regBIFPLR4_0_PCIE_CCIX_HEADER_2_BASE_IDX                                                        5
#define regBIFPLR4_0_PCIE_CCIX_CAP                                                                      0x401124
#define regBIFPLR4_0_PCIE_CCIX_CAP_BASE_IDX                                                             5
#define regBIFPLR4_0_PCIE_CCIX_ESM_REQD_CAP                                                             0x401125
#define regBIFPLR4_0_PCIE_CCIX_ESM_REQD_CAP_BASE_IDX                                                    5
#define regBIFPLR4_0_PCIE_CCIX_ESM_OPTL_CAP                                                             0x401126
#define regBIFPLR4_0_PCIE_CCIX_ESM_OPTL_CAP_BASE_IDX                                                    5
#define regBIFPLR4_0_PCIE_CCIX_ESM_STATUS                                                               0x401127
#define regBIFPLR4_0_PCIE_CCIX_ESM_STATUS_BASE_IDX                                                      5
#define regBIFPLR4_0_PCIE_CCIX_ESM_CNTL                                                                 0x401128
#define regBIFPLR4_0_PCIE_CCIX_ESM_CNTL_BASE_IDX                                                        5
#define regBIFPLR4_0_ESM_LANE_0_EQUALIZATION_CNTL_20GT                                                  0x401129
#define regBIFPLR4_0_ESM_LANE_0_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR4_0_ESM_LANE_1_EQUALIZATION_CNTL_20GT                                                  0x401129
#define regBIFPLR4_0_ESM_LANE_1_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR4_0_ESM_LANE_2_EQUALIZATION_CNTL_20GT                                                  0x401129
#define regBIFPLR4_0_ESM_LANE_2_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR4_0_ESM_LANE_3_EQUALIZATION_CNTL_20GT                                                  0x401129
#define regBIFPLR4_0_ESM_LANE_3_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR4_0_ESM_LANE_4_EQUALIZATION_CNTL_20GT                                                  0x40112a
#define regBIFPLR4_0_ESM_LANE_4_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR4_0_ESM_LANE_5_EQUALIZATION_CNTL_20GT                                                  0x40112a
#define regBIFPLR4_0_ESM_LANE_5_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR4_0_ESM_LANE_6_EQUALIZATION_CNTL_20GT                                                  0x40112a
#define regBIFPLR4_0_ESM_LANE_6_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR4_0_ESM_LANE_7_EQUALIZATION_CNTL_20GT                                                  0x40112a
#define regBIFPLR4_0_ESM_LANE_7_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR4_0_ESM_LANE_8_EQUALIZATION_CNTL_20GT                                                  0x40112b
#define regBIFPLR4_0_ESM_LANE_8_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR4_0_ESM_LANE_9_EQUALIZATION_CNTL_20GT                                                  0x40112b
#define regBIFPLR4_0_ESM_LANE_9_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR4_0_ESM_LANE_10_EQUALIZATION_CNTL_20GT                                                 0x40112b
#define regBIFPLR4_0_ESM_LANE_10_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR4_0_ESM_LANE_11_EQUALIZATION_CNTL_20GT                                                 0x40112b
#define regBIFPLR4_0_ESM_LANE_11_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR4_0_ESM_LANE_12_EQUALIZATION_CNTL_20GT                                                 0x40112c
#define regBIFPLR4_0_ESM_LANE_12_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR4_0_ESM_LANE_13_EQUALIZATION_CNTL_20GT                                                 0x40112c
#define regBIFPLR4_0_ESM_LANE_13_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR4_0_ESM_LANE_14_EQUALIZATION_CNTL_20GT                                                 0x40112c
#define regBIFPLR4_0_ESM_LANE_14_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR4_0_ESM_LANE_15_EQUALIZATION_CNTL_20GT                                                 0x40112c
#define regBIFPLR4_0_ESM_LANE_15_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR4_0_ESM_LANE_0_EQUALIZATION_CNTL_25GT                                                  0x40112d
#define regBIFPLR4_0_ESM_LANE_0_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR4_0_ESM_LANE_1_EQUALIZATION_CNTL_25GT                                                  0x40112d
#define regBIFPLR4_0_ESM_LANE_1_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR4_0_ESM_LANE_2_EQUALIZATION_CNTL_25GT                                                  0x40112d
#define regBIFPLR4_0_ESM_LANE_2_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR4_0_ESM_LANE_3_EQUALIZATION_CNTL_25GT                                                  0x40112d
#define regBIFPLR4_0_ESM_LANE_3_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR4_0_ESM_LANE_4_EQUALIZATION_CNTL_25GT                                                  0x40112e
#define regBIFPLR4_0_ESM_LANE_4_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR4_0_ESM_LANE_5_EQUALIZATION_CNTL_25GT                                                  0x40112e
#define regBIFPLR4_0_ESM_LANE_5_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR4_0_ESM_LANE_6_EQUALIZATION_CNTL_25GT                                                  0x40112e
#define regBIFPLR4_0_ESM_LANE_6_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR4_0_ESM_LANE_7_EQUALIZATION_CNTL_25GT                                                  0x40112e
#define regBIFPLR4_0_ESM_LANE_7_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR4_0_ESM_LANE_8_EQUALIZATION_CNTL_25GT                                                  0x40112f
#define regBIFPLR4_0_ESM_LANE_8_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR4_0_ESM_LANE_9_EQUALIZATION_CNTL_25GT                                                  0x40112f
#define regBIFPLR4_0_ESM_LANE_9_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR4_0_ESM_LANE_10_EQUALIZATION_CNTL_25GT                                                 0x40112f
#define regBIFPLR4_0_ESM_LANE_10_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR4_0_ESM_LANE_11_EQUALIZATION_CNTL_25GT                                                 0x40112f
#define regBIFPLR4_0_ESM_LANE_11_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR4_0_ESM_LANE_12_EQUALIZATION_CNTL_25GT                                                 0x401130
#define regBIFPLR4_0_ESM_LANE_12_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR4_0_ESM_LANE_13_EQUALIZATION_CNTL_25GT                                                 0x401130
#define regBIFPLR4_0_ESM_LANE_13_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR4_0_ESM_LANE_14_EQUALIZATION_CNTL_25GT                                                 0x401130
#define regBIFPLR4_0_ESM_LANE_14_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR4_0_ESM_LANE_15_EQUALIZATION_CNTL_25GT                                                 0x401130
#define regBIFPLR4_0_ESM_LANE_15_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR4_0_PCIE_CCIX_TRANS_CAP                                                                0x401131
#define regBIFPLR4_0_PCIE_CCIX_TRANS_CAP_BASE_IDX                                                       5
#define regBIFPLR4_0_PCIE_CCIX_TRANS_CNTL                                                               0x401132
#define regBIFPLR4_0_PCIE_CCIX_TRANS_CNTL_BASE_IDX                                                      5


// addressBlock: nbio_pcie0_bifplr5_cfgdecp
// base address: 0x11105000
#define regBIFPLR5_0_VENDOR_ID                                                                          0x401400
#define regBIFPLR5_0_VENDOR_ID_BASE_IDX                                                                 5
#define regBIFPLR5_0_DEVICE_ID                                                                          0x401400
#define regBIFPLR5_0_DEVICE_ID_BASE_IDX                                                                 5
#define regBIFPLR5_0_COMMAND                                                                            0x401401
#define regBIFPLR5_0_COMMAND_BASE_IDX                                                                   5
#define regBIFPLR5_0_STATUS                                                                             0x401401
#define regBIFPLR5_0_STATUS_BASE_IDX                                                                    5
#define regBIFPLR5_0_REVISION_ID                                                                        0x401402
#define regBIFPLR5_0_REVISION_ID_BASE_IDX                                                               5
#define regBIFPLR5_0_PROG_INTERFACE                                                                     0x401402
#define regBIFPLR5_0_PROG_INTERFACE_BASE_IDX                                                            5
#define regBIFPLR5_0_SUB_CLASS                                                                          0x401402
#define regBIFPLR5_0_SUB_CLASS_BASE_IDX                                                                 5
#define regBIFPLR5_0_BASE_CLASS                                                                         0x401402
#define regBIFPLR5_0_BASE_CLASS_BASE_IDX                                                                5
#define regBIFPLR5_0_CACHE_LINE                                                                         0x401403
#define regBIFPLR5_0_CACHE_LINE_BASE_IDX                                                                5
#define regBIFPLR5_0_LATENCY                                                                            0x401403
#define regBIFPLR5_0_LATENCY_BASE_IDX                                                                   5
#define regBIFPLR5_0_HEADER                                                                             0x401403
#define regBIFPLR5_0_HEADER_BASE_IDX                                                                    5
#define regBIFPLR5_0_BIST                                                                               0x401403
#define regBIFPLR5_0_BIST_BASE_IDX                                                                      5
#define regBIFPLR5_0_SUB_BUS_NUMBER_LATENCY                                                             0x401406
#define regBIFPLR5_0_SUB_BUS_NUMBER_LATENCY_BASE_IDX                                                    5
#define regBIFPLR5_0_IO_BASE_LIMIT                                                                      0x401407
#define regBIFPLR5_0_IO_BASE_LIMIT_BASE_IDX                                                             5
#define regBIFPLR5_0_SECONDARY_STATUS                                                                   0x401407
#define regBIFPLR5_0_SECONDARY_STATUS_BASE_IDX                                                          5
#define regBIFPLR5_0_MEM_BASE_LIMIT                                                                     0x401408
#define regBIFPLR5_0_MEM_BASE_LIMIT_BASE_IDX                                                            5
#define regBIFPLR5_0_PREF_BASE_LIMIT                                                                    0x401409
#define regBIFPLR5_0_PREF_BASE_LIMIT_BASE_IDX                                                           5
#define regBIFPLR5_0_PREF_BASE_UPPER                                                                    0x40140a
#define regBIFPLR5_0_PREF_BASE_UPPER_BASE_IDX                                                           5
#define regBIFPLR5_0_PREF_LIMIT_UPPER                                                                   0x40140b
#define regBIFPLR5_0_PREF_LIMIT_UPPER_BASE_IDX                                                          5
#define regBIFPLR5_0_IO_BASE_LIMIT_HI                                                                   0x40140c
#define regBIFPLR5_0_IO_BASE_LIMIT_HI_BASE_IDX                                                          5
#define regBIFPLR5_0_CAP_PTR                                                                            0x40140d
#define regBIFPLR5_0_CAP_PTR_BASE_IDX                                                                   5
#define regBIFPLR5_0_ROM_BASE_ADDR                                                                      0x40140e
#define regBIFPLR5_0_ROM_BASE_ADDR_BASE_IDX                                                             5
#define regBIFPLR5_0_INTERRUPT_LINE                                                                     0x40140f
#define regBIFPLR5_0_INTERRUPT_LINE_BASE_IDX                                                            5
#define regBIFPLR5_0_INTERRUPT_PIN                                                                      0x40140f
#define regBIFPLR5_0_INTERRUPT_PIN_BASE_IDX                                                             5
#define regBIFPLR5_0_IRQ_BRIDGE_CNTL                                                                    0x40140f
#define regBIFPLR5_0_IRQ_BRIDGE_CNTL_BASE_IDX                                                           5
#define regBIFPLR5_0_EXT_BRIDGE_CNTL                                                                    0x401410
#define regBIFPLR5_0_EXT_BRIDGE_CNTL_BASE_IDX                                                           5
#define regBIFPLR5_0_VENDOR_CAP_LIST                                                                    0x401412
#define regBIFPLR5_0_VENDOR_CAP_LIST_BASE_IDX                                                           5
#define regBIFPLR5_0_ADAPTER_ID_W                                                                       0x401413
#define regBIFPLR5_0_ADAPTER_ID_W_BASE_IDX                                                              5
#define regBIFPLR5_0_PMI_CAP_LIST                                                                       0x401414
#define regBIFPLR5_0_PMI_CAP_LIST_BASE_IDX                                                              5
#define regBIFPLR5_0_PMI_CAP                                                                            0x401414
#define regBIFPLR5_0_PMI_CAP_BASE_IDX                                                                   5
#define regBIFPLR5_0_PMI_STATUS_CNTL                                                                    0x401415
#define regBIFPLR5_0_PMI_STATUS_CNTL_BASE_IDX                                                           5
#define regBIFPLR5_0_PCIE_CAP_LIST                                                                      0x401416
#define regBIFPLR5_0_PCIE_CAP_LIST_BASE_IDX                                                             5
#define regBIFPLR5_0_PCIE_CAP                                                                           0x401416
#define regBIFPLR5_0_PCIE_CAP_BASE_IDX                                                                  5
#define regBIFPLR5_0_DEVICE_CAP                                                                         0x401417
#define regBIFPLR5_0_DEVICE_CAP_BASE_IDX                                                                5
#define regBIFPLR5_0_DEVICE_CNTL                                                                        0x401418
#define regBIFPLR5_0_DEVICE_CNTL_BASE_IDX                                                               5
#define regBIFPLR5_0_DEVICE_STATUS                                                                      0x401418
#define regBIFPLR5_0_DEVICE_STATUS_BASE_IDX                                                             5
#define regBIFPLR5_0_LINK_CAP                                                                           0x401419
#define regBIFPLR5_0_LINK_CAP_BASE_IDX                                                                  5
#define regBIFPLR5_0_LINK_CNTL                                                                          0x40141a
#define regBIFPLR5_0_LINK_CNTL_BASE_IDX                                                                 5
#define regBIFPLR5_0_LINK_STATUS                                                                        0x40141a
#define regBIFPLR5_0_LINK_STATUS_BASE_IDX                                                               5
#define regBIFPLR5_0_SLOT_CAP                                                                           0x40141b
#define regBIFPLR5_0_SLOT_CAP_BASE_IDX                                                                  5
#define regBIFPLR5_0_SLOT_CNTL                                                                          0x40141c
#define regBIFPLR5_0_SLOT_CNTL_BASE_IDX                                                                 5
#define regBIFPLR5_0_SLOT_STATUS                                                                        0x40141c
#define regBIFPLR5_0_SLOT_STATUS_BASE_IDX                                                               5
#define regBIFPLR5_0_ROOT_CNTL                                                                          0x40141d
#define regBIFPLR5_0_ROOT_CNTL_BASE_IDX                                                                 5
#define regBIFPLR5_0_ROOT_CAP                                                                           0x40141d
#define regBIFPLR5_0_ROOT_CAP_BASE_IDX                                                                  5
#define regBIFPLR5_0_ROOT_STATUS                                                                        0x40141e
#define regBIFPLR5_0_ROOT_STATUS_BASE_IDX                                                               5
#define regBIFPLR5_0_DEVICE_CAP2                                                                        0x40141f
#define regBIFPLR5_0_DEVICE_CAP2_BASE_IDX                                                               5
#define regBIFPLR5_0_DEVICE_CNTL2                                                                       0x401420
#define regBIFPLR5_0_DEVICE_CNTL2_BASE_IDX                                                              5
#define regBIFPLR5_0_DEVICE_STATUS2                                                                     0x401420
#define regBIFPLR5_0_DEVICE_STATUS2_BASE_IDX                                                            5
#define regBIFPLR5_0_LINK_CAP2                                                                          0x401421
#define regBIFPLR5_0_LINK_CAP2_BASE_IDX                                                                 5
#define regBIFPLR5_0_LINK_CNTL2                                                                         0x401422
#define regBIFPLR5_0_LINK_CNTL2_BASE_IDX                                                                5
#define regBIFPLR5_0_LINK_STATUS2                                                                       0x401422
#define regBIFPLR5_0_LINK_STATUS2_BASE_IDX                                                              5
#define regBIFPLR5_0_SLOT_CAP2                                                                          0x401423
#define regBIFPLR5_0_SLOT_CAP2_BASE_IDX                                                                 5
#define regBIFPLR5_0_SLOT_CNTL2                                                                         0x401424
#define regBIFPLR5_0_SLOT_CNTL2_BASE_IDX                                                                5
#define regBIFPLR5_0_SLOT_STATUS2                                                                       0x401424
#define regBIFPLR5_0_SLOT_STATUS2_BASE_IDX                                                              5
#define regBIFPLR5_0_MSI_CAP_LIST                                                                       0x401428
#define regBIFPLR5_0_MSI_CAP_LIST_BASE_IDX                                                              5
#define regBIFPLR5_0_MSI_MSG_CNTL                                                                       0x401428
#define regBIFPLR5_0_MSI_MSG_CNTL_BASE_IDX                                                              5
#define regBIFPLR5_0_MSI_MSG_ADDR_LO                                                                    0x401429
#define regBIFPLR5_0_MSI_MSG_ADDR_LO_BASE_IDX                                                           5
#define regBIFPLR5_0_MSI_MSG_ADDR_HI                                                                    0x40142a
#define regBIFPLR5_0_MSI_MSG_ADDR_HI_BASE_IDX                                                           5
#define regBIFPLR5_0_MSI_MSG_DATA                                                                       0x40142a
#define regBIFPLR5_0_MSI_MSG_DATA_BASE_IDX                                                              5
#define regBIFPLR5_0_MSI_MSG_DATA_64                                                                    0x40142b
#define regBIFPLR5_0_MSI_MSG_DATA_64_BASE_IDX                                                           5
#define regBIFPLR5_0_SSID_CAP_LIST                                                                      0x401430
#define regBIFPLR5_0_SSID_CAP_LIST_BASE_IDX                                                             5
#define regBIFPLR5_0_SSID_CAP                                                                           0x401431
#define regBIFPLR5_0_SSID_CAP_BASE_IDX                                                                  5
#define regBIFPLR5_0_MSI_MAP_CAP_LIST                                                                   0x401432
#define regBIFPLR5_0_MSI_MAP_CAP_LIST_BASE_IDX                                                          5
#define regBIFPLR5_0_MSI_MAP_CAP                                                                        0x401432
#define regBIFPLR5_0_MSI_MAP_CAP_BASE_IDX                                                               5
#define regBIFPLR5_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                                  0x401440
#define regBIFPLR5_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIFPLR5_0_PCIE_VENDOR_SPECIFIC_HDR                                                           0x401441
#define regBIFPLR5_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                                  5
#define regBIFPLR5_0_PCIE_VENDOR_SPECIFIC1                                                              0x401442
#define regBIFPLR5_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                                     5
#define regBIFPLR5_0_PCIE_VENDOR_SPECIFIC2                                                              0x401443
#define regBIFPLR5_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                                     5
#define regBIFPLR5_0_PCIE_VC_ENH_CAP_LIST                                                               0x401444
#define regBIFPLR5_0_PCIE_VC_ENH_CAP_LIST_BASE_IDX                                                      5
#define regBIFPLR5_0_PCIE_PORT_VC_CAP_REG1                                                              0x401445
#define regBIFPLR5_0_PCIE_PORT_VC_CAP_REG1_BASE_IDX                                                     5
#define regBIFPLR5_0_PCIE_PORT_VC_CAP_REG2                                                              0x401446
#define regBIFPLR5_0_PCIE_PORT_VC_CAP_REG2_BASE_IDX                                                     5
#define regBIFPLR5_0_PCIE_PORT_VC_CNTL                                                                  0x401447
#define regBIFPLR5_0_PCIE_PORT_VC_CNTL_BASE_IDX                                                         5
#define regBIFPLR5_0_PCIE_PORT_VC_STATUS                                                                0x401447
#define regBIFPLR5_0_PCIE_PORT_VC_STATUS_BASE_IDX                                                       5
#define regBIFPLR5_0_PCIE_VC0_RESOURCE_CAP                                                              0x401448
#define regBIFPLR5_0_PCIE_VC0_RESOURCE_CAP_BASE_IDX                                                     5
#define regBIFPLR5_0_PCIE_VC0_RESOURCE_CNTL                                                             0x401449
#define regBIFPLR5_0_PCIE_VC0_RESOURCE_CNTL_BASE_IDX                                                    5
#define regBIFPLR5_0_PCIE_VC0_RESOURCE_STATUS                                                           0x40144a
#define regBIFPLR5_0_PCIE_VC0_RESOURCE_STATUS_BASE_IDX                                                  5
#define regBIFPLR5_0_PCIE_VC1_RESOURCE_CAP                                                              0x40144b
#define regBIFPLR5_0_PCIE_VC1_RESOURCE_CAP_BASE_IDX                                                     5
#define regBIFPLR5_0_PCIE_VC1_RESOURCE_CNTL                                                             0x40144c
#define regBIFPLR5_0_PCIE_VC1_RESOURCE_CNTL_BASE_IDX                                                    5
#define regBIFPLR5_0_PCIE_VC1_RESOURCE_STATUS                                                           0x40144d
#define regBIFPLR5_0_PCIE_VC1_RESOURCE_STATUS_BASE_IDX                                                  5
#define regBIFPLR5_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                                   0x401450
#define regBIFPLR5_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX                                          5
#define regBIFPLR5_0_PCIE_DEV_SERIAL_NUM_DW1                                                            0x401451
#define regBIFPLR5_0_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX                                                   5
#define regBIFPLR5_0_PCIE_DEV_SERIAL_NUM_DW2                                                            0x401452
#define regBIFPLR5_0_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX                                                   5
#define regBIFPLR5_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                                      0x401454
#define regBIFPLR5_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                             5
#define regBIFPLR5_0_PCIE_UNCORR_ERR_STATUS                                                             0x401455
#define regBIFPLR5_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                                    5
#define regBIFPLR5_0_PCIE_UNCORR_ERR_MASK                                                               0x401456
#define regBIFPLR5_0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                                      5
#define regBIFPLR5_0_PCIE_UNCORR_ERR_SEVERITY                                                           0x401457
#define regBIFPLR5_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                                  5
#define regBIFPLR5_0_PCIE_CORR_ERR_STATUS                                                               0x401458
#define regBIFPLR5_0_PCIE_CORR_ERR_STATUS_BASE_IDX                                                      5
#define regBIFPLR5_0_PCIE_CORR_ERR_MASK                                                                 0x401459
#define regBIFPLR5_0_PCIE_CORR_ERR_MASK_BASE_IDX                                                        5
#define regBIFPLR5_0_PCIE_ADV_ERR_CAP_CNTL                                                              0x40145a
#define regBIFPLR5_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                                     5
#define regBIFPLR5_0_PCIE_HDR_LOG0                                                                      0x40145b
#define regBIFPLR5_0_PCIE_HDR_LOG0_BASE_IDX                                                             5
#define regBIFPLR5_0_PCIE_HDR_LOG1                                                                      0x40145c
#define regBIFPLR5_0_PCIE_HDR_LOG1_BASE_IDX                                                             5
#define regBIFPLR5_0_PCIE_HDR_LOG2                                                                      0x40145d
#define regBIFPLR5_0_PCIE_HDR_LOG2_BASE_IDX                                                             5
#define regBIFPLR5_0_PCIE_HDR_LOG3                                                                      0x40145e
#define regBIFPLR5_0_PCIE_HDR_LOG3_BASE_IDX                                                             5
#define regBIFPLR5_0_PCIE_ROOT_ERR_CMD                                                                  0x40145f
#define regBIFPLR5_0_PCIE_ROOT_ERR_CMD_BASE_IDX                                                         5
#define regBIFPLR5_0_PCIE_ROOT_ERR_STATUS                                                               0x401460
#define regBIFPLR5_0_PCIE_ROOT_ERR_STATUS_BASE_IDX                                                      5
#define regBIFPLR5_0_PCIE_ERR_SRC_ID                                                                    0x401461
#define regBIFPLR5_0_PCIE_ERR_SRC_ID_BASE_IDX                                                           5
#define regBIFPLR5_0_PCIE_TLP_PREFIX_LOG0                                                               0x401462
#define regBIFPLR5_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                                      5
#define regBIFPLR5_0_PCIE_TLP_PREFIX_LOG1                                                               0x401463
#define regBIFPLR5_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                                      5
#define regBIFPLR5_0_PCIE_TLP_PREFIX_LOG2                                                               0x401464
#define regBIFPLR5_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                                      5
#define regBIFPLR5_0_PCIE_TLP_PREFIX_LOG3                                                               0x401465
#define regBIFPLR5_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                                      5
#define regBIFPLR5_0_PCIE_SECONDARY_ENH_CAP_LIST                                                        0x40149c
#define regBIFPLR5_0_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX                                               5
#define regBIFPLR5_0_PCIE_LINK_CNTL3                                                                    0x40149d
#define regBIFPLR5_0_PCIE_LINK_CNTL3_BASE_IDX                                                           5
#define regBIFPLR5_0_PCIE_LANE_ERROR_STATUS                                                             0x40149e
#define regBIFPLR5_0_PCIE_LANE_ERROR_STATUS_BASE_IDX                                                    5
#define regBIFPLR5_0_PCIE_LANE_0_EQUALIZATION_CNTL                                                      0x40149f
#define regBIFPLR5_0_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR5_0_PCIE_LANE_1_EQUALIZATION_CNTL                                                      0x40149f
#define regBIFPLR5_0_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR5_0_PCIE_LANE_2_EQUALIZATION_CNTL                                                      0x4014a0
#define regBIFPLR5_0_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR5_0_PCIE_LANE_3_EQUALIZATION_CNTL                                                      0x4014a0
#define regBIFPLR5_0_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR5_0_PCIE_LANE_4_EQUALIZATION_CNTL                                                      0x4014a1
#define regBIFPLR5_0_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR5_0_PCIE_LANE_5_EQUALIZATION_CNTL                                                      0x4014a1
#define regBIFPLR5_0_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR5_0_PCIE_LANE_6_EQUALIZATION_CNTL                                                      0x4014a2
#define regBIFPLR5_0_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR5_0_PCIE_LANE_7_EQUALIZATION_CNTL                                                      0x4014a2
#define regBIFPLR5_0_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR5_0_PCIE_LANE_8_EQUALIZATION_CNTL                                                      0x4014a3
#define regBIFPLR5_0_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR5_0_PCIE_LANE_9_EQUALIZATION_CNTL                                                      0x4014a3
#define regBIFPLR5_0_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR5_0_PCIE_LANE_10_EQUALIZATION_CNTL                                                     0x4014a4
#define regBIFPLR5_0_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR5_0_PCIE_LANE_11_EQUALIZATION_CNTL                                                     0x4014a4
#define regBIFPLR5_0_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR5_0_PCIE_LANE_12_EQUALIZATION_CNTL                                                     0x4014a5
#define regBIFPLR5_0_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR5_0_PCIE_LANE_13_EQUALIZATION_CNTL                                                     0x4014a5
#define regBIFPLR5_0_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR5_0_PCIE_LANE_14_EQUALIZATION_CNTL                                                     0x4014a6
#define regBIFPLR5_0_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR5_0_PCIE_LANE_15_EQUALIZATION_CNTL                                                     0x4014a6
#define regBIFPLR5_0_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR5_0_PCIE_ACS_ENH_CAP_LIST                                                              0x4014a8
#define regBIFPLR5_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR5_0_PCIE_ACS_CAP                                                                       0x4014a9
#define regBIFPLR5_0_PCIE_ACS_CAP_BASE_IDX                                                              5
#define regBIFPLR5_0_PCIE_ACS_CNTL                                                                      0x4014a9
#define regBIFPLR5_0_PCIE_ACS_CNTL_BASE_IDX                                                             5
#define regBIFPLR5_0_PCIE_MC_ENH_CAP_LIST                                                               0x4014bc
#define regBIFPLR5_0_PCIE_MC_ENH_CAP_LIST_BASE_IDX                                                      5
#define regBIFPLR5_0_PCIE_MC_CAP                                                                        0x4014bd
#define regBIFPLR5_0_PCIE_MC_CAP_BASE_IDX                                                               5
#define regBIFPLR5_0_PCIE_MC_CNTL                                                                       0x4014bd
#define regBIFPLR5_0_PCIE_MC_CNTL_BASE_IDX                                                              5
#define regBIFPLR5_0_PCIE_MC_ADDR0                                                                      0x4014be
#define regBIFPLR5_0_PCIE_MC_ADDR0_BASE_IDX                                                             5
#define regBIFPLR5_0_PCIE_MC_ADDR1                                                                      0x4014bf
#define regBIFPLR5_0_PCIE_MC_ADDR1_BASE_IDX                                                             5
#define regBIFPLR5_0_PCIE_MC_RCV0                                                                       0x4014c0
#define regBIFPLR5_0_PCIE_MC_RCV0_BASE_IDX                                                              5
#define regBIFPLR5_0_PCIE_MC_RCV1                                                                       0x4014c1
#define regBIFPLR5_0_PCIE_MC_RCV1_BASE_IDX                                                              5
#define regBIFPLR5_0_PCIE_MC_BLOCK_ALL0                                                                 0x4014c2
#define regBIFPLR5_0_PCIE_MC_BLOCK_ALL0_BASE_IDX                                                        5
#define regBIFPLR5_0_PCIE_MC_BLOCK_ALL1                                                                 0x4014c3
#define regBIFPLR5_0_PCIE_MC_BLOCK_ALL1_BASE_IDX                                                        5
#define regBIFPLR5_0_PCIE_MC_BLOCK_UNTRANSLATED_0                                                       0x4014c4
#define regBIFPLR5_0_PCIE_MC_BLOCK_UNTRANSLATED_0_BASE_IDX                                              5
#define regBIFPLR5_0_PCIE_MC_BLOCK_UNTRANSLATED_1                                                       0x4014c5
#define regBIFPLR5_0_PCIE_MC_BLOCK_UNTRANSLATED_1_BASE_IDX                                              5
#define regBIFPLR5_0_PCIE_MC_OVERLAY_BAR0                                                               0x4014c6
#define regBIFPLR5_0_PCIE_MC_OVERLAY_BAR0_BASE_IDX                                                      5
#define regBIFPLR5_0_PCIE_MC_OVERLAY_BAR1                                                               0x4014c7
#define regBIFPLR5_0_PCIE_MC_OVERLAY_BAR1_BASE_IDX                                                      5
#define regBIFPLR5_0_PCIE_L1_PM_SUB_CAP_LIST                                                            0x4014dc
#define regBIFPLR5_0_PCIE_L1_PM_SUB_CAP_LIST_BASE_IDX                                                   5
#define regBIFPLR5_0_PCIE_L1_PM_SUB_CAP                                                                 0x4014dd
#define regBIFPLR5_0_PCIE_L1_PM_SUB_CAP_BASE_IDX                                                        5
#define regBIFPLR5_0_PCIE_L1_PM_SUB_CNTL                                                                0x4014de
#define regBIFPLR5_0_PCIE_L1_PM_SUB_CNTL_BASE_IDX                                                       5
#define regBIFPLR5_0_PCIE_L1_PM_SUB_CNTL2                                                               0x4014df
#define regBIFPLR5_0_PCIE_L1_PM_SUB_CNTL2_BASE_IDX                                                      5
#define regBIFPLR5_0_PCIE_DPC_ENH_CAP_LIST                                                              0x4014e0
#define regBIFPLR5_0_PCIE_DPC_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR5_0_PCIE_DPC_CAP_LIST                                                                  0x4014e1
#define regBIFPLR5_0_PCIE_DPC_CAP_LIST_BASE_IDX                                                         5
#define regBIFPLR5_0_PCIE_DPC_CNTL                                                                      0x4014e1
#define regBIFPLR5_0_PCIE_DPC_CNTL_BASE_IDX                                                             5
#define regBIFPLR5_0_PCIE_DPC_STATUS                                                                    0x4014e2
#define regBIFPLR5_0_PCIE_DPC_STATUS_BASE_IDX                                                           5
#define regBIFPLR5_0_PCIE_DPC_ERROR_SOURCE_ID                                                           0x4014e2
#define regBIFPLR5_0_PCIE_DPC_ERROR_SOURCE_ID_BASE_IDX                                                  5
#define regBIFPLR5_0_PCIE_RP_PIO_STATUS                                                                 0x4014e3
#define regBIFPLR5_0_PCIE_RP_PIO_STATUS_BASE_IDX                                                        5
#define regBIFPLR5_0_PCIE_RP_PIO_MASK                                                                   0x4014e4
#define regBIFPLR5_0_PCIE_RP_PIO_MASK_BASE_IDX                                                          5
#define regBIFPLR5_0_PCIE_RP_PIO_SEVERITY                                                               0x4014e5
#define regBIFPLR5_0_PCIE_RP_PIO_SEVERITY_BASE_IDX                                                      5
#define regBIFPLR5_0_PCIE_RP_PIO_SYSERROR                                                               0x4014e6
#define regBIFPLR5_0_PCIE_RP_PIO_SYSERROR_BASE_IDX                                                      5
#define regBIFPLR5_0_PCIE_RP_PIO_EXCEPTION                                                              0x4014e7
#define regBIFPLR5_0_PCIE_RP_PIO_EXCEPTION_BASE_IDX                                                     5
#define regBIFPLR5_0_PCIE_RP_PIO_HDR_LOG0                                                               0x4014e8
#define regBIFPLR5_0_PCIE_RP_PIO_HDR_LOG0_BASE_IDX                                                      5
#define regBIFPLR5_0_PCIE_RP_PIO_HDR_LOG1                                                               0x4014e9
#define regBIFPLR5_0_PCIE_RP_PIO_HDR_LOG1_BASE_IDX                                                      5
#define regBIFPLR5_0_PCIE_RP_PIO_HDR_LOG2                                                               0x4014ea
#define regBIFPLR5_0_PCIE_RP_PIO_HDR_LOG2_BASE_IDX                                                      5
#define regBIFPLR5_0_PCIE_RP_PIO_HDR_LOG3                                                               0x4014eb
#define regBIFPLR5_0_PCIE_RP_PIO_HDR_LOG3_BASE_IDX                                                      5
#define regBIFPLR5_0_PCIE_RP_PIO_PREFIX_LOG0                                                            0x4014ed
#define regBIFPLR5_0_PCIE_RP_PIO_PREFIX_LOG0_BASE_IDX                                                   5
#define regBIFPLR5_0_PCIE_RP_PIO_PREFIX_LOG1                                                            0x4014ee
#define regBIFPLR5_0_PCIE_RP_PIO_PREFIX_LOG1_BASE_IDX                                                   5
#define regBIFPLR5_0_PCIE_RP_PIO_PREFIX_LOG2                                                            0x4014ef
#define regBIFPLR5_0_PCIE_RP_PIO_PREFIX_LOG2_BASE_IDX                                                   5
#define regBIFPLR5_0_PCIE_RP_PIO_PREFIX_LOG3                                                            0x4014f0
#define regBIFPLR5_0_PCIE_RP_PIO_PREFIX_LOG3_BASE_IDX                                                   5
#define regBIFPLR5_0_PCIE_ESM_CAP_LIST                                                                  0x4014f1
#define regBIFPLR5_0_PCIE_ESM_CAP_LIST_BASE_IDX                                                         5
#define regBIFPLR5_0_PCIE_ESM_HEADER_1                                                                  0x4014f2
#define regBIFPLR5_0_PCIE_ESM_HEADER_1_BASE_IDX                                                         5
#define regBIFPLR5_0_PCIE_ESM_HEADER_2                                                                  0x4014f3
#define regBIFPLR5_0_PCIE_ESM_HEADER_2_BASE_IDX                                                         5
#define regBIFPLR5_0_PCIE_ESM_STATUS                                                                    0x4014f3
#define regBIFPLR5_0_PCIE_ESM_STATUS_BASE_IDX                                                           5
#define regBIFPLR5_0_PCIE_ESM_CTRL                                                                      0x4014f4
#define regBIFPLR5_0_PCIE_ESM_CTRL_BASE_IDX                                                             5
#define regBIFPLR5_0_PCIE_ESM_CAP_1                                                                     0x4014f5
#define regBIFPLR5_0_PCIE_ESM_CAP_1_BASE_IDX                                                            5
#define regBIFPLR5_0_PCIE_ESM_CAP_2                                                                     0x4014f6
#define regBIFPLR5_0_PCIE_ESM_CAP_2_BASE_IDX                                                            5
#define regBIFPLR5_0_PCIE_ESM_CAP_3                                                                     0x4014f7
#define regBIFPLR5_0_PCIE_ESM_CAP_3_BASE_IDX                                                            5
#define regBIFPLR5_0_PCIE_ESM_CAP_4                                                                     0x4014f8
#define regBIFPLR5_0_PCIE_ESM_CAP_4_BASE_IDX                                                            5
#define regBIFPLR5_0_PCIE_ESM_CAP_5                                                                     0x4014f9
#define regBIFPLR5_0_PCIE_ESM_CAP_5_BASE_IDX                                                            5
#define regBIFPLR5_0_PCIE_ESM_CAP_6                                                                     0x4014fa
#define regBIFPLR5_0_PCIE_ESM_CAP_6_BASE_IDX                                                            5
#define regBIFPLR5_0_PCIE_ESM_CAP_7                                                                     0x4014fb
#define regBIFPLR5_0_PCIE_ESM_CAP_7_BASE_IDX                                                            5
#define regBIFPLR5_0_PCIE_DLF_ENH_CAP_LIST                                                              0x401500
#define regBIFPLR5_0_PCIE_DLF_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR5_0_DATA_LINK_FEATURE_CAP                                                              0x401501
#define regBIFPLR5_0_DATA_LINK_FEATURE_CAP_BASE_IDX                                                     5
#define regBIFPLR5_0_DATA_LINK_FEATURE_STATUS                                                           0x401502
#define regBIFPLR5_0_DATA_LINK_FEATURE_STATUS_BASE_IDX                                                  5
#define regBIFPLR5_0_PCIE_PHY_16GT_ENH_CAP_LIST                                                         0x401504
#define regBIFPLR5_0_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX                                                5
#define regBIFPLR5_0_LINK_CAP_16GT                                                                      0x401505
#define regBIFPLR5_0_LINK_CAP_16GT_BASE_IDX                                                             5
#define regBIFPLR5_0_LINK_CNTL_16GT                                                                     0x401506
#define regBIFPLR5_0_LINK_CNTL_16GT_BASE_IDX                                                            5
#define regBIFPLR5_0_LINK_STATUS_16GT                                                                   0x401507
#define regBIFPLR5_0_LINK_STATUS_16GT_BASE_IDX                                                          5
#define regBIFPLR5_0_LOCAL_PARITY_MISMATCH_STATUS_16GT                                                  0x401508
#define regBIFPLR5_0_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                         5
#define regBIFPLR5_0_RTM1_PARITY_MISMATCH_STATUS_16GT                                                   0x401509
#define regBIFPLR5_0_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                          5
#define regBIFPLR5_0_RTM2_PARITY_MISMATCH_STATUS_16GT                                                   0x40150a
#define regBIFPLR5_0_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                          5
#define regBIFPLR5_0_LANE_0_EQUALIZATION_CNTL_16GT                                                      0x40150c
#define regBIFPLR5_0_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR5_0_LANE_1_EQUALIZATION_CNTL_16GT                                                      0x40150c
#define regBIFPLR5_0_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR5_0_LANE_2_EQUALIZATION_CNTL_16GT                                                      0x40150c
#define regBIFPLR5_0_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR5_0_LANE_3_EQUALIZATION_CNTL_16GT                                                      0x40150c
#define regBIFPLR5_0_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR5_0_LANE_4_EQUALIZATION_CNTL_16GT                                                      0x40150d
#define regBIFPLR5_0_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR5_0_LANE_5_EQUALIZATION_CNTL_16GT                                                      0x40150d
#define regBIFPLR5_0_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR5_0_LANE_6_EQUALIZATION_CNTL_16GT                                                      0x40150d
#define regBIFPLR5_0_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR5_0_LANE_7_EQUALIZATION_CNTL_16GT                                                      0x40150d
#define regBIFPLR5_0_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR5_0_LANE_8_EQUALIZATION_CNTL_16GT                                                      0x40150e
#define regBIFPLR5_0_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR5_0_LANE_9_EQUALIZATION_CNTL_16GT                                                      0x40150e
#define regBIFPLR5_0_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR5_0_LANE_10_EQUALIZATION_CNTL_16GT                                                     0x40150e
#define regBIFPLR5_0_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR5_0_LANE_11_EQUALIZATION_CNTL_16GT                                                     0x40150e
#define regBIFPLR5_0_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR5_0_LANE_12_EQUALIZATION_CNTL_16GT                                                     0x40150f
#define regBIFPLR5_0_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR5_0_LANE_13_EQUALIZATION_CNTL_16GT                                                     0x40150f
#define regBIFPLR5_0_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR5_0_LANE_14_EQUALIZATION_CNTL_16GT                                                     0x40150f
#define regBIFPLR5_0_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR5_0_LANE_15_EQUALIZATION_CNTL_16GT                                                     0x40150f
#define regBIFPLR5_0_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR5_0_PCIE_MARGINING_ENH_CAP_LIST                                                        0x401510
#define regBIFPLR5_0_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX                                               5
#define regBIFPLR5_0_MARGINING_PORT_CAP                                                                 0x401511
#define regBIFPLR5_0_MARGINING_PORT_CAP_BASE_IDX                                                        5
#define regBIFPLR5_0_MARGINING_PORT_STATUS                                                              0x401511
#define regBIFPLR5_0_MARGINING_PORT_STATUS_BASE_IDX                                                     5
#define regBIFPLR5_0_LANE_0_MARGINING_LANE_CNTL                                                         0x401512
#define regBIFPLR5_0_LANE_0_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR5_0_LANE_0_MARGINING_LANE_STATUS                                                       0x401512
#define regBIFPLR5_0_LANE_0_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR5_0_LANE_1_MARGINING_LANE_CNTL                                                         0x401513
#define regBIFPLR5_0_LANE_1_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR5_0_LANE_1_MARGINING_LANE_STATUS                                                       0x401513
#define regBIFPLR5_0_LANE_1_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR5_0_LANE_2_MARGINING_LANE_CNTL                                                         0x401514
#define regBIFPLR5_0_LANE_2_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR5_0_LANE_2_MARGINING_LANE_STATUS                                                       0x401514
#define regBIFPLR5_0_LANE_2_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR5_0_LANE_3_MARGINING_LANE_CNTL                                                         0x401515
#define regBIFPLR5_0_LANE_3_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR5_0_LANE_3_MARGINING_LANE_STATUS                                                       0x401515
#define regBIFPLR5_0_LANE_3_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR5_0_LANE_4_MARGINING_LANE_CNTL                                                         0x401516
#define regBIFPLR5_0_LANE_4_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR5_0_LANE_4_MARGINING_LANE_STATUS                                                       0x401516
#define regBIFPLR5_0_LANE_4_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR5_0_LANE_5_MARGINING_LANE_CNTL                                                         0x401517
#define regBIFPLR5_0_LANE_5_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR5_0_LANE_5_MARGINING_LANE_STATUS                                                       0x401517
#define regBIFPLR5_0_LANE_5_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR5_0_LANE_6_MARGINING_LANE_CNTL                                                         0x401518
#define regBIFPLR5_0_LANE_6_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR5_0_LANE_6_MARGINING_LANE_STATUS                                                       0x401518
#define regBIFPLR5_0_LANE_6_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR5_0_LANE_7_MARGINING_LANE_CNTL                                                         0x401519
#define regBIFPLR5_0_LANE_7_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR5_0_LANE_7_MARGINING_LANE_STATUS                                                       0x401519
#define regBIFPLR5_0_LANE_7_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR5_0_LANE_8_MARGINING_LANE_CNTL                                                         0x40151a
#define regBIFPLR5_0_LANE_8_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR5_0_LANE_8_MARGINING_LANE_STATUS                                                       0x40151a
#define regBIFPLR5_0_LANE_8_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR5_0_LANE_9_MARGINING_LANE_CNTL                                                         0x40151b
#define regBIFPLR5_0_LANE_9_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR5_0_LANE_9_MARGINING_LANE_STATUS                                                       0x40151b
#define regBIFPLR5_0_LANE_9_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR5_0_LANE_10_MARGINING_LANE_CNTL                                                        0x40151c
#define regBIFPLR5_0_LANE_10_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR5_0_LANE_10_MARGINING_LANE_STATUS                                                      0x40151c
#define regBIFPLR5_0_LANE_10_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR5_0_LANE_11_MARGINING_LANE_CNTL                                                        0x40151d
#define regBIFPLR5_0_LANE_11_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR5_0_LANE_11_MARGINING_LANE_STATUS                                                      0x40151d
#define regBIFPLR5_0_LANE_11_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR5_0_LANE_12_MARGINING_LANE_CNTL                                                        0x40151e
#define regBIFPLR5_0_LANE_12_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR5_0_LANE_12_MARGINING_LANE_STATUS                                                      0x40151e
#define regBIFPLR5_0_LANE_12_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR5_0_LANE_13_MARGINING_LANE_CNTL                                                        0x40151f
#define regBIFPLR5_0_LANE_13_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR5_0_LANE_13_MARGINING_LANE_STATUS                                                      0x40151f
#define regBIFPLR5_0_LANE_13_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR5_0_LANE_14_MARGINING_LANE_CNTL                                                        0x401520
#define regBIFPLR5_0_LANE_14_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR5_0_LANE_14_MARGINING_LANE_STATUS                                                      0x401520
#define regBIFPLR5_0_LANE_14_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR5_0_LANE_15_MARGINING_LANE_CNTL                                                        0x401521
#define regBIFPLR5_0_LANE_15_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR5_0_LANE_15_MARGINING_LANE_STATUS                                                      0x401521
#define regBIFPLR5_0_LANE_15_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR5_0_PCIE_CCIX_CAP_LIST                                                                 0x401522
#define regBIFPLR5_0_PCIE_CCIX_CAP_LIST_BASE_IDX                                                        5
#define regBIFPLR5_0_PCIE_CCIX_HEADER_1                                                                 0x401523
#define regBIFPLR5_0_PCIE_CCIX_HEADER_1_BASE_IDX                                                        5
#define regBIFPLR5_0_PCIE_CCIX_HEADER_2                                                                 0x401524
#define regBIFPLR5_0_PCIE_CCIX_HEADER_2_BASE_IDX                                                        5
#define regBIFPLR5_0_PCIE_CCIX_CAP                                                                      0x401524
#define regBIFPLR5_0_PCIE_CCIX_CAP_BASE_IDX                                                             5
#define regBIFPLR5_0_PCIE_CCIX_ESM_REQD_CAP                                                             0x401525
#define regBIFPLR5_0_PCIE_CCIX_ESM_REQD_CAP_BASE_IDX                                                    5
#define regBIFPLR5_0_PCIE_CCIX_ESM_OPTL_CAP                                                             0x401526
#define regBIFPLR5_0_PCIE_CCIX_ESM_OPTL_CAP_BASE_IDX                                                    5
#define regBIFPLR5_0_PCIE_CCIX_ESM_STATUS                                                               0x401527
#define regBIFPLR5_0_PCIE_CCIX_ESM_STATUS_BASE_IDX                                                      5
#define regBIFPLR5_0_PCIE_CCIX_ESM_CNTL                                                                 0x401528
#define regBIFPLR5_0_PCIE_CCIX_ESM_CNTL_BASE_IDX                                                        5
#define regBIFPLR5_0_ESM_LANE_0_EQUALIZATION_CNTL_20GT                                                  0x401529
#define regBIFPLR5_0_ESM_LANE_0_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR5_0_ESM_LANE_1_EQUALIZATION_CNTL_20GT                                                  0x401529
#define regBIFPLR5_0_ESM_LANE_1_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR5_0_ESM_LANE_2_EQUALIZATION_CNTL_20GT                                                  0x401529
#define regBIFPLR5_0_ESM_LANE_2_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR5_0_ESM_LANE_3_EQUALIZATION_CNTL_20GT                                                  0x401529
#define regBIFPLR5_0_ESM_LANE_3_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR5_0_ESM_LANE_4_EQUALIZATION_CNTL_20GT                                                  0x40152a
#define regBIFPLR5_0_ESM_LANE_4_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR5_0_ESM_LANE_5_EQUALIZATION_CNTL_20GT                                                  0x40152a
#define regBIFPLR5_0_ESM_LANE_5_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR5_0_ESM_LANE_6_EQUALIZATION_CNTL_20GT                                                  0x40152a
#define regBIFPLR5_0_ESM_LANE_6_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR5_0_ESM_LANE_7_EQUALIZATION_CNTL_20GT                                                  0x40152a
#define regBIFPLR5_0_ESM_LANE_7_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR5_0_ESM_LANE_8_EQUALIZATION_CNTL_20GT                                                  0x40152b
#define regBIFPLR5_0_ESM_LANE_8_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR5_0_ESM_LANE_9_EQUALIZATION_CNTL_20GT                                                  0x40152b
#define regBIFPLR5_0_ESM_LANE_9_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR5_0_ESM_LANE_10_EQUALIZATION_CNTL_20GT                                                 0x40152b
#define regBIFPLR5_0_ESM_LANE_10_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR5_0_ESM_LANE_11_EQUALIZATION_CNTL_20GT                                                 0x40152b
#define regBIFPLR5_0_ESM_LANE_11_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR5_0_ESM_LANE_12_EQUALIZATION_CNTL_20GT                                                 0x40152c
#define regBIFPLR5_0_ESM_LANE_12_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR5_0_ESM_LANE_13_EQUALIZATION_CNTL_20GT                                                 0x40152c
#define regBIFPLR5_0_ESM_LANE_13_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR5_0_ESM_LANE_14_EQUALIZATION_CNTL_20GT                                                 0x40152c
#define regBIFPLR5_0_ESM_LANE_14_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR5_0_ESM_LANE_15_EQUALIZATION_CNTL_20GT                                                 0x40152c
#define regBIFPLR5_0_ESM_LANE_15_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR5_0_ESM_LANE_0_EQUALIZATION_CNTL_25GT                                                  0x40152d
#define regBIFPLR5_0_ESM_LANE_0_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR5_0_ESM_LANE_1_EQUALIZATION_CNTL_25GT                                                  0x40152d
#define regBIFPLR5_0_ESM_LANE_1_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR5_0_ESM_LANE_2_EQUALIZATION_CNTL_25GT                                                  0x40152d
#define regBIFPLR5_0_ESM_LANE_2_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR5_0_ESM_LANE_3_EQUALIZATION_CNTL_25GT                                                  0x40152d
#define regBIFPLR5_0_ESM_LANE_3_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR5_0_ESM_LANE_4_EQUALIZATION_CNTL_25GT                                                  0x40152e
#define regBIFPLR5_0_ESM_LANE_4_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR5_0_ESM_LANE_5_EQUALIZATION_CNTL_25GT                                                  0x40152e
#define regBIFPLR5_0_ESM_LANE_5_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR5_0_ESM_LANE_6_EQUALIZATION_CNTL_25GT                                                  0x40152e
#define regBIFPLR5_0_ESM_LANE_6_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR5_0_ESM_LANE_7_EQUALIZATION_CNTL_25GT                                                  0x40152e
#define regBIFPLR5_0_ESM_LANE_7_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR5_0_ESM_LANE_8_EQUALIZATION_CNTL_25GT                                                  0x40152f
#define regBIFPLR5_0_ESM_LANE_8_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR5_0_ESM_LANE_9_EQUALIZATION_CNTL_25GT                                                  0x40152f
#define regBIFPLR5_0_ESM_LANE_9_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR5_0_ESM_LANE_10_EQUALIZATION_CNTL_25GT                                                 0x40152f
#define regBIFPLR5_0_ESM_LANE_10_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR5_0_ESM_LANE_11_EQUALIZATION_CNTL_25GT                                                 0x40152f
#define regBIFPLR5_0_ESM_LANE_11_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR5_0_ESM_LANE_12_EQUALIZATION_CNTL_25GT                                                 0x401530
#define regBIFPLR5_0_ESM_LANE_12_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR5_0_ESM_LANE_13_EQUALIZATION_CNTL_25GT                                                 0x401530
#define regBIFPLR5_0_ESM_LANE_13_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR5_0_ESM_LANE_14_EQUALIZATION_CNTL_25GT                                                 0x401530
#define regBIFPLR5_0_ESM_LANE_14_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR5_0_ESM_LANE_15_EQUALIZATION_CNTL_25GT                                                 0x401530
#define regBIFPLR5_0_ESM_LANE_15_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR5_0_PCIE_CCIX_TRANS_CAP                                                                0x401531
#define regBIFPLR5_0_PCIE_CCIX_TRANS_CAP_BASE_IDX                                                       5
#define regBIFPLR5_0_PCIE_CCIX_TRANS_CNTL                                                               0x401532
#define regBIFPLR5_0_PCIE_CCIX_TRANS_CNTL_BASE_IDX                                                      5


// addressBlock: nbio_pcie0_bifplr6_cfgdecp
// base address: 0x11106000
#define regBIFPLR6_0_VENDOR_ID                                                                          0x401800
#define regBIFPLR6_0_VENDOR_ID_BASE_IDX                                                                 5
#define regBIFPLR6_0_DEVICE_ID                                                                          0x401800
#define regBIFPLR6_0_DEVICE_ID_BASE_IDX                                                                 5
#define regBIFPLR6_0_COMMAND                                                                            0x401801
#define regBIFPLR6_0_COMMAND_BASE_IDX                                                                   5
#define regBIFPLR6_0_STATUS                                                                             0x401801
#define regBIFPLR6_0_STATUS_BASE_IDX                                                                    5
#define regBIFPLR6_0_REVISION_ID                                                                        0x401802
#define regBIFPLR6_0_REVISION_ID_BASE_IDX                                                               5
#define regBIFPLR6_0_PROG_INTERFACE                                                                     0x401802
#define regBIFPLR6_0_PROG_INTERFACE_BASE_IDX                                                            5
#define regBIFPLR6_0_SUB_CLASS                                                                          0x401802
#define regBIFPLR6_0_SUB_CLASS_BASE_IDX                                                                 5
#define regBIFPLR6_0_BASE_CLASS                                                                         0x401802
#define regBIFPLR6_0_BASE_CLASS_BASE_IDX                                                                5
#define regBIFPLR6_0_CACHE_LINE                                                                         0x401803
#define regBIFPLR6_0_CACHE_LINE_BASE_IDX                                                                5
#define regBIFPLR6_0_LATENCY                                                                            0x401803
#define regBIFPLR6_0_LATENCY_BASE_IDX                                                                   5
#define regBIFPLR6_0_HEADER                                                                             0x401803
#define regBIFPLR6_0_HEADER_BASE_IDX                                                                    5
#define regBIFPLR6_0_BIST                                                                               0x401803
#define regBIFPLR6_0_BIST_BASE_IDX                                                                      5
#define regBIFPLR6_0_SUB_BUS_NUMBER_LATENCY                                                             0x401806
#define regBIFPLR6_0_SUB_BUS_NUMBER_LATENCY_BASE_IDX                                                    5
#define regBIFPLR6_0_IO_BASE_LIMIT                                                                      0x401807
#define regBIFPLR6_0_IO_BASE_LIMIT_BASE_IDX                                                             5
#define regBIFPLR6_0_SECONDARY_STATUS                                                                   0x401807
#define regBIFPLR6_0_SECONDARY_STATUS_BASE_IDX                                                          5
#define regBIFPLR6_0_MEM_BASE_LIMIT                                                                     0x401808
#define regBIFPLR6_0_MEM_BASE_LIMIT_BASE_IDX                                                            5
#define regBIFPLR6_0_PREF_BASE_LIMIT                                                                    0x401809
#define regBIFPLR6_0_PREF_BASE_LIMIT_BASE_IDX                                                           5
#define regBIFPLR6_0_PREF_BASE_UPPER                                                                    0x40180a
#define regBIFPLR6_0_PREF_BASE_UPPER_BASE_IDX                                                           5
#define regBIFPLR6_0_PREF_LIMIT_UPPER                                                                   0x40180b
#define regBIFPLR6_0_PREF_LIMIT_UPPER_BASE_IDX                                                          5
#define regBIFPLR6_0_IO_BASE_LIMIT_HI                                                                   0x40180c
#define regBIFPLR6_0_IO_BASE_LIMIT_HI_BASE_IDX                                                          5
#define regBIFPLR6_0_CAP_PTR                                                                            0x40180d
#define regBIFPLR6_0_CAP_PTR_BASE_IDX                                                                   5
#define regBIFPLR6_0_ROM_BASE_ADDR                                                                      0x40180e
#define regBIFPLR6_0_ROM_BASE_ADDR_BASE_IDX                                                             5
#define regBIFPLR6_0_INTERRUPT_LINE                                                                     0x40180f
#define regBIFPLR6_0_INTERRUPT_LINE_BASE_IDX                                                            5
#define regBIFPLR6_0_INTERRUPT_PIN                                                                      0x40180f
#define regBIFPLR6_0_INTERRUPT_PIN_BASE_IDX                                                             5
#define regBIFPLR6_0_IRQ_BRIDGE_CNTL                                                                    0x40180f
#define regBIFPLR6_0_IRQ_BRIDGE_CNTL_BASE_IDX                                                           5
#define regBIFPLR6_0_EXT_BRIDGE_CNTL                                                                    0x401810
#define regBIFPLR6_0_EXT_BRIDGE_CNTL_BASE_IDX                                                           5
#define regBIFPLR6_0_VENDOR_CAP_LIST                                                                    0x401812
#define regBIFPLR6_0_VENDOR_CAP_LIST_BASE_IDX                                                           5
#define regBIFPLR6_0_ADAPTER_ID_W                                                                       0x401813
#define regBIFPLR6_0_ADAPTER_ID_W_BASE_IDX                                                              5
#define regBIFPLR6_0_PMI_CAP_LIST                                                                       0x401814
#define regBIFPLR6_0_PMI_CAP_LIST_BASE_IDX                                                              5
#define regBIFPLR6_0_PMI_CAP                                                                            0x401814
#define regBIFPLR6_0_PMI_CAP_BASE_IDX                                                                   5
#define regBIFPLR6_0_PMI_STATUS_CNTL                                                                    0x401815
#define regBIFPLR6_0_PMI_STATUS_CNTL_BASE_IDX                                                           5
#define regBIFPLR6_0_PCIE_CAP_LIST                                                                      0x401816
#define regBIFPLR6_0_PCIE_CAP_LIST_BASE_IDX                                                             5
#define regBIFPLR6_0_PCIE_CAP                                                                           0x401816
#define regBIFPLR6_0_PCIE_CAP_BASE_IDX                                                                  5
#define regBIFPLR6_0_DEVICE_CAP                                                                         0x401817
#define regBIFPLR6_0_DEVICE_CAP_BASE_IDX                                                                5
#define regBIFPLR6_0_DEVICE_CNTL                                                                        0x401818
#define regBIFPLR6_0_DEVICE_CNTL_BASE_IDX                                                               5
#define regBIFPLR6_0_DEVICE_STATUS                                                                      0x401818
#define regBIFPLR6_0_DEVICE_STATUS_BASE_IDX                                                             5
#define regBIFPLR6_0_LINK_CAP                                                                           0x401819
#define regBIFPLR6_0_LINK_CAP_BASE_IDX                                                                  5
#define regBIFPLR6_0_LINK_CNTL                                                                          0x40181a
#define regBIFPLR6_0_LINK_CNTL_BASE_IDX                                                                 5
#define regBIFPLR6_0_LINK_STATUS                                                                        0x40181a
#define regBIFPLR6_0_LINK_STATUS_BASE_IDX                                                               5
#define regBIFPLR6_0_SLOT_CAP                                                                           0x40181b
#define regBIFPLR6_0_SLOT_CAP_BASE_IDX                                                                  5
#define regBIFPLR6_0_SLOT_CNTL                                                                          0x40181c
#define regBIFPLR6_0_SLOT_CNTL_BASE_IDX                                                                 5
#define regBIFPLR6_0_SLOT_STATUS                                                                        0x40181c
#define regBIFPLR6_0_SLOT_STATUS_BASE_IDX                                                               5
#define regBIFPLR6_0_ROOT_CNTL                                                                          0x40181d
#define regBIFPLR6_0_ROOT_CNTL_BASE_IDX                                                                 5
#define regBIFPLR6_0_ROOT_CAP                                                                           0x40181d
#define regBIFPLR6_0_ROOT_CAP_BASE_IDX                                                                  5
#define regBIFPLR6_0_ROOT_STATUS                                                                        0x40181e
#define regBIFPLR6_0_ROOT_STATUS_BASE_IDX                                                               5
#define regBIFPLR6_0_DEVICE_CAP2                                                                        0x40181f
#define regBIFPLR6_0_DEVICE_CAP2_BASE_IDX                                                               5
#define regBIFPLR6_0_DEVICE_CNTL2                                                                       0x401820
#define regBIFPLR6_0_DEVICE_CNTL2_BASE_IDX                                                              5
#define regBIFPLR6_0_DEVICE_STATUS2                                                                     0x401820
#define regBIFPLR6_0_DEVICE_STATUS2_BASE_IDX                                                            5
#define regBIFPLR6_0_LINK_CAP2                                                                          0x401821
#define regBIFPLR6_0_LINK_CAP2_BASE_IDX                                                                 5
#define regBIFPLR6_0_LINK_CNTL2                                                                         0x401822
#define regBIFPLR6_0_LINK_CNTL2_BASE_IDX                                                                5
#define regBIFPLR6_0_LINK_STATUS2                                                                       0x401822
#define regBIFPLR6_0_LINK_STATUS2_BASE_IDX                                                              5
#define regBIFPLR6_0_SLOT_CAP2                                                                          0x401823
#define regBIFPLR6_0_SLOT_CAP2_BASE_IDX                                                                 5
#define regBIFPLR6_0_SLOT_CNTL2                                                                         0x401824
#define regBIFPLR6_0_SLOT_CNTL2_BASE_IDX                                                                5
#define regBIFPLR6_0_SLOT_STATUS2                                                                       0x401824
#define regBIFPLR6_0_SLOT_STATUS2_BASE_IDX                                                              5
#define regBIFPLR6_0_MSI_CAP_LIST                                                                       0x401828
#define regBIFPLR6_0_MSI_CAP_LIST_BASE_IDX                                                              5
#define regBIFPLR6_0_MSI_MSG_CNTL                                                                       0x401828
#define regBIFPLR6_0_MSI_MSG_CNTL_BASE_IDX                                                              5
#define regBIFPLR6_0_MSI_MSG_ADDR_LO                                                                    0x401829
#define regBIFPLR6_0_MSI_MSG_ADDR_LO_BASE_IDX                                                           5
#define regBIFPLR6_0_MSI_MSG_ADDR_HI                                                                    0x40182a
#define regBIFPLR6_0_MSI_MSG_ADDR_HI_BASE_IDX                                                           5
#define regBIFPLR6_0_MSI_MSG_DATA                                                                       0x40182a
#define regBIFPLR6_0_MSI_MSG_DATA_BASE_IDX                                                              5
#define regBIFPLR6_0_MSI_MSG_DATA_64                                                                    0x40182b
#define regBIFPLR6_0_MSI_MSG_DATA_64_BASE_IDX                                                           5
#define regBIFPLR6_0_SSID_CAP_LIST                                                                      0x401830
#define regBIFPLR6_0_SSID_CAP_LIST_BASE_IDX                                                             5
#define regBIFPLR6_0_SSID_CAP                                                                           0x401831
#define regBIFPLR6_0_SSID_CAP_BASE_IDX                                                                  5
#define regBIFPLR6_0_MSI_MAP_CAP_LIST                                                                   0x401832
#define regBIFPLR6_0_MSI_MAP_CAP_LIST_BASE_IDX                                                          5
#define regBIFPLR6_0_MSI_MAP_CAP                                                                        0x401832
#define regBIFPLR6_0_MSI_MAP_CAP_BASE_IDX                                                               5
#define regBIFPLR6_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                                  0x401840
#define regBIFPLR6_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIFPLR6_0_PCIE_VENDOR_SPECIFIC_HDR                                                           0x401841
#define regBIFPLR6_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                                  5
#define regBIFPLR6_0_PCIE_VENDOR_SPECIFIC1                                                              0x401842
#define regBIFPLR6_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                                     5
#define regBIFPLR6_0_PCIE_VENDOR_SPECIFIC2                                                              0x401843
#define regBIFPLR6_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                                     5
#define regBIFPLR6_0_PCIE_VC_ENH_CAP_LIST                                                               0x401844
#define regBIFPLR6_0_PCIE_VC_ENH_CAP_LIST_BASE_IDX                                                      5
#define regBIFPLR6_0_PCIE_PORT_VC_CAP_REG1                                                              0x401845
#define regBIFPLR6_0_PCIE_PORT_VC_CAP_REG1_BASE_IDX                                                     5
#define regBIFPLR6_0_PCIE_PORT_VC_CAP_REG2                                                              0x401846
#define regBIFPLR6_0_PCIE_PORT_VC_CAP_REG2_BASE_IDX                                                     5
#define regBIFPLR6_0_PCIE_PORT_VC_CNTL                                                                  0x401847
#define regBIFPLR6_0_PCIE_PORT_VC_CNTL_BASE_IDX                                                         5
#define regBIFPLR6_0_PCIE_PORT_VC_STATUS                                                                0x401847
#define regBIFPLR6_0_PCIE_PORT_VC_STATUS_BASE_IDX                                                       5
#define regBIFPLR6_0_PCIE_VC0_RESOURCE_CAP                                                              0x401848
#define regBIFPLR6_0_PCIE_VC0_RESOURCE_CAP_BASE_IDX                                                     5
#define regBIFPLR6_0_PCIE_VC0_RESOURCE_CNTL                                                             0x401849
#define regBIFPLR6_0_PCIE_VC0_RESOURCE_CNTL_BASE_IDX                                                    5
#define regBIFPLR6_0_PCIE_VC0_RESOURCE_STATUS                                                           0x40184a
#define regBIFPLR6_0_PCIE_VC0_RESOURCE_STATUS_BASE_IDX                                                  5
#define regBIFPLR6_0_PCIE_VC1_RESOURCE_CAP                                                              0x40184b
#define regBIFPLR6_0_PCIE_VC1_RESOURCE_CAP_BASE_IDX                                                     5
#define regBIFPLR6_0_PCIE_VC1_RESOURCE_CNTL                                                             0x40184c
#define regBIFPLR6_0_PCIE_VC1_RESOURCE_CNTL_BASE_IDX                                                    5
#define regBIFPLR6_0_PCIE_VC1_RESOURCE_STATUS                                                           0x40184d
#define regBIFPLR6_0_PCIE_VC1_RESOURCE_STATUS_BASE_IDX                                                  5
#define regBIFPLR6_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                                   0x401850
#define regBIFPLR6_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX                                          5
#define regBIFPLR6_0_PCIE_DEV_SERIAL_NUM_DW1                                                            0x401851
#define regBIFPLR6_0_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX                                                   5
#define regBIFPLR6_0_PCIE_DEV_SERIAL_NUM_DW2                                                            0x401852
#define regBIFPLR6_0_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX                                                   5
#define regBIFPLR6_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                                      0x401854
#define regBIFPLR6_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                             5
#define regBIFPLR6_0_PCIE_UNCORR_ERR_STATUS                                                             0x401855
#define regBIFPLR6_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                                    5
#define regBIFPLR6_0_PCIE_UNCORR_ERR_MASK                                                               0x401856
#define regBIFPLR6_0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                                      5
#define regBIFPLR6_0_PCIE_UNCORR_ERR_SEVERITY                                                           0x401857
#define regBIFPLR6_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                                  5
#define regBIFPLR6_0_PCIE_CORR_ERR_STATUS                                                               0x401858
#define regBIFPLR6_0_PCIE_CORR_ERR_STATUS_BASE_IDX                                                      5
#define regBIFPLR6_0_PCIE_CORR_ERR_MASK                                                                 0x401859
#define regBIFPLR6_0_PCIE_CORR_ERR_MASK_BASE_IDX                                                        5
#define regBIFPLR6_0_PCIE_ADV_ERR_CAP_CNTL                                                              0x40185a
#define regBIFPLR6_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                                     5
#define regBIFPLR6_0_PCIE_HDR_LOG0                                                                      0x40185b
#define regBIFPLR6_0_PCIE_HDR_LOG0_BASE_IDX                                                             5
#define regBIFPLR6_0_PCIE_HDR_LOG1                                                                      0x40185c
#define regBIFPLR6_0_PCIE_HDR_LOG1_BASE_IDX                                                             5
#define regBIFPLR6_0_PCIE_HDR_LOG2                                                                      0x40185d
#define regBIFPLR6_0_PCIE_HDR_LOG2_BASE_IDX                                                             5
#define regBIFPLR6_0_PCIE_HDR_LOG3                                                                      0x40185e
#define regBIFPLR6_0_PCIE_HDR_LOG3_BASE_IDX                                                             5
#define regBIFPLR6_0_PCIE_ROOT_ERR_CMD                                                                  0x40185f
#define regBIFPLR6_0_PCIE_ROOT_ERR_CMD_BASE_IDX                                                         5
#define regBIFPLR6_0_PCIE_ROOT_ERR_STATUS                                                               0x401860
#define regBIFPLR6_0_PCIE_ROOT_ERR_STATUS_BASE_IDX                                                      5
#define regBIFPLR6_0_PCIE_ERR_SRC_ID                                                                    0x401861
#define regBIFPLR6_0_PCIE_ERR_SRC_ID_BASE_IDX                                                           5
#define regBIFPLR6_0_PCIE_TLP_PREFIX_LOG0                                                               0x401862
#define regBIFPLR6_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                                      5
#define regBIFPLR6_0_PCIE_TLP_PREFIX_LOG1                                                               0x401863
#define regBIFPLR6_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                                      5
#define regBIFPLR6_0_PCIE_TLP_PREFIX_LOG2                                                               0x401864
#define regBIFPLR6_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                                      5
#define regBIFPLR6_0_PCIE_TLP_PREFIX_LOG3                                                               0x401865
#define regBIFPLR6_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                                      5
#define regBIFPLR6_0_PCIE_SECONDARY_ENH_CAP_LIST                                                        0x40189c
#define regBIFPLR6_0_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX                                               5
#define regBIFPLR6_0_PCIE_LINK_CNTL3                                                                    0x40189d
#define regBIFPLR6_0_PCIE_LINK_CNTL3_BASE_IDX                                                           5
#define regBIFPLR6_0_PCIE_LANE_ERROR_STATUS                                                             0x40189e
#define regBIFPLR6_0_PCIE_LANE_ERROR_STATUS_BASE_IDX                                                    5
#define regBIFPLR6_0_PCIE_LANE_0_EQUALIZATION_CNTL                                                      0x40189f
#define regBIFPLR6_0_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR6_0_PCIE_LANE_1_EQUALIZATION_CNTL                                                      0x40189f
#define regBIFPLR6_0_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR6_0_PCIE_LANE_2_EQUALIZATION_CNTL                                                      0x4018a0
#define regBIFPLR6_0_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR6_0_PCIE_LANE_3_EQUALIZATION_CNTL                                                      0x4018a0
#define regBIFPLR6_0_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR6_0_PCIE_LANE_4_EQUALIZATION_CNTL                                                      0x4018a1
#define regBIFPLR6_0_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR6_0_PCIE_LANE_5_EQUALIZATION_CNTL                                                      0x4018a1
#define regBIFPLR6_0_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR6_0_PCIE_LANE_6_EQUALIZATION_CNTL                                                      0x4018a2
#define regBIFPLR6_0_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR6_0_PCIE_LANE_7_EQUALIZATION_CNTL                                                      0x4018a2
#define regBIFPLR6_0_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR6_0_PCIE_LANE_8_EQUALIZATION_CNTL                                                      0x4018a3
#define regBIFPLR6_0_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR6_0_PCIE_LANE_9_EQUALIZATION_CNTL                                                      0x4018a3
#define regBIFPLR6_0_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR6_0_PCIE_LANE_10_EQUALIZATION_CNTL                                                     0x4018a4
#define regBIFPLR6_0_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR6_0_PCIE_LANE_11_EQUALIZATION_CNTL                                                     0x4018a4
#define regBIFPLR6_0_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR6_0_PCIE_LANE_12_EQUALIZATION_CNTL                                                     0x4018a5
#define regBIFPLR6_0_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR6_0_PCIE_LANE_13_EQUALIZATION_CNTL                                                     0x4018a5
#define regBIFPLR6_0_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR6_0_PCIE_LANE_14_EQUALIZATION_CNTL                                                     0x4018a6
#define regBIFPLR6_0_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR6_0_PCIE_LANE_15_EQUALIZATION_CNTL                                                     0x4018a6
#define regBIFPLR6_0_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR6_0_PCIE_ACS_ENH_CAP_LIST                                                              0x4018a8
#define regBIFPLR6_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR6_0_PCIE_ACS_CAP                                                                       0x4018a9
#define regBIFPLR6_0_PCIE_ACS_CAP_BASE_IDX                                                              5
#define regBIFPLR6_0_PCIE_ACS_CNTL                                                                      0x4018a9
#define regBIFPLR6_0_PCIE_ACS_CNTL_BASE_IDX                                                             5
#define regBIFPLR6_0_PCIE_MC_ENH_CAP_LIST                                                               0x4018bc
#define regBIFPLR6_0_PCIE_MC_ENH_CAP_LIST_BASE_IDX                                                      5
#define regBIFPLR6_0_PCIE_MC_CAP                                                                        0x4018bd
#define regBIFPLR6_0_PCIE_MC_CAP_BASE_IDX                                                               5
#define regBIFPLR6_0_PCIE_MC_CNTL                                                                       0x4018bd
#define regBIFPLR6_0_PCIE_MC_CNTL_BASE_IDX                                                              5
#define regBIFPLR6_0_PCIE_MC_ADDR0                                                                      0x4018be
#define regBIFPLR6_0_PCIE_MC_ADDR0_BASE_IDX                                                             5
#define regBIFPLR6_0_PCIE_MC_ADDR1                                                                      0x4018bf
#define regBIFPLR6_0_PCIE_MC_ADDR1_BASE_IDX                                                             5
#define regBIFPLR6_0_PCIE_MC_RCV0                                                                       0x4018c0
#define regBIFPLR6_0_PCIE_MC_RCV0_BASE_IDX                                                              5
#define regBIFPLR6_0_PCIE_MC_RCV1                                                                       0x4018c1
#define regBIFPLR6_0_PCIE_MC_RCV1_BASE_IDX                                                              5
#define regBIFPLR6_0_PCIE_MC_BLOCK_ALL0                                                                 0x4018c2
#define regBIFPLR6_0_PCIE_MC_BLOCK_ALL0_BASE_IDX                                                        5
#define regBIFPLR6_0_PCIE_MC_BLOCK_ALL1                                                                 0x4018c3
#define regBIFPLR6_0_PCIE_MC_BLOCK_ALL1_BASE_IDX                                                        5
#define regBIFPLR6_0_PCIE_MC_BLOCK_UNTRANSLATED_0                                                       0x4018c4
#define regBIFPLR6_0_PCIE_MC_BLOCK_UNTRANSLATED_0_BASE_IDX                                              5
#define regBIFPLR6_0_PCIE_MC_BLOCK_UNTRANSLATED_1                                                       0x4018c5
#define regBIFPLR6_0_PCIE_MC_BLOCK_UNTRANSLATED_1_BASE_IDX                                              5
#define regBIFPLR6_0_PCIE_MC_OVERLAY_BAR0                                                               0x4018c6
#define regBIFPLR6_0_PCIE_MC_OVERLAY_BAR0_BASE_IDX                                                      5
#define regBIFPLR6_0_PCIE_MC_OVERLAY_BAR1                                                               0x4018c7
#define regBIFPLR6_0_PCIE_MC_OVERLAY_BAR1_BASE_IDX                                                      5
#define regBIFPLR6_0_PCIE_L1_PM_SUB_CAP_LIST                                                            0x4018dc
#define regBIFPLR6_0_PCIE_L1_PM_SUB_CAP_LIST_BASE_IDX                                                   5
#define regBIFPLR6_0_PCIE_L1_PM_SUB_CAP                                                                 0x4018dd
#define regBIFPLR6_0_PCIE_L1_PM_SUB_CAP_BASE_IDX                                                        5
#define regBIFPLR6_0_PCIE_L1_PM_SUB_CNTL                                                                0x4018de
#define regBIFPLR6_0_PCIE_L1_PM_SUB_CNTL_BASE_IDX                                                       5
#define regBIFPLR6_0_PCIE_L1_PM_SUB_CNTL2                                                               0x4018df
#define regBIFPLR6_0_PCIE_L1_PM_SUB_CNTL2_BASE_IDX                                                      5
#define regBIFPLR6_0_PCIE_DPC_ENH_CAP_LIST                                                              0x4018e0
#define regBIFPLR6_0_PCIE_DPC_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR6_0_PCIE_DPC_CAP_LIST                                                                  0x4018e1
#define regBIFPLR6_0_PCIE_DPC_CAP_LIST_BASE_IDX                                                         5
#define regBIFPLR6_0_PCIE_DPC_CNTL                                                                      0x4018e1
#define regBIFPLR6_0_PCIE_DPC_CNTL_BASE_IDX                                                             5
#define regBIFPLR6_0_PCIE_DPC_STATUS                                                                    0x4018e2
#define regBIFPLR6_0_PCIE_DPC_STATUS_BASE_IDX                                                           5
#define regBIFPLR6_0_PCIE_DPC_ERROR_SOURCE_ID                                                           0x4018e2
#define regBIFPLR6_0_PCIE_DPC_ERROR_SOURCE_ID_BASE_IDX                                                  5
#define regBIFPLR6_0_PCIE_RP_PIO_STATUS                                                                 0x4018e3
#define regBIFPLR6_0_PCIE_RP_PIO_STATUS_BASE_IDX                                                        5
#define regBIFPLR6_0_PCIE_RP_PIO_MASK                                                                   0x4018e4
#define regBIFPLR6_0_PCIE_RP_PIO_MASK_BASE_IDX                                                          5
#define regBIFPLR6_0_PCIE_RP_PIO_SEVERITY                                                               0x4018e5
#define regBIFPLR6_0_PCIE_RP_PIO_SEVERITY_BASE_IDX                                                      5
#define regBIFPLR6_0_PCIE_RP_PIO_SYSERROR                                                               0x4018e6
#define regBIFPLR6_0_PCIE_RP_PIO_SYSERROR_BASE_IDX                                                      5
#define regBIFPLR6_0_PCIE_RP_PIO_EXCEPTION                                                              0x4018e7
#define regBIFPLR6_0_PCIE_RP_PIO_EXCEPTION_BASE_IDX                                                     5
#define regBIFPLR6_0_PCIE_RP_PIO_HDR_LOG0                                                               0x4018e8
#define regBIFPLR6_0_PCIE_RP_PIO_HDR_LOG0_BASE_IDX                                                      5
#define regBIFPLR6_0_PCIE_RP_PIO_HDR_LOG1                                                               0x4018e9
#define regBIFPLR6_0_PCIE_RP_PIO_HDR_LOG1_BASE_IDX                                                      5
#define regBIFPLR6_0_PCIE_RP_PIO_HDR_LOG2                                                               0x4018ea
#define regBIFPLR6_0_PCIE_RP_PIO_HDR_LOG2_BASE_IDX                                                      5
#define regBIFPLR6_0_PCIE_RP_PIO_HDR_LOG3                                                               0x4018eb
#define regBIFPLR6_0_PCIE_RP_PIO_HDR_LOG3_BASE_IDX                                                      5
#define regBIFPLR6_0_PCIE_RP_PIO_PREFIX_LOG0                                                            0x4018ed
#define regBIFPLR6_0_PCIE_RP_PIO_PREFIX_LOG0_BASE_IDX                                                   5
#define regBIFPLR6_0_PCIE_RP_PIO_PREFIX_LOG1                                                            0x4018ee
#define regBIFPLR6_0_PCIE_RP_PIO_PREFIX_LOG1_BASE_IDX                                                   5
#define regBIFPLR6_0_PCIE_RP_PIO_PREFIX_LOG2                                                            0x4018ef
#define regBIFPLR6_0_PCIE_RP_PIO_PREFIX_LOG2_BASE_IDX                                                   5
#define regBIFPLR6_0_PCIE_RP_PIO_PREFIX_LOG3                                                            0x4018f0
#define regBIFPLR6_0_PCIE_RP_PIO_PREFIX_LOG3_BASE_IDX                                                   5
#define regBIFPLR6_0_PCIE_ESM_CAP_LIST                                                                  0x4018f1
#define regBIFPLR6_0_PCIE_ESM_CAP_LIST_BASE_IDX                                                         5
#define regBIFPLR6_0_PCIE_ESM_HEADER_1                                                                  0x4018f2
#define regBIFPLR6_0_PCIE_ESM_HEADER_1_BASE_IDX                                                         5
#define regBIFPLR6_0_PCIE_ESM_HEADER_2                                                                  0x4018f3
#define regBIFPLR6_0_PCIE_ESM_HEADER_2_BASE_IDX                                                         5
#define regBIFPLR6_0_PCIE_ESM_STATUS                                                                    0x4018f3
#define regBIFPLR6_0_PCIE_ESM_STATUS_BASE_IDX                                                           5
#define regBIFPLR6_0_PCIE_ESM_CTRL                                                                      0x4018f4
#define regBIFPLR6_0_PCIE_ESM_CTRL_BASE_IDX                                                             5
#define regBIFPLR6_0_PCIE_ESM_CAP_1                                                                     0x4018f5
#define regBIFPLR6_0_PCIE_ESM_CAP_1_BASE_IDX                                                            5
#define regBIFPLR6_0_PCIE_ESM_CAP_2                                                                     0x4018f6
#define regBIFPLR6_0_PCIE_ESM_CAP_2_BASE_IDX                                                            5
#define regBIFPLR6_0_PCIE_ESM_CAP_3                                                                     0x4018f7
#define regBIFPLR6_0_PCIE_ESM_CAP_3_BASE_IDX                                                            5
#define regBIFPLR6_0_PCIE_ESM_CAP_4                                                                     0x4018f8
#define regBIFPLR6_0_PCIE_ESM_CAP_4_BASE_IDX                                                            5
#define regBIFPLR6_0_PCIE_ESM_CAP_5                                                                     0x4018f9
#define regBIFPLR6_0_PCIE_ESM_CAP_5_BASE_IDX                                                            5
#define regBIFPLR6_0_PCIE_ESM_CAP_6                                                                     0x4018fa
#define regBIFPLR6_0_PCIE_ESM_CAP_6_BASE_IDX                                                            5
#define regBIFPLR6_0_PCIE_ESM_CAP_7                                                                     0x4018fb
#define regBIFPLR6_0_PCIE_ESM_CAP_7_BASE_IDX                                                            5
#define regBIFPLR6_0_PCIE_DLF_ENH_CAP_LIST                                                              0x401900
#define regBIFPLR6_0_PCIE_DLF_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR6_0_DATA_LINK_FEATURE_CAP                                                              0x401901
#define regBIFPLR6_0_DATA_LINK_FEATURE_CAP_BASE_IDX                                                     5
#define regBIFPLR6_0_DATA_LINK_FEATURE_STATUS                                                           0x401902
#define regBIFPLR6_0_DATA_LINK_FEATURE_STATUS_BASE_IDX                                                  5
#define regBIFPLR6_0_PCIE_PHY_16GT_ENH_CAP_LIST                                                         0x401904
#define regBIFPLR6_0_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX                                                5
#define regBIFPLR6_0_LINK_CAP_16GT                                                                      0x401905
#define regBIFPLR6_0_LINK_CAP_16GT_BASE_IDX                                                             5
#define regBIFPLR6_0_LINK_CNTL_16GT                                                                     0x401906
#define regBIFPLR6_0_LINK_CNTL_16GT_BASE_IDX                                                            5
#define regBIFPLR6_0_LINK_STATUS_16GT                                                                   0x401907
#define regBIFPLR6_0_LINK_STATUS_16GT_BASE_IDX                                                          5
#define regBIFPLR6_0_LOCAL_PARITY_MISMATCH_STATUS_16GT                                                  0x401908
#define regBIFPLR6_0_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                         5
#define regBIFPLR6_0_RTM1_PARITY_MISMATCH_STATUS_16GT                                                   0x401909
#define regBIFPLR6_0_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                          5
#define regBIFPLR6_0_RTM2_PARITY_MISMATCH_STATUS_16GT                                                   0x40190a
#define regBIFPLR6_0_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                          5
#define regBIFPLR6_0_LANE_0_EQUALIZATION_CNTL_16GT                                                      0x40190c
#define regBIFPLR6_0_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR6_0_LANE_1_EQUALIZATION_CNTL_16GT                                                      0x40190c
#define regBIFPLR6_0_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR6_0_LANE_2_EQUALIZATION_CNTL_16GT                                                      0x40190c
#define regBIFPLR6_0_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR6_0_LANE_3_EQUALIZATION_CNTL_16GT                                                      0x40190c
#define regBIFPLR6_0_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR6_0_LANE_4_EQUALIZATION_CNTL_16GT                                                      0x40190d
#define regBIFPLR6_0_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR6_0_LANE_5_EQUALIZATION_CNTL_16GT                                                      0x40190d
#define regBIFPLR6_0_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR6_0_LANE_6_EQUALIZATION_CNTL_16GT                                                      0x40190d
#define regBIFPLR6_0_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR6_0_LANE_7_EQUALIZATION_CNTL_16GT                                                      0x40190d
#define regBIFPLR6_0_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR6_0_LANE_8_EQUALIZATION_CNTL_16GT                                                      0x40190e
#define regBIFPLR6_0_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR6_0_LANE_9_EQUALIZATION_CNTL_16GT                                                      0x40190e
#define regBIFPLR6_0_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR6_0_LANE_10_EQUALIZATION_CNTL_16GT                                                     0x40190e
#define regBIFPLR6_0_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR6_0_LANE_11_EQUALIZATION_CNTL_16GT                                                     0x40190e
#define regBIFPLR6_0_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR6_0_LANE_12_EQUALIZATION_CNTL_16GT                                                     0x40190f
#define regBIFPLR6_0_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR6_0_LANE_13_EQUALIZATION_CNTL_16GT                                                     0x40190f
#define regBIFPLR6_0_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR6_0_LANE_14_EQUALIZATION_CNTL_16GT                                                     0x40190f
#define regBIFPLR6_0_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR6_0_LANE_15_EQUALIZATION_CNTL_16GT                                                     0x40190f
#define regBIFPLR6_0_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR6_0_PCIE_MARGINING_ENH_CAP_LIST                                                        0x401910
#define regBIFPLR6_0_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX                                               5
#define regBIFPLR6_0_MARGINING_PORT_CAP                                                                 0x401911
#define regBIFPLR6_0_MARGINING_PORT_CAP_BASE_IDX                                                        5
#define regBIFPLR6_0_MARGINING_PORT_STATUS                                                              0x401911
#define regBIFPLR6_0_MARGINING_PORT_STATUS_BASE_IDX                                                     5
#define regBIFPLR6_0_LANE_0_MARGINING_LANE_CNTL                                                         0x401912
#define regBIFPLR6_0_LANE_0_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR6_0_LANE_0_MARGINING_LANE_STATUS                                                       0x401912
#define regBIFPLR6_0_LANE_0_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR6_0_LANE_1_MARGINING_LANE_CNTL                                                         0x401913
#define regBIFPLR6_0_LANE_1_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR6_0_LANE_1_MARGINING_LANE_STATUS                                                       0x401913
#define regBIFPLR6_0_LANE_1_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR6_0_LANE_2_MARGINING_LANE_CNTL                                                         0x401914
#define regBIFPLR6_0_LANE_2_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR6_0_LANE_2_MARGINING_LANE_STATUS                                                       0x401914
#define regBIFPLR6_0_LANE_2_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR6_0_LANE_3_MARGINING_LANE_CNTL                                                         0x401915
#define regBIFPLR6_0_LANE_3_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR6_0_LANE_3_MARGINING_LANE_STATUS                                                       0x401915
#define regBIFPLR6_0_LANE_3_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR6_0_LANE_4_MARGINING_LANE_CNTL                                                         0x401916
#define regBIFPLR6_0_LANE_4_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR6_0_LANE_4_MARGINING_LANE_STATUS                                                       0x401916
#define regBIFPLR6_0_LANE_4_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR6_0_LANE_5_MARGINING_LANE_CNTL                                                         0x401917
#define regBIFPLR6_0_LANE_5_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR6_0_LANE_5_MARGINING_LANE_STATUS                                                       0x401917
#define regBIFPLR6_0_LANE_5_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR6_0_LANE_6_MARGINING_LANE_CNTL                                                         0x401918
#define regBIFPLR6_0_LANE_6_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR6_0_LANE_6_MARGINING_LANE_STATUS                                                       0x401918
#define regBIFPLR6_0_LANE_6_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR6_0_LANE_7_MARGINING_LANE_CNTL                                                         0x401919
#define regBIFPLR6_0_LANE_7_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR6_0_LANE_7_MARGINING_LANE_STATUS                                                       0x401919
#define regBIFPLR6_0_LANE_7_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR6_0_LANE_8_MARGINING_LANE_CNTL                                                         0x40191a
#define regBIFPLR6_0_LANE_8_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR6_0_LANE_8_MARGINING_LANE_STATUS                                                       0x40191a
#define regBIFPLR6_0_LANE_8_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR6_0_LANE_9_MARGINING_LANE_CNTL                                                         0x40191b
#define regBIFPLR6_0_LANE_9_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR6_0_LANE_9_MARGINING_LANE_STATUS                                                       0x40191b
#define regBIFPLR6_0_LANE_9_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR6_0_LANE_10_MARGINING_LANE_CNTL                                                        0x40191c
#define regBIFPLR6_0_LANE_10_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR6_0_LANE_10_MARGINING_LANE_STATUS                                                      0x40191c
#define regBIFPLR6_0_LANE_10_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR6_0_LANE_11_MARGINING_LANE_CNTL                                                        0x40191d
#define regBIFPLR6_0_LANE_11_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR6_0_LANE_11_MARGINING_LANE_STATUS                                                      0x40191d
#define regBIFPLR6_0_LANE_11_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR6_0_LANE_12_MARGINING_LANE_CNTL                                                        0x40191e
#define regBIFPLR6_0_LANE_12_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR6_0_LANE_12_MARGINING_LANE_STATUS                                                      0x40191e
#define regBIFPLR6_0_LANE_12_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR6_0_LANE_13_MARGINING_LANE_CNTL                                                        0x40191f
#define regBIFPLR6_0_LANE_13_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR6_0_LANE_13_MARGINING_LANE_STATUS                                                      0x40191f
#define regBIFPLR6_0_LANE_13_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR6_0_LANE_14_MARGINING_LANE_CNTL                                                        0x401920
#define regBIFPLR6_0_LANE_14_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR6_0_LANE_14_MARGINING_LANE_STATUS                                                      0x401920
#define regBIFPLR6_0_LANE_14_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR6_0_LANE_15_MARGINING_LANE_CNTL                                                        0x401921
#define regBIFPLR6_0_LANE_15_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR6_0_LANE_15_MARGINING_LANE_STATUS                                                      0x401921
#define regBIFPLR6_0_LANE_15_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR6_0_PCIE_CCIX_CAP_LIST                                                                 0x401922
#define regBIFPLR6_0_PCIE_CCIX_CAP_LIST_BASE_IDX                                                        5
#define regBIFPLR6_0_PCIE_CCIX_HEADER_1                                                                 0x401923
#define regBIFPLR6_0_PCIE_CCIX_HEADER_1_BASE_IDX                                                        5
#define regBIFPLR6_0_PCIE_CCIX_HEADER_2                                                                 0x401924
#define regBIFPLR6_0_PCIE_CCIX_HEADER_2_BASE_IDX                                                        5
#define regBIFPLR6_0_PCIE_CCIX_CAP                                                                      0x401924
#define regBIFPLR6_0_PCIE_CCIX_CAP_BASE_IDX                                                             5
#define regBIFPLR6_0_PCIE_CCIX_ESM_REQD_CAP                                                             0x401925
#define regBIFPLR6_0_PCIE_CCIX_ESM_REQD_CAP_BASE_IDX                                                    5
#define regBIFPLR6_0_PCIE_CCIX_ESM_OPTL_CAP                                                             0x401926
#define regBIFPLR6_0_PCIE_CCIX_ESM_OPTL_CAP_BASE_IDX                                                    5
#define regBIFPLR6_0_PCIE_CCIX_ESM_STATUS                                                               0x401927
#define regBIFPLR6_0_PCIE_CCIX_ESM_STATUS_BASE_IDX                                                      5
#define regBIFPLR6_0_PCIE_CCIX_ESM_CNTL                                                                 0x401928
#define regBIFPLR6_0_PCIE_CCIX_ESM_CNTL_BASE_IDX                                                        5
#define regBIFPLR6_0_ESM_LANE_0_EQUALIZATION_CNTL_20GT                                                  0x401929
#define regBIFPLR6_0_ESM_LANE_0_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR6_0_ESM_LANE_1_EQUALIZATION_CNTL_20GT                                                  0x401929
#define regBIFPLR6_0_ESM_LANE_1_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR6_0_ESM_LANE_2_EQUALIZATION_CNTL_20GT                                                  0x401929
#define regBIFPLR6_0_ESM_LANE_2_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR6_0_ESM_LANE_3_EQUALIZATION_CNTL_20GT                                                  0x401929
#define regBIFPLR6_0_ESM_LANE_3_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR6_0_ESM_LANE_4_EQUALIZATION_CNTL_20GT                                                  0x40192a
#define regBIFPLR6_0_ESM_LANE_4_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR6_0_ESM_LANE_5_EQUALIZATION_CNTL_20GT                                                  0x40192a
#define regBIFPLR6_0_ESM_LANE_5_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR6_0_ESM_LANE_6_EQUALIZATION_CNTL_20GT                                                  0x40192a
#define regBIFPLR6_0_ESM_LANE_6_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR6_0_ESM_LANE_7_EQUALIZATION_CNTL_20GT                                                  0x40192a
#define regBIFPLR6_0_ESM_LANE_7_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR6_0_ESM_LANE_8_EQUALIZATION_CNTL_20GT                                                  0x40192b
#define regBIFPLR6_0_ESM_LANE_8_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR6_0_ESM_LANE_9_EQUALIZATION_CNTL_20GT                                                  0x40192b
#define regBIFPLR6_0_ESM_LANE_9_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR6_0_ESM_LANE_10_EQUALIZATION_CNTL_20GT                                                 0x40192b
#define regBIFPLR6_0_ESM_LANE_10_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR6_0_ESM_LANE_11_EQUALIZATION_CNTL_20GT                                                 0x40192b
#define regBIFPLR6_0_ESM_LANE_11_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR6_0_ESM_LANE_12_EQUALIZATION_CNTL_20GT                                                 0x40192c
#define regBIFPLR6_0_ESM_LANE_12_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR6_0_ESM_LANE_13_EQUALIZATION_CNTL_20GT                                                 0x40192c
#define regBIFPLR6_0_ESM_LANE_13_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR6_0_ESM_LANE_14_EQUALIZATION_CNTL_20GT                                                 0x40192c
#define regBIFPLR6_0_ESM_LANE_14_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR6_0_ESM_LANE_15_EQUALIZATION_CNTL_20GT                                                 0x40192c
#define regBIFPLR6_0_ESM_LANE_15_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR6_0_ESM_LANE_0_EQUALIZATION_CNTL_25GT                                                  0x40192d
#define regBIFPLR6_0_ESM_LANE_0_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR6_0_ESM_LANE_1_EQUALIZATION_CNTL_25GT                                                  0x40192d
#define regBIFPLR6_0_ESM_LANE_1_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR6_0_ESM_LANE_2_EQUALIZATION_CNTL_25GT                                                  0x40192d
#define regBIFPLR6_0_ESM_LANE_2_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR6_0_ESM_LANE_3_EQUALIZATION_CNTL_25GT                                                  0x40192d
#define regBIFPLR6_0_ESM_LANE_3_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR6_0_ESM_LANE_4_EQUALIZATION_CNTL_25GT                                                  0x40192e
#define regBIFPLR6_0_ESM_LANE_4_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR6_0_ESM_LANE_5_EQUALIZATION_CNTL_25GT                                                  0x40192e
#define regBIFPLR6_0_ESM_LANE_5_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR6_0_ESM_LANE_6_EQUALIZATION_CNTL_25GT                                                  0x40192e
#define regBIFPLR6_0_ESM_LANE_6_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR6_0_ESM_LANE_7_EQUALIZATION_CNTL_25GT                                                  0x40192e
#define regBIFPLR6_0_ESM_LANE_7_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR6_0_ESM_LANE_8_EQUALIZATION_CNTL_25GT                                                  0x40192f
#define regBIFPLR6_0_ESM_LANE_8_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR6_0_ESM_LANE_9_EQUALIZATION_CNTL_25GT                                                  0x40192f
#define regBIFPLR6_0_ESM_LANE_9_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR6_0_ESM_LANE_10_EQUALIZATION_CNTL_25GT                                                 0x40192f
#define regBIFPLR6_0_ESM_LANE_10_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR6_0_ESM_LANE_11_EQUALIZATION_CNTL_25GT                                                 0x40192f
#define regBIFPLR6_0_ESM_LANE_11_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR6_0_ESM_LANE_12_EQUALIZATION_CNTL_25GT                                                 0x401930
#define regBIFPLR6_0_ESM_LANE_12_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR6_0_ESM_LANE_13_EQUALIZATION_CNTL_25GT                                                 0x401930
#define regBIFPLR6_0_ESM_LANE_13_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR6_0_ESM_LANE_14_EQUALIZATION_CNTL_25GT                                                 0x401930
#define regBIFPLR6_0_ESM_LANE_14_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR6_0_ESM_LANE_15_EQUALIZATION_CNTL_25GT                                                 0x401930
#define regBIFPLR6_0_ESM_LANE_15_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR6_0_PCIE_CCIX_TRANS_CAP                                                                0x401931
#define regBIFPLR6_0_PCIE_CCIX_TRANS_CAP_BASE_IDX                                                       5
#define regBIFPLR6_0_PCIE_CCIX_TRANS_CNTL                                                               0x401932
#define regBIFPLR6_0_PCIE_CCIX_TRANS_CNTL_BASE_IDX                                                      5


// addressBlock: nbio_pcie0_bifp0_pciedir_p
// base address: 0x11140000
#define regBIFP0_PCIEP_RESERVED                                                                         0x410000
#define regBIFP0_PCIEP_RESERVED_BASE_IDX                                                                5
#define regBIFP0_PCIEP_SCRATCH                                                                          0x410001
#define regBIFP0_PCIEP_SCRATCH_BASE_IDX                                                                 5
#define regBIFP0_PCIEP_PORT_CNTL                                                                        0x410010
#define regBIFP0_PCIEP_PORT_CNTL_BASE_IDX                                                               5
#define regBIFP0_PCIE_TX_CNTL                                                                           0x410020
#define regBIFP0_PCIE_TX_CNTL_BASE_IDX                                                                  5
#define regBIFP0_PCIE_TX_REQUESTER_ID                                                                   0x410021
#define regBIFP0_PCIE_TX_REQUESTER_ID_BASE_IDX                                                          5
#define regBIFP0_PCIE_TX_VENDOR_SPECIFIC                                                                0x410022
#define regBIFP0_PCIE_TX_VENDOR_SPECIFIC_BASE_IDX                                                       5
#define regBIFP0_PCIE_TX_REQUEST_NUM_CNTL                                                               0x410023
#define regBIFP0_PCIE_TX_REQUEST_NUM_CNTL_BASE_IDX                                                      5
#define regBIFP0_PCIE_TX_SEQ                                                                            0x410024
#define regBIFP0_PCIE_TX_SEQ_BASE_IDX                                                                   5
#define regBIFP0_PCIE_TX_REPLAY                                                                         0x410025
#define regBIFP0_PCIE_TX_REPLAY_BASE_IDX                                                                5
#define regBIFP0_PCIE_TX_ACK_LATENCY_LIMIT                                                              0x410026
#define regBIFP0_PCIE_TX_ACK_LATENCY_LIMIT_BASE_IDX                                                     5
#define regBIFP0_PCIE_TX_NOP_DLLP                                                                       0x410027
#define regBIFP0_PCIE_TX_NOP_DLLP_BASE_IDX                                                              5
#define regBIFP0_PCIE_TX_CNTL_2                                                                         0x410028
#define regBIFP0_PCIE_TX_CNTL_2_BASE_IDX                                                                5
#define regBIFP0_PCIE_TX_SKID_CTRL                                                                      0x41002f
#define regBIFP0_PCIE_TX_SKID_CTRL_BASE_IDX                                                             5
#define regBIFP0_PCIE_TX_CREDITS_ADVT_P                                                                 0x410030
#define regBIFP0_PCIE_TX_CREDITS_ADVT_P_BASE_IDX                                                        5
#define regBIFP0_PCIE_TX_CREDITS_ADVT_NP                                                                0x410031
#define regBIFP0_PCIE_TX_CREDITS_ADVT_NP_BASE_IDX                                                       5
#define regBIFP0_PCIE_TX_CREDITS_ADVT_CPL                                                               0x410032
#define regBIFP0_PCIE_TX_CREDITS_ADVT_CPL_BASE_IDX                                                      5
#define regBIFP0_PCIE_TX_CREDITS_INIT_P                                                                 0x410033
#define regBIFP0_PCIE_TX_CREDITS_INIT_P_BASE_IDX                                                        5
#define regBIFP0_PCIE_TX_CREDITS_INIT_NP                                                                0x410034
#define regBIFP0_PCIE_TX_CREDITS_INIT_NP_BASE_IDX                                                       5
#define regBIFP0_PCIE_TX_CREDITS_INIT_CPL                                                               0x410035
#define regBIFP0_PCIE_TX_CREDITS_INIT_CPL_BASE_IDX                                                      5
#define regBIFP0_PCIE_TX_CREDITS_STATUS                                                                 0x410036
#define regBIFP0_PCIE_TX_CREDITS_STATUS_BASE_IDX                                                        5
#define regBIFP0_PCIE_TX_CREDITS_FCU_THRESHOLD                                                          0x410037
#define regBIFP0_PCIE_TX_CREDITS_FCU_THRESHOLD_BASE_IDX                                                 5
#define regBIFP0_PCIE_TX_CCIX_PORT_CNTL0                                                                0x410038
#define regBIFP0_PCIE_TX_CCIX_PORT_CNTL0_BASE_IDX                                                       5
#define regBIFP0_PCIE_TX_CCIX_PORT_CNTL1                                                                0x410039
#define regBIFP0_PCIE_TX_CCIX_PORT_CNTL1_BASE_IDX                                                       5
#define regBIFP0_PCIE_CCIX_STACKED_BASE                                                                 0x41003a
#define regBIFP0_PCIE_CCIX_STACKED_BASE_BASE_IDX                                                        5
#define regBIFP0_PCIE_CCIX_STACKED_LIMIT                                                                0x41003b
#define regBIFP0_PCIE_CCIX_STACKED_LIMIT_BASE_IDX                                                       5
#define regBIFP0_PCIE_CCIX_MISC_STATUS                                                                  0x410041
#define regBIFP0_PCIE_CCIX_MISC_STATUS_BASE_IDX                                                         5
#define regBIFP0_PCIE_P_PORT_LANE_STATUS                                                                0x410050
#define regBIFP0_PCIE_P_PORT_LANE_STATUS_BASE_IDX                                                       5
#define regBIFP0_PCIE_FC_P                                                                              0x410060
#define regBIFP0_PCIE_FC_P_BASE_IDX                                                                     5
#define regBIFP0_PCIE_FC_NP                                                                             0x410061
#define regBIFP0_PCIE_FC_NP_BASE_IDX                                                                    5
#define regBIFP0_PCIE_FC_CPL                                                                            0x410062
#define regBIFP0_PCIE_FC_CPL_BASE_IDX                                                                   5
#define regBIFP0_PCIE_FC_P_VC1                                                                          0x410063
#define regBIFP0_PCIE_FC_P_VC1_BASE_IDX                                                                 5
#define regBIFP0_PCIE_FC_NP_VC1                                                                         0x410064
#define regBIFP0_PCIE_FC_NP_VC1_BASE_IDX                                                                5
#define regBIFP0_PCIE_FC_CPL_VC1                                                                        0x410065
#define regBIFP0_PCIE_FC_CPL_VC1_BASE_IDX                                                               5
#define regBIFP0_PCIE_ERR_CNTL                                                                          0x41006a
#define regBIFP0_PCIE_ERR_CNTL_BASE_IDX                                                                 5
#define regBIFP0_PCIE_RX_CNTL                                                                           0x410070
#define regBIFP0_PCIE_RX_CNTL_BASE_IDX                                                                  5
#define regBIFP0_PCIE_RX_EXPECTED_SEQNUM                                                                0x410071
#define regBIFP0_PCIE_RX_EXPECTED_SEQNUM_BASE_IDX                                                       5
#define regBIFP0_PCIE_RX_VENDOR_SPECIFIC                                                                0x410072
#define regBIFP0_PCIE_RX_VENDOR_SPECIFIC_BASE_IDX                                                       5
#define regBIFP0_PCIE_RX_CNTL3                                                                          0x410074
#define regBIFP0_PCIE_RX_CNTL3_BASE_IDX                                                                 5
#define regBIFP0_PCIE_RX_CREDITS_ALLOCATED_P                                                            0x410080
#define regBIFP0_PCIE_RX_CREDITS_ALLOCATED_P_BASE_IDX                                                   5
#define regBIFP0_PCIE_RX_CREDITS_ALLOCATED_NP                                                           0x410081
#define regBIFP0_PCIE_RX_CREDITS_ALLOCATED_NP_BASE_IDX                                                  5
#define regBIFP0_PCIE_RX_CREDITS_ALLOCATED_CPL                                                          0x410082
#define regBIFP0_PCIE_RX_CREDITS_ALLOCATED_CPL_BASE_IDX                                                 5
#define regBIFP0_PCIEP_ERROR_INJECT_PHYSICAL                                                            0x410083
#define regBIFP0_PCIEP_ERROR_INJECT_PHYSICAL_BASE_IDX                                                   5
#define regBIFP0_PCIEP_ERROR_INJECT_TRANSACTION                                                         0x410084
#define regBIFP0_PCIEP_ERROR_INJECT_TRANSACTION_BASE_IDX                                                5
#define regBIFP0_PCIEP_NAK_COUNTER                                                                      0x410086
#define regBIFP0_PCIEP_NAK_COUNTER_BASE_IDX                                                             5
#define regBIFP0_PCIEP_RX_CAPTURED_LTR_CTRL_STATUS                                                      0x410088
#define regBIFP0_PCIEP_RX_CAPTURED_LTR_CTRL_STATUS_BASE_IDX                                             5
#define regBIFP0_PCIEP_RX_CAPTURED_LTR_THRESHOLD_VALUES                                                 0x410089
#define regBIFP0_PCIEP_RX_CAPTURED_LTR_THRESHOLD_VALUES_BASE_IDX                                        5
#define regBIFP0_PCIE_AER_PRIV_UNCORRECTABLE_MASK                                                       0x41008c
#define regBIFP0_PCIE_AER_PRIV_UNCORRECTABLE_MASK_BASE_IDX                                              5
#define regBIFP0_PCIE_AER_PRIV_TRIGGER                                                                  0x41008d
#define regBIFP0_PCIE_AER_PRIV_TRIGGER_BASE_IDX                                                         5
#define regBIFP0_PCIE_LC_CNTL                                                                           0x4100a0
#define regBIFP0_PCIE_LC_CNTL_BASE_IDX                                                                  5
#define regBIFP0_PCIE_LC_TRAINING_CNTL                                                                  0x4100a1
#define regBIFP0_PCIE_LC_TRAINING_CNTL_BASE_IDX                                                         5
#define regBIFP0_PCIE_LC_LINK_WIDTH_CNTL                                                                0x4100a2
#define regBIFP0_PCIE_LC_LINK_WIDTH_CNTL_BASE_IDX                                                       5
#define regBIFP0_PCIE_LC_N_FTS_CNTL                                                                     0x4100a3
#define regBIFP0_PCIE_LC_N_FTS_CNTL_BASE_IDX                                                            5
#define regBIFP0_PCIE_LC_SPEED_CNTL                                                                     0x4100a4
#define regBIFP0_PCIE_LC_SPEED_CNTL_BASE_IDX                                                            5
#define regBIFP0_PCIE_LC_STATE0                                                                         0x4100a5
#define regBIFP0_PCIE_LC_STATE0_BASE_IDX                                                                5
#define regBIFP0_PCIE_LC_STATE1                                                                         0x4100a6
#define regBIFP0_PCIE_LC_STATE1_BASE_IDX                                                                5
#define regBIFP0_PCIE_LC_STATE2                                                                         0x4100a7
#define regBIFP0_PCIE_LC_STATE2_BASE_IDX                                                                5
#define regBIFP0_PCIE_LC_STATE3                                                                         0x4100a8
#define regBIFP0_PCIE_LC_STATE3_BASE_IDX                                                                5
#define regBIFP0_PCIE_LC_STATE4                                                                         0x4100a9
#define regBIFP0_PCIE_LC_STATE4_BASE_IDX                                                                5
#define regBIFP0_PCIE_LC_STATE5                                                                         0x4100aa
#define regBIFP0_PCIE_LC_STATE5_BASE_IDX                                                                5
#define regBIFP0_PCIE_LINK_MANAGEMENT_CNTL2                                                             0x4100ab
#define regBIFP0_PCIE_LINK_MANAGEMENT_CNTL2_BASE_IDX                                                    5
#define regBIFP0_PCIE_LC_CNTL2                                                                          0x4100b1
#define regBIFP0_PCIE_LC_CNTL2_BASE_IDX                                                                 5
#define regBIFP0_PCIE_LC_BW_CHANGE_CNTL                                                                 0x4100b2
#define regBIFP0_PCIE_LC_BW_CHANGE_CNTL_BASE_IDX                                                        5
#define regBIFP0_PCIE_LC_CDR_CNTL                                                                       0x4100b3
#define regBIFP0_PCIE_LC_CDR_CNTL_BASE_IDX                                                              5
#define regBIFP0_PCIE_LC_LANE_CNTL                                                                      0x4100b4
#define regBIFP0_PCIE_LC_LANE_CNTL_BASE_IDX                                                             5
#define regBIFP0_PCIE_LC_CNTL3                                                                          0x4100b5
#define regBIFP0_PCIE_LC_CNTL3_BASE_IDX                                                                 5
#define regBIFP0_PCIE_LC_CNTL4                                                                          0x4100b6
#define regBIFP0_PCIE_LC_CNTL4_BASE_IDX                                                                 5
#define regBIFP0_PCIE_LC_CNTL5                                                                          0x4100b7
#define regBIFP0_PCIE_LC_CNTL5_BASE_IDX                                                                 5
#define regBIFP0_PCIE_LC_FORCE_COEFF                                                                    0x4100b8
#define regBIFP0_PCIE_LC_FORCE_COEFF_BASE_IDX                                                           5
#define regBIFP0_PCIE_LC_BEST_EQ_SETTINGS                                                               0x4100b9
#define regBIFP0_PCIE_LC_BEST_EQ_SETTINGS_BASE_IDX                                                      5
#define regBIFP0_PCIE_LC_FORCE_EQ_REQ_COEFF                                                             0x4100ba
#define regBIFP0_PCIE_LC_FORCE_EQ_REQ_COEFF_BASE_IDX                                                    5
#define regBIFP0_PCIE_LC_CNTL6                                                                          0x4100bb
#define regBIFP0_PCIE_LC_CNTL6_BASE_IDX                                                                 5
#define regBIFP0_PCIE_LC_CNTL7                                                                          0x4100bc
#define regBIFP0_PCIE_LC_CNTL7_BASE_IDX                                                                 5
#define regBIFP0_PCIE_LINK_MANAGEMENT_STATUS                                                            0x4100bd
#define regBIFP0_PCIE_LINK_MANAGEMENT_STATUS_BASE_IDX                                                   5
#define regBIFP0_PCIE_LINK_MANAGEMENT_MASK                                                              0x4100be
#define regBIFP0_PCIE_LINK_MANAGEMENT_MASK_BASE_IDX                                                     5
#define regBIFP0_PCIE_LINK_MANAGEMENT_CNTL                                                              0x4100bf
#define regBIFP0_PCIE_LINK_MANAGEMENT_CNTL_BASE_IDX                                                     5
#define regBIFP0_PCIEP_STRAP_LC                                                                         0x4100c0
#define regBIFP0_PCIEP_STRAP_LC_BASE_IDX                                                                5
#define regBIFP0_PCIEP_STRAP_MISC                                                                       0x4100c1
#define regBIFP0_PCIEP_STRAP_MISC_BASE_IDX                                                              5
#define regBIFP0_PCIEP_STRAP_LC2                                                                        0x4100c2
#define regBIFP0_PCIEP_STRAP_LC2_BASE_IDX                                                               5
#define regBIFP0_PCIE_LC_L1_PM_SUBSTATE                                                                 0x4100c6
#define regBIFP0_PCIE_LC_L1_PM_SUBSTATE_BASE_IDX                                                        5
#define regBIFP0_PCIE_LC_L1_PM_SUBSTATE2                                                                0x4100c7
#define regBIFP0_PCIE_LC_L1_PM_SUBSTATE2_BASE_IDX                                                       5
#define regBIFP0_PCIE_LC_PORT_ORDER                                                                     0x4100c8
#define regBIFP0_PCIE_LC_PORT_ORDER_BASE_IDX                                                            5
#define regBIFP0_PCIEP_BCH_ECC_CNTL                                                                     0x4100d0
#define regBIFP0_PCIEP_BCH_ECC_CNTL_BASE_IDX                                                            5
#define regBIFP0_PCIEP_HPGI_PRIVATE                                                                     0x4100d2
#define regBIFP0_PCIEP_HPGI_PRIVATE_BASE_IDX                                                            5
#define regBIFP0_PCIEP_HPGI                                                                             0x4100da
#define regBIFP0_PCIEP_HPGI_BASE_IDX                                                                    5
#define regBIFP0_PCIEP_HCNT_DESCRIPTOR                                                                  0x4100db
#define regBIFP0_PCIEP_HCNT_DESCRIPTOR_BASE_IDX                                                         5
#define regBIFP0_PCIEP_PERF_CNTL_COUNT_TXCLK                                                            0x4100dc
#define regBIFP0_PCIEP_PERF_CNTL_COUNT_TXCLK_BASE_IDX                                                   5
#define regBIFP0_PCIE_LC_CNTL8                                                                          0x4100dd
#define regBIFP0_PCIE_LC_CNTL8_BASE_IDX                                                                 5
#define regBIFP0_PCIE_LC_CNTL9                                                                          0x4100de
#define regBIFP0_PCIE_LC_CNTL9_BASE_IDX                                                                 5
#define regBIFP0_PCIE_LC_FORCE_COEFF2                                                                   0x4100df
#define regBIFP0_PCIE_LC_FORCE_COEFF2_BASE_IDX                                                          5
#define regBIFP0_PCIE_LC_FORCE_EQ_REQ_COEFF2                                                            0x4100e0
#define regBIFP0_PCIE_LC_FORCE_EQ_REQ_COEFF2_BASE_IDX                                                   5
#define regBIFP0_PCIEP_PERF_CNTL_COUNT_TXCLK_LC                                                         0x4100e1
#define regBIFP0_PCIEP_PERF_CNTL_COUNT_TXCLK_LC_BASE_IDX                                                5
#define regBIFP0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES                                                  0x4100e2
#define regBIFP0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES_BASE_IDX                                         5
#define regBIFP0_PCIE_LC_CNTL10                                                                         0x4100e3
#define regBIFP0_PCIE_LC_CNTL10_BASE_IDX                                                                5
#define regBIFP0_PCIE_LC_CNTL11                                                                         0x4100e4
#define regBIFP0_PCIE_LC_CNTL11_BASE_IDX                                                                5
#define regBIFP0_PCIE_LC_CNTL12                                                                         0x4100e5
#define regBIFP0_PCIE_LC_CNTL12_BASE_IDX                                                                5
#define regBIFP0_PCIE_LC_SAVE_RESTORE_1                                                                 0x4100e6
#define regBIFP0_PCIE_LC_SAVE_RESTORE_1_BASE_IDX                                                        5
#define regBIFP0_PCIE_LC_SAVE_RESTORE_2                                                                 0x4100e7
#define regBIFP0_PCIE_LC_SAVE_RESTORE_2_BASE_IDX                                                        5
#define regBIFP0_PCIE_LC_SAVE_RESTORE_3                                                                 0x4100e8
#define regBIFP0_PCIE_LC_SAVE_RESTORE_3_BASE_IDX                                                        5


// addressBlock: nbio_pcie0_bifp1_pciedir_p
// base address: 0x11141000
#define regBIFP1_PCIEP_RESERVED                                                                         0x410400
#define regBIFP1_PCIEP_RESERVED_BASE_IDX                                                                5
#define regBIFP1_PCIEP_SCRATCH                                                                          0x410401
#define regBIFP1_PCIEP_SCRATCH_BASE_IDX                                                                 5
#define regBIFP1_PCIEP_PORT_CNTL                                                                        0x410410
#define regBIFP1_PCIEP_PORT_CNTL_BASE_IDX                                                               5
#define regBIFP1_PCIE_TX_CNTL                                                                           0x410420
#define regBIFP1_PCIE_TX_CNTL_BASE_IDX                                                                  5
#define regBIFP1_PCIE_TX_REQUESTER_ID                                                                   0x410421
#define regBIFP1_PCIE_TX_REQUESTER_ID_BASE_IDX                                                          5
#define regBIFP1_PCIE_TX_VENDOR_SPECIFIC                                                                0x410422
#define regBIFP1_PCIE_TX_VENDOR_SPECIFIC_BASE_IDX                                                       5
#define regBIFP1_PCIE_TX_REQUEST_NUM_CNTL                                                               0x410423
#define regBIFP1_PCIE_TX_REQUEST_NUM_CNTL_BASE_IDX                                                      5
#define regBIFP1_PCIE_TX_SEQ                                                                            0x410424
#define regBIFP1_PCIE_TX_SEQ_BASE_IDX                                                                   5
#define regBIFP1_PCIE_TX_REPLAY                                                                         0x410425
#define regBIFP1_PCIE_TX_REPLAY_BASE_IDX                                                                5
#define regBIFP1_PCIE_TX_ACK_LATENCY_LIMIT                                                              0x410426
#define regBIFP1_PCIE_TX_ACK_LATENCY_LIMIT_BASE_IDX                                                     5
#define regBIFP1_PCIE_TX_NOP_DLLP                                                                       0x410427
#define regBIFP1_PCIE_TX_NOP_DLLP_BASE_IDX                                                              5
#define regBIFP1_PCIE_TX_CNTL_2                                                                         0x410428
#define regBIFP1_PCIE_TX_CNTL_2_BASE_IDX                                                                5
#define regBIFP1_PCIE_TX_SKID_CTRL                                                                      0x41042f
#define regBIFP1_PCIE_TX_SKID_CTRL_BASE_IDX                                                             5
#define regBIFP1_PCIE_TX_CREDITS_ADVT_P                                                                 0x410430
#define regBIFP1_PCIE_TX_CREDITS_ADVT_P_BASE_IDX                                                        5
#define regBIFP1_PCIE_TX_CREDITS_ADVT_NP                                                                0x410431
#define regBIFP1_PCIE_TX_CREDITS_ADVT_NP_BASE_IDX                                                       5
#define regBIFP1_PCIE_TX_CREDITS_ADVT_CPL                                                               0x410432
#define regBIFP1_PCIE_TX_CREDITS_ADVT_CPL_BASE_IDX                                                      5
#define regBIFP1_PCIE_TX_CREDITS_INIT_P                                                                 0x410433
#define regBIFP1_PCIE_TX_CREDITS_INIT_P_BASE_IDX                                                        5
#define regBIFP1_PCIE_TX_CREDITS_INIT_NP                                                                0x410434
#define regBIFP1_PCIE_TX_CREDITS_INIT_NP_BASE_IDX                                                       5
#define regBIFP1_PCIE_TX_CREDITS_INIT_CPL                                                               0x410435
#define regBIFP1_PCIE_TX_CREDITS_INIT_CPL_BASE_IDX                                                      5
#define regBIFP1_PCIE_TX_CREDITS_STATUS                                                                 0x410436
#define regBIFP1_PCIE_TX_CREDITS_STATUS_BASE_IDX                                                        5
#define regBIFP1_PCIE_TX_CREDITS_FCU_THRESHOLD                                                          0x410437
#define regBIFP1_PCIE_TX_CREDITS_FCU_THRESHOLD_BASE_IDX                                                 5
#define regBIFP1_PCIE_TX_CCIX_PORT_CNTL0                                                                0x410438
#define regBIFP1_PCIE_TX_CCIX_PORT_CNTL0_BASE_IDX                                                       5
#define regBIFP1_PCIE_TX_CCIX_PORT_CNTL1                                                                0x410439
#define regBIFP1_PCIE_TX_CCIX_PORT_CNTL1_BASE_IDX                                                       5
#define regBIFP1_PCIE_CCIX_STACKED_BASE                                                                 0x41043a
#define regBIFP1_PCIE_CCIX_STACKED_BASE_BASE_IDX                                                        5
#define regBIFP1_PCIE_CCIX_STACKED_LIMIT                                                                0x41043b
#define regBIFP1_PCIE_CCIX_STACKED_LIMIT_BASE_IDX                                                       5
#define regBIFP1_PCIE_CCIX_MISC_STATUS                                                                  0x410441
#define regBIFP1_PCIE_CCIX_MISC_STATUS_BASE_IDX                                                         5
#define regBIFP1_PCIE_P_PORT_LANE_STATUS                                                                0x410450
#define regBIFP1_PCIE_P_PORT_LANE_STATUS_BASE_IDX                                                       5
#define regBIFP1_PCIE_FC_P                                                                              0x410460
#define regBIFP1_PCIE_FC_P_BASE_IDX                                                                     5
#define regBIFP1_PCIE_FC_NP                                                                             0x410461
#define regBIFP1_PCIE_FC_NP_BASE_IDX                                                                    5
#define regBIFP1_PCIE_FC_CPL                                                                            0x410462
#define regBIFP1_PCIE_FC_CPL_BASE_IDX                                                                   5
#define regBIFP1_PCIE_FC_P_VC1                                                                          0x410463
#define regBIFP1_PCIE_FC_P_VC1_BASE_IDX                                                                 5
#define regBIFP1_PCIE_FC_NP_VC1                                                                         0x410464
#define regBIFP1_PCIE_FC_NP_VC1_BASE_IDX                                                                5
#define regBIFP1_PCIE_FC_CPL_VC1                                                                        0x410465
#define regBIFP1_PCIE_FC_CPL_VC1_BASE_IDX                                                               5
#define regBIFP1_PCIE_ERR_CNTL                                                                          0x41046a
#define regBIFP1_PCIE_ERR_CNTL_BASE_IDX                                                                 5
#define regBIFP1_PCIE_RX_CNTL                                                                           0x410470
#define regBIFP1_PCIE_RX_CNTL_BASE_IDX                                                                  5
#define regBIFP1_PCIE_RX_EXPECTED_SEQNUM                                                                0x410471
#define regBIFP1_PCIE_RX_EXPECTED_SEQNUM_BASE_IDX                                                       5
#define regBIFP1_PCIE_RX_VENDOR_SPECIFIC                                                                0x410472
#define regBIFP1_PCIE_RX_VENDOR_SPECIFIC_BASE_IDX                                                       5
#define regBIFP1_PCIE_RX_CNTL3                                                                          0x410474
#define regBIFP1_PCIE_RX_CNTL3_BASE_IDX                                                                 5
#define regBIFP1_PCIE_RX_CREDITS_ALLOCATED_P                                                            0x410480
#define regBIFP1_PCIE_RX_CREDITS_ALLOCATED_P_BASE_IDX                                                   5
#define regBIFP1_PCIE_RX_CREDITS_ALLOCATED_NP                                                           0x410481
#define regBIFP1_PCIE_RX_CREDITS_ALLOCATED_NP_BASE_IDX                                                  5
#define regBIFP1_PCIE_RX_CREDITS_ALLOCATED_CPL                                                          0x410482
#define regBIFP1_PCIE_RX_CREDITS_ALLOCATED_CPL_BASE_IDX                                                 5
#define regBIFP1_PCIEP_ERROR_INJECT_PHYSICAL                                                            0x410483
#define regBIFP1_PCIEP_ERROR_INJECT_PHYSICAL_BASE_IDX                                                   5
#define regBIFP1_PCIEP_ERROR_INJECT_TRANSACTION                                                         0x410484
#define regBIFP1_PCIEP_ERROR_INJECT_TRANSACTION_BASE_IDX                                                5
#define regBIFP1_PCIEP_NAK_COUNTER                                                                      0x410486
#define regBIFP1_PCIEP_NAK_COUNTER_BASE_IDX                                                             5
#define regBIFP1_PCIEP_RX_CAPTURED_LTR_CTRL_STATUS                                                      0x410488
#define regBIFP1_PCIEP_RX_CAPTURED_LTR_CTRL_STATUS_BASE_IDX                                             5
#define regBIFP1_PCIEP_RX_CAPTURED_LTR_THRESHOLD_VALUES                                                 0x410489
#define regBIFP1_PCIEP_RX_CAPTURED_LTR_THRESHOLD_VALUES_BASE_IDX                                        5
#define regBIFP1_PCIE_AER_PRIV_UNCORRECTABLE_MASK                                                       0x41048c
#define regBIFP1_PCIE_AER_PRIV_UNCORRECTABLE_MASK_BASE_IDX                                              5
#define regBIFP1_PCIE_AER_PRIV_TRIGGER                                                                  0x41048d
#define regBIFP1_PCIE_AER_PRIV_TRIGGER_BASE_IDX                                                         5
#define regBIFP1_PCIE_LC_CNTL                                                                           0x4104a0
#define regBIFP1_PCIE_LC_CNTL_BASE_IDX                                                                  5
#define regBIFP1_PCIE_LC_TRAINING_CNTL                                                                  0x4104a1
#define regBIFP1_PCIE_LC_TRAINING_CNTL_BASE_IDX                                                         5
#define regBIFP1_PCIE_LC_LINK_WIDTH_CNTL                                                                0x4104a2
#define regBIFP1_PCIE_LC_LINK_WIDTH_CNTL_BASE_IDX                                                       5
#define regBIFP1_PCIE_LC_N_FTS_CNTL                                                                     0x4104a3
#define regBIFP1_PCIE_LC_N_FTS_CNTL_BASE_IDX                                                            5
#define regBIFP1_PCIE_LC_SPEED_CNTL                                                                     0x4104a4
#define regBIFP1_PCIE_LC_SPEED_CNTL_BASE_IDX                                                            5
#define regBIFP1_PCIE_LC_STATE0                                                                         0x4104a5
#define regBIFP1_PCIE_LC_STATE0_BASE_IDX                                                                5
#define regBIFP1_PCIE_LC_STATE1                                                                         0x4104a6
#define regBIFP1_PCIE_LC_STATE1_BASE_IDX                                                                5
#define regBIFP1_PCIE_LC_STATE2                                                                         0x4104a7
#define regBIFP1_PCIE_LC_STATE2_BASE_IDX                                                                5
#define regBIFP1_PCIE_LC_STATE3                                                                         0x4104a8
#define regBIFP1_PCIE_LC_STATE3_BASE_IDX                                                                5
#define regBIFP1_PCIE_LC_STATE4                                                                         0x4104a9
#define regBIFP1_PCIE_LC_STATE4_BASE_IDX                                                                5
#define regBIFP1_PCIE_LC_STATE5                                                                         0x4104aa
#define regBIFP1_PCIE_LC_STATE5_BASE_IDX                                                                5
#define regBIFP1_PCIE_LINK_MANAGEMENT_CNTL2                                                             0x4104ab
#define regBIFP1_PCIE_LINK_MANAGEMENT_CNTL2_BASE_IDX                                                    5
#define regBIFP1_PCIE_LC_CNTL2                                                                          0x4104b1
#define regBIFP1_PCIE_LC_CNTL2_BASE_IDX                                                                 5
#define regBIFP1_PCIE_LC_BW_CHANGE_CNTL                                                                 0x4104b2
#define regBIFP1_PCIE_LC_BW_CHANGE_CNTL_BASE_IDX                                                        5
#define regBIFP1_PCIE_LC_CDR_CNTL                                                                       0x4104b3
#define regBIFP1_PCIE_LC_CDR_CNTL_BASE_IDX                                                              5
#define regBIFP1_PCIE_LC_LANE_CNTL                                                                      0x4104b4
#define regBIFP1_PCIE_LC_LANE_CNTL_BASE_IDX                                                             5
#define regBIFP1_PCIE_LC_CNTL3                                                                          0x4104b5
#define regBIFP1_PCIE_LC_CNTL3_BASE_IDX                                                                 5
#define regBIFP1_PCIE_LC_CNTL4                                                                          0x4104b6
#define regBIFP1_PCIE_LC_CNTL4_BASE_IDX                                                                 5
#define regBIFP1_PCIE_LC_CNTL5                                                                          0x4104b7
#define regBIFP1_PCIE_LC_CNTL5_BASE_IDX                                                                 5
#define regBIFP1_PCIE_LC_FORCE_COEFF                                                                    0x4104b8
#define regBIFP1_PCIE_LC_FORCE_COEFF_BASE_IDX                                                           5
#define regBIFP1_PCIE_LC_BEST_EQ_SETTINGS                                                               0x4104b9
#define regBIFP1_PCIE_LC_BEST_EQ_SETTINGS_BASE_IDX                                                      5
#define regBIFP1_PCIE_LC_FORCE_EQ_REQ_COEFF                                                             0x4104ba
#define regBIFP1_PCIE_LC_FORCE_EQ_REQ_COEFF_BASE_IDX                                                    5
#define regBIFP1_PCIE_LC_CNTL6                                                                          0x4104bb
#define regBIFP1_PCIE_LC_CNTL6_BASE_IDX                                                                 5
#define regBIFP1_PCIE_LC_CNTL7                                                                          0x4104bc
#define regBIFP1_PCIE_LC_CNTL7_BASE_IDX                                                                 5
#define regBIFP1_PCIE_LINK_MANAGEMENT_STATUS                                                            0x4104bd
#define regBIFP1_PCIE_LINK_MANAGEMENT_STATUS_BASE_IDX                                                   5
#define regBIFP1_PCIE_LINK_MANAGEMENT_MASK                                                              0x4104be
#define regBIFP1_PCIE_LINK_MANAGEMENT_MASK_BASE_IDX                                                     5
#define regBIFP1_PCIE_LINK_MANAGEMENT_CNTL                                                              0x4104bf
#define regBIFP1_PCIE_LINK_MANAGEMENT_CNTL_BASE_IDX                                                     5
#define regBIFP1_PCIEP_STRAP_LC                                                                         0x4104c0
#define regBIFP1_PCIEP_STRAP_LC_BASE_IDX                                                                5
#define regBIFP1_PCIEP_STRAP_MISC                                                                       0x4104c1
#define regBIFP1_PCIEP_STRAP_MISC_BASE_IDX                                                              5
#define regBIFP1_PCIEP_STRAP_LC2                                                                        0x4104c2
#define regBIFP1_PCIEP_STRAP_LC2_BASE_IDX                                                               5
#define regBIFP1_PCIE_LC_L1_PM_SUBSTATE                                                                 0x4104c6
#define regBIFP1_PCIE_LC_L1_PM_SUBSTATE_BASE_IDX                                                        5
#define regBIFP1_PCIE_LC_L1_PM_SUBSTATE2                                                                0x4104c7
#define regBIFP1_PCIE_LC_L1_PM_SUBSTATE2_BASE_IDX                                                       5
#define regBIFP1_PCIE_LC_PORT_ORDER                                                                     0x4104c8
#define regBIFP1_PCIE_LC_PORT_ORDER_BASE_IDX                                                            5
#define regBIFP1_PCIEP_BCH_ECC_CNTL                                                                     0x4104d0
#define regBIFP1_PCIEP_BCH_ECC_CNTL_BASE_IDX                                                            5
#define regBIFP1_PCIEP_HPGI_PRIVATE                                                                     0x4104d2
#define regBIFP1_PCIEP_HPGI_PRIVATE_BASE_IDX                                                            5
#define regBIFP1_PCIEP_HPGI                                                                             0x4104da
#define regBIFP1_PCIEP_HPGI_BASE_IDX                                                                    5
#define regBIFP1_PCIEP_HCNT_DESCRIPTOR                                                                  0x4104db
#define regBIFP1_PCIEP_HCNT_DESCRIPTOR_BASE_IDX                                                         5
#define regBIFP1_PCIEP_PERF_CNTL_COUNT_TXCLK                                                            0x4104dc
#define regBIFP1_PCIEP_PERF_CNTL_COUNT_TXCLK_BASE_IDX                                                   5
#define regBIFP1_PCIE_LC_CNTL8                                                                          0x4104dd
#define regBIFP1_PCIE_LC_CNTL8_BASE_IDX                                                                 5
#define regBIFP1_PCIE_LC_CNTL9                                                                          0x4104de
#define regBIFP1_PCIE_LC_CNTL9_BASE_IDX                                                                 5
#define regBIFP1_PCIE_LC_FORCE_COEFF2                                                                   0x4104df
#define regBIFP1_PCIE_LC_FORCE_COEFF2_BASE_IDX                                                          5
#define regBIFP1_PCIE_LC_FORCE_EQ_REQ_COEFF2                                                            0x4104e0
#define regBIFP1_PCIE_LC_FORCE_EQ_REQ_COEFF2_BASE_IDX                                                   5
#define regBIFP1_PCIEP_PERF_CNTL_COUNT_TXCLK_LC                                                         0x4104e1
#define regBIFP1_PCIEP_PERF_CNTL_COUNT_TXCLK_LC_BASE_IDX                                                5
#define regBIFP1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES                                                  0x4104e2
#define regBIFP1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES_BASE_IDX                                         5
#define regBIFP1_PCIE_LC_CNTL10                                                                         0x4104e3
#define regBIFP1_PCIE_LC_CNTL10_BASE_IDX                                                                5
#define regBIFP1_PCIE_LC_CNTL11                                                                         0x4104e4
#define regBIFP1_PCIE_LC_CNTL11_BASE_IDX                                                                5
#define regBIFP1_PCIE_LC_CNTL12                                                                         0x4104e5
#define regBIFP1_PCIE_LC_CNTL12_BASE_IDX                                                                5
#define regBIFP1_PCIE_LC_SAVE_RESTORE_1                                                                 0x4104e6
#define regBIFP1_PCIE_LC_SAVE_RESTORE_1_BASE_IDX                                                        5
#define regBIFP1_PCIE_LC_SAVE_RESTORE_2                                                                 0x4104e7
#define regBIFP1_PCIE_LC_SAVE_RESTORE_2_BASE_IDX                                                        5
#define regBIFP1_PCIE_LC_SAVE_RESTORE_3                                                                 0x4104e8
#define regBIFP1_PCIE_LC_SAVE_RESTORE_3_BASE_IDX                                                        5


// addressBlock: nbio_pcie0_bifp2_pciedir_p
// base address: 0x11142000
#define regBIFP2_PCIEP_RESERVED                                                                         0x410800
#define regBIFP2_PCIEP_RESERVED_BASE_IDX                                                                5
#define regBIFP2_PCIEP_SCRATCH                                                                          0x410801
#define regBIFP2_PCIEP_SCRATCH_BASE_IDX                                                                 5
#define regBIFP2_PCIEP_PORT_CNTL                                                                        0x410810
#define regBIFP2_PCIEP_PORT_CNTL_BASE_IDX                                                               5
#define regBIFP2_PCIE_TX_CNTL                                                                           0x410820
#define regBIFP2_PCIE_TX_CNTL_BASE_IDX                                                                  5
#define regBIFP2_PCIE_TX_REQUESTER_ID                                                                   0x410821
#define regBIFP2_PCIE_TX_REQUESTER_ID_BASE_IDX                                                          5
#define regBIFP2_PCIE_TX_VENDOR_SPECIFIC                                                                0x410822
#define regBIFP2_PCIE_TX_VENDOR_SPECIFIC_BASE_IDX                                                       5
#define regBIFP2_PCIE_TX_REQUEST_NUM_CNTL                                                               0x410823
#define regBIFP2_PCIE_TX_REQUEST_NUM_CNTL_BASE_IDX                                                      5
#define regBIFP2_PCIE_TX_SEQ                                                                            0x410824
#define regBIFP2_PCIE_TX_SEQ_BASE_IDX                                                                   5
#define regBIFP2_PCIE_TX_REPLAY                                                                         0x410825
#define regBIFP2_PCIE_TX_REPLAY_BASE_IDX                                                                5
#define regBIFP2_PCIE_TX_ACK_LATENCY_LIMIT                                                              0x410826
#define regBIFP2_PCIE_TX_ACK_LATENCY_LIMIT_BASE_IDX                                                     5
#define regBIFP2_PCIE_TX_NOP_DLLP                                                                       0x410827
#define regBIFP2_PCIE_TX_NOP_DLLP_BASE_IDX                                                              5
#define regBIFP2_PCIE_TX_CNTL_2                                                                         0x410828
#define regBIFP2_PCIE_TX_CNTL_2_BASE_IDX                                                                5
#define regBIFP2_PCIE_TX_SKID_CTRL                                                                      0x41082f
#define regBIFP2_PCIE_TX_SKID_CTRL_BASE_IDX                                                             5
#define regBIFP2_PCIE_TX_CREDITS_ADVT_P                                                                 0x410830
#define regBIFP2_PCIE_TX_CREDITS_ADVT_P_BASE_IDX                                                        5
#define regBIFP2_PCIE_TX_CREDITS_ADVT_NP                                                                0x410831
#define regBIFP2_PCIE_TX_CREDITS_ADVT_NP_BASE_IDX                                                       5
#define regBIFP2_PCIE_TX_CREDITS_ADVT_CPL                                                               0x410832
#define regBIFP2_PCIE_TX_CREDITS_ADVT_CPL_BASE_IDX                                                      5
#define regBIFP2_PCIE_TX_CREDITS_INIT_P                                                                 0x410833
#define regBIFP2_PCIE_TX_CREDITS_INIT_P_BASE_IDX                                                        5
#define regBIFP2_PCIE_TX_CREDITS_INIT_NP                                                                0x410834
#define regBIFP2_PCIE_TX_CREDITS_INIT_NP_BASE_IDX                                                       5
#define regBIFP2_PCIE_TX_CREDITS_INIT_CPL                                                               0x410835
#define regBIFP2_PCIE_TX_CREDITS_INIT_CPL_BASE_IDX                                                      5
#define regBIFP2_PCIE_TX_CREDITS_STATUS                                                                 0x410836
#define regBIFP2_PCIE_TX_CREDITS_STATUS_BASE_IDX                                                        5
#define regBIFP2_PCIE_TX_CREDITS_FCU_THRESHOLD                                                          0x410837
#define regBIFP2_PCIE_TX_CREDITS_FCU_THRESHOLD_BASE_IDX                                                 5
#define regBIFP2_PCIE_TX_CCIX_PORT_CNTL0                                                                0x410838
#define regBIFP2_PCIE_TX_CCIX_PORT_CNTL0_BASE_IDX                                                       5
#define regBIFP2_PCIE_TX_CCIX_PORT_CNTL1                                                                0x410839
#define regBIFP2_PCIE_TX_CCIX_PORT_CNTL1_BASE_IDX                                                       5
#define regBIFP2_PCIE_CCIX_STACKED_BASE                                                                 0x41083a
#define regBIFP2_PCIE_CCIX_STACKED_BASE_BASE_IDX                                                        5
#define regBIFP2_PCIE_CCIX_STACKED_LIMIT                                                                0x41083b
#define regBIFP2_PCIE_CCIX_STACKED_LIMIT_BASE_IDX                                                       5
#define regBIFP2_PCIE_CCIX_MISC_STATUS                                                                  0x410841
#define regBIFP2_PCIE_CCIX_MISC_STATUS_BASE_IDX                                                         5
#define regBIFP2_PCIE_P_PORT_LANE_STATUS                                                                0x410850
#define regBIFP2_PCIE_P_PORT_LANE_STATUS_BASE_IDX                                                       5
#define regBIFP2_PCIE_FC_P                                                                              0x410860
#define regBIFP2_PCIE_FC_P_BASE_IDX                                                                     5
#define regBIFP2_PCIE_FC_NP                                                                             0x410861
#define regBIFP2_PCIE_FC_NP_BASE_IDX                                                                    5
#define regBIFP2_PCIE_FC_CPL                                                                            0x410862
#define regBIFP2_PCIE_FC_CPL_BASE_IDX                                                                   5
#define regBIFP2_PCIE_FC_P_VC1                                                                          0x410863
#define regBIFP2_PCIE_FC_P_VC1_BASE_IDX                                                                 5
#define regBIFP2_PCIE_FC_NP_VC1                                                                         0x410864
#define regBIFP2_PCIE_FC_NP_VC1_BASE_IDX                                                                5
#define regBIFP2_PCIE_FC_CPL_VC1                                                                        0x410865
#define regBIFP2_PCIE_FC_CPL_VC1_BASE_IDX                                                               5
#define regBIFP2_PCIE_ERR_CNTL                                                                          0x41086a
#define regBIFP2_PCIE_ERR_CNTL_BASE_IDX                                                                 5
#define regBIFP2_PCIE_RX_CNTL                                                                           0x410870
#define regBIFP2_PCIE_RX_CNTL_BASE_IDX                                                                  5
#define regBIFP2_PCIE_RX_EXPECTED_SEQNUM                                                                0x410871
#define regBIFP2_PCIE_RX_EXPECTED_SEQNUM_BASE_IDX                                                       5
#define regBIFP2_PCIE_RX_VENDOR_SPECIFIC                                                                0x410872
#define regBIFP2_PCIE_RX_VENDOR_SPECIFIC_BASE_IDX                                                       5
#define regBIFP2_PCIE_RX_CNTL3                                                                          0x410874
#define regBIFP2_PCIE_RX_CNTL3_BASE_IDX                                                                 5
#define regBIFP2_PCIE_RX_CREDITS_ALLOCATED_P                                                            0x410880
#define regBIFP2_PCIE_RX_CREDITS_ALLOCATED_P_BASE_IDX                                                   5
#define regBIFP2_PCIE_RX_CREDITS_ALLOCATED_NP                                                           0x410881
#define regBIFP2_PCIE_RX_CREDITS_ALLOCATED_NP_BASE_IDX                                                  5
#define regBIFP2_PCIE_RX_CREDITS_ALLOCATED_CPL                                                          0x410882
#define regBIFP2_PCIE_RX_CREDITS_ALLOCATED_CPL_BASE_IDX                                                 5
#define regBIFP2_PCIEP_ERROR_INJECT_PHYSICAL                                                            0x410883
#define regBIFP2_PCIEP_ERROR_INJECT_PHYSICAL_BASE_IDX                                                   5
#define regBIFP2_PCIEP_ERROR_INJECT_TRANSACTION                                                         0x410884
#define regBIFP2_PCIEP_ERROR_INJECT_TRANSACTION_BASE_IDX                                                5
#define regBIFP2_PCIEP_NAK_COUNTER                                                                      0x410886
#define regBIFP2_PCIEP_NAK_COUNTER_BASE_IDX                                                             5
#define regBIFP2_PCIEP_RX_CAPTURED_LTR_CTRL_STATUS                                                      0x410888
#define regBIFP2_PCIEP_RX_CAPTURED_LTR_CTRL_STATUS_BASE_IDX                                             5
#define regBIFP2_PCIEP_RX_CAPTURED_LTR_THRESHOLD_VALUES                                                 0x410889
#define regBIFP2_PCIEP_RX_CAPTURED_LTR_THRESHOLD_VALUES_BASE_IDX                                        5
#define regBIFP2_PCIE_AER_PRIV_UNCORRECTABLE_MASK                                                       0x41088c
#define regBIFP2_PCIE_AER_PRIV_UNCORRECTABLE_MASK_BASE_IDX                                              5
#define regBIFP2_PCIE_AER_PRIV_TRIGGER                                                                  0x41088d
#define regBIFP2_PCIE_AER_PRIV_TRIGGER_BASE_IDX                                                         5
#define regBIFP2_PCIE_LC_CNTL                                                                           0x4108a0
#define regBIFP2_PCIE_LC_CNTL_BASE_IDX                                                                  5
#define regBIFP2_PCIE_LC_TRAINING_CNTL                                                                  0x4108a1
#define regBIFP2_PCIE_LC_TRAINING_CNTL_BASE_IDX                                                         5
#define regBIFP2_PCIE_LC_LINK_WIDTH_CNTL                                                                0x4108a2
#define regBIFP2_PCIE_LC_LINK_WIDTH_CNTL_BASE_IDX                                                       5
#define regBIFP2_PCIE_LC_N_FTS_CNTL                                                                     0x4108a3
#define regBIFP2_PCIE_LC_N_FTS_CNTL_BASE_IDX                                                            5
#define regBIFP2_PCIE_LC_SPEED_CNTL                                                                     0x4108a4
#define regBIFP2_PCIE_LC_SPEED_CNTL_BASE_IDX                                                            5
#define regBIFP2_PCIE_LC_STATE0                                                                         0x4108a5
#define regBIFP2_PCIE_LC_STATE0_BASE_IDX                                                                5
#define regBIFP2_PCIE_LC_STATE1                                                                         0x4108a6
#define regBIFP2_PCIE_LC_STATE1_BASE_IDX                                                                5
#define regBIFP2_PCIE_LC_STATE2                                                                         0x4108a7
#define regBIFP2_PCIE_LC_STATE2_BASE_IDX                                                                5
#define regBIFP2_PCIE_LC_STATE3                                                                         0x4108a8
#define regBIFP2_PCIE_LC_STATE3_BASE_IDX                                                                5
#define regBIFP2_PCIE_LC_STATE4                                                                         0x4108a9
#define regBIFP2_PCIE_LC_STATE4_BASE_IDX                                                                5
#define regBIFP2_PCIE_LC_STATE5                                                                         0x4108aa
#define regBIFP2_PCIE_LC_STATE5_BASE_IDX                                                                5
#define regBIFP2_PCIE_LINK_MANAGEMENT_CNTL2                                                             0x4108ab
#define regBIFP2_PCIE_LINK_MANAGEMENT_CNTL2_BASE_IDX                                                    5
#define regBIFP2_PCIE_LC_CNTL2                                                                          0x4108b1
#define regBIFP2_PCIE_LC_CNTL2_BASE_IDX                                                                 5
#define regBIFP2_PCIE_LC_BW_CHANGE_CNTL                                                                 0x4108b2
#define regBIFP2_PCIE_LC_BW_CHANGE_CNTL_BASE_IDX                                                        5
#define regBIFP2_PCIE_LC_CDR_CNTL                                                                       0x4108b3
#define regBIFP2_PCIE_LC_CDR_CNTL_BASE_IDX                                                              5
#define regBIFP2_PCIE_LC_LANE_CNTL                                                                      0x4108b4
#define regBIFP2_PCIE_LC_LANE_CNTL_BASE_IDX                                                             5
#define regBIFP2_PCIE_LC_CNTL3                                                                          0x4108b5
#define regBIFP2_PCIE_LC_CNTL3_BASE_IDX                                                                 5
#define regBIFP2_PCIE_LC_CNTL4                                                                          0x4108b6
#define regBIFP2_PCIE_LC_CNTL4_BASE_IDX                                                                 5
#define regBIFP2_PCIE_LC_CNTL5                                                                          0x4108b7
#define regBIFP2_PCIE_LC_CNTL5_BASE_IDX                                                                 5
#define regBIFP2_PCIE_LC_FORCE_COEFF                                                                    0x4108b8
#define regBIFP2_PCIE_LC_FORCE_COEFF_BASE_IDX                                                           5
#define regBIFP2_PCIE_LC_BEST_EQ_SETTINGS                                                               0x4108b9
#define regBIFP2_PCIE_LC_BEST_EQ_SETTINGS_BASE_IDX                                                      5
#define regBIFP2_PCIE_LC_FORCE_EQ_REQ_COEFF                                                             0x4108ba
#define regBIFP2_PCIE_LC_FORCE_EQ_REQ_COEFF_BASE_IDX                                                    5
#define regBIFP2_PCIE_LC_CNTL6                                                                          0x4108bb
#define regBIFP2_PCIE_LC_CNTL6_BASE_IDX                                                                 5
#define regBIFP2_PCIE_LC_CNTL7                                                                          0x4108bc
#define regBIFP2_PCIE_LC_CNTL7_BASE_IDX                                                                 5
#define regBIFP2_PCIE_LINK_MANAGEMENT_STATUS                                                            0x4108bd
#define regBIFP2_PCIE_LINK_MANAGEMENT_STATUS_BASE_IDX                                                   5
#define regBIFP2_PCIE_LINK_MANAGEMENT_MASK                                                              0x4108be
#define regBIFP2_PCIE_LINK_MANAGEMENT_MASK_BASE_IDX                                                     5
#define regBIFP2_PCIE_LINK_MANAGEMENT_CNTL                                                              0x4108bf
#define regBIFP2_PCIE_LINK_MANAGEMENT_CNTL_BASE_IDX                                                     5
#define regBIFP2_PCIEP_STRAP_LC                                                                         0x4108c0
#define regBIFP2_PCIEP_STRAP_LC_BASE_IDX                                                                5
#define regBIFP2_PCIEP_STRAP_MISC                                                                       0x4108c1
#define regBIFP2_PCIEP_STRAP_MISC_BASE_IDX                                                              5
#define regBIFP2_PCIEP_STRAP_LC2                                                                        0x4108c2
#define regBIFP2_PCIEP_STRAP_LC2_BASE_IDX                                                               5
#define regBIFP2_PCIE_LC_L1_PM_SUBSTATE                                                                 0x4108c6
#define regBIFP2_PCIE_LC_L1_PM_SUBSTATE_BASE_IDX                                                        5
#define regBIFP2_PCIE_LC_L1_PM_SUBSTATE2                                                                0x4108c7
#define regBIFP2_PCIE_LC_L1_PM_SUBSTATE2_BASE_IDX                                                       5
#define regBIFP2_PCIE_LC_PORT_ORDER                                                                     0x4108c8
#define regBIFP2_PCIE_LC_PORT_ORDER_BASE_IDX                                                            5
#define regBIFP2_PCIEP_BCH_ECC_CNTL                                                                     0x4108d0
#define regBIFP2_PCIEP_BCH_ECC_CNTL_BASE_IDX                                                            5
#define regBIFP2_PCIEP_HPGI_PRIVATE                                                                     0x4108d2
#define regBIFP2_PCIEP_HPGI_PRIVATE_BASE_IDX                                                            5
#define regBIFP2_PCIEP_HPGI                                                                             0x4108da
#define regBIFP2_PCIEP_HPGI_BASE_IDX                                                                    5
#define regBIFP2_PCIEP_HCNT_DESCRIPTOR                                                                  0x4108db
#define regBIFP2_PCIEP_HCNT_DESCRIPTOR_BASE_IDX                                                         5
#define regBIFP2_PCIEP_PERF_CNTL_COUNT_TXCLK                                                            0x4108dc
#define regBIFP2_PCIEP_PERF_CNTL_COUNT_TXCLK_BASE_IDX                                                   5
#define regBIFP2_PCIE_LC_CNTL8                                                                          0x4108dd
#define regBIFP2_PCIE_LC_CNTL8_BASE_IDX                                                                 5
#define regBIFP2_PCIE_LC_CNTL9                                                                          0x4108de
#define regBIFP2_PCIE_LC_CNTL9_BASE_IDX                                                                 5
#define regBIFP2_PCIE_LC_FORCE_COEFF2                                                                   0x4108df
#define regBIFP2_PCIE_LC_FORCE_COEFF2_BASE_IDX                                                          5
#define regBIFP2_PCIE_LC_FORCE_EQ_REQ_COEFF2                                                            0x4108e0
#define regBIFP2_PCIE_LC_FORCE_EQ_REQ_COEFF2_BASE_IDX                                                   5
#define regBIFP2_PCIEP_PERF_CNTL_COUNT_TXCLK_LC                                                         0x4108e1
#define regBIFP2_PCIEP_PERF_CNTL_COUNT_TXCLK_LC_BASE_IDX                                                5
#define regBIFP2_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES                                                  0x4108e2
#define regBIFP2_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES_BASE_IDX                                         5
#define regBIFP2_PCIE_LC_CNTL10                                                                         0x4108e3
#define regBIFP2_PCIE_LC_CNTL10_BASE_IDX                                                                5
#define regBIFP2_PCIE_LC_CNTL11                                                                         0x4108e4
#define regBIFP2_PCIE_LC_CNTL11_BASE_IDX                                                                5
#define regBIFP2_PCIE_LC_CNTL12                                                                         0x4108e5
#define regBIFP2_PCIE_LC_CNTL12_BASE_IDX                                                                5
#define regBIFP2_PCIE_LC_SAVE_RESTORE_1                                                                 0x4108e6
#define regBIFP2_PCIE_LC_SAVE_RESTORE_1_BASE_IDX                                                        5
#define regBIFP2_PCIE_LC_SAVE_RESTORE_2                                                                 0x4108e7
#define regBIFP2_PCIE_LC_SAVE_RESTORE_2_BASE_IDX                                                        5
#define regBIFP2_PCIE_LC_SAVE_RESTORE_3                                                                 0x4108e8
#define regBIFP2_PCIE_LC_SAVE_RESTORE_3_BASE_IDX                                                        5


// addressBlock: nbio_pcie0_bifp3_pciedir_p
// base address: 0x11143000
#define regBIFP3_PCIEP_RESERVED                                                                         0x410c00
#define regBIFP3_PCIEP_RESERVED_BASE_IDX                                                                5
#define regBIFP3_PCIEP_SCRATCH                                                                          0x410c01
#define regBIFP3_PCIEP_SCRATCH_BASE_IDX                                                                 5
#define regBIFP3_PCIEP_PORT_CNTL                                                                        0x410c10
#define regBIFP3_PCIEP_PORT_CNTL_BASE_IDX                                                               5
#define regBIFP3_PCIE_TX_CNTL                                                                           0x410c20
#define regBIFP3_PCIE_TX_CNTL_BASE_IDX                                                                  5
#define regBIFP3_PCIE_TX_REQUESTER_ID                                                                   0x410c21
#define regBIFP3_PCIE_TX_REQUESTER_ID_BASE_IDX                                                          5
#define regBIFP3_PCIE_TX_VENDOR_SPECIFIC                                                                0x410c22
#define regBIFP3_PCIE_TX_VENDOR_SPECIFIC_BASE_IDX                                                       5
#define regBIFP3_PCIE_TX_REQUEST_NUM_CNTL                                                               0x410c23
#define regBIFP3_PCIE_TX_REQUEST_NUM_CNTL_BASE_IDX                                                      5
#define regBIFP3_PCIE_TX_SEQ                                                                            0x410c24
#define regBIFP3_PCIE_TX_SEQ_BASE_IDX                                                                   5
#define regBIFP3_PCIE_TX_REPLAY                                                                         0x410c25
#define regBIFP3_PCIE_TX_REPLAY_BASE_IDX                                                                5
#define regBIFP3_PCIE_TX_ACK_LATENCY_LIMIT                                                              0x410c26
#define regBIFP3_PCIE_TX_ACK_LATENCY_LIMIT_BASE_IDX                                                     5
#define regBIFP3_PCIE_TX_NOP_DLLP                                                                       0x410c27
#define regBIFP3_PCIE_TX_NOP_DLLP_BASE_IDX                                                              5
#define regBIFP3_PCIE_TX_CNTL_2                                                                         0x410c28
#define regBIFP3_PCIE_TX_CNTL_2_BASE_IDX                                                                5
#define regBIFP3_PCIE_TX_SKID_CTRL                                                                      0x410c2f
#define regBIFP3_PCIE_TX_SKID_CTRL_BASE_IDX                                                             5
#define regBIFP3_PCIE_TX_CREDITS_ADVT_P                                                                 0x410c30
#define regBIFP3_PCIE_TX_CREDITS_ADVT_P_BASE_IDX                                                        5
#define regBIFP3_PCIE_TX_CREDITS_ADVT_NP                                                                0x410c31
#define regBIFP3_PCIE_TX_CREDITS_ADVT_NP_BASE_IDX                                                       5
#define regBIFP3_PCIE_TX_CREDITS_ADVT_CPL                                                               0x410c32
#define regBIFP3_PCIE_TX_CREDITS_ADVT_CPL_BASE_IDX                                                      5
#define regBIFP3_PCIE_TX_CREDITS_INIT_P                                                                 0x410c33
#define regBIFP3_PCIE_TX_CREDITS_INIT_P_BASE_IDX                                                        5
#define regBIFP3_PCIE_TX_CREDITS_INIT_NP                                                                0x410c34
#define regBIFP3_PCIE_TX_CREDITS_INIT_NP_BASE_IDX                                                       5
#define regBIFP3_PCIE_TX_CREDITS_INIT_CPL                                                               0x410c35
#define regBIFP3_PCIE_TX_CREDITS_INIT_CPL_BASE_IDX                                                      5
#define regBIFP3_PCIE_TX_CREDITS_STATUS                                                                 0x410c36
#define regBIFP3_PCIE_TX_CREDITS_STATUS_BASE_IDX                                                        5
#define regBIFP3_PCIE_TX_CREDITS_FCU_THRESHOLD                                                          0x410c37
#define regBIFP3_PCIE_TX_CREDITS_FCU_THRESHOLD_BASE_IDX                                                 5
#define regBIFP3_PCIE_TX_CCIX_PORT_CNTL0                                                                0x410c38
#define regBIFP3_PCIE_TX_CCIX_PORT_CNTL0_BASE_IDX                                                       5
#define regBIFP3_PCIE_TX_CCIX_PORT_CNTL1                                                                0x410c39
#define regBIFP3_PCIE_TX_CCIX_PORT_CNTL1_BASE_IDX                                                       5
#define regBIFP3_PCIE_CCIX_STACKED_BASE                                                                 0x410c3a
#define regBIFP3_PCIE_CCIX_STACKED_BASE_BASE_IDX                                                        5
#define regBIFP3_PCIE_CCIX_STACKED_LIMIT                                                                0x410c3b
#define regBIFP3_PCIE_CCIX_STACKED_LIMIT_BASE_IDX                                                       5
#define regBIFP3_PCIE_CCIX_MISC_STATUS                                                                  0x410c41
#define regBIFP3_PCIE_CCIX_MISC_STATUS_BASE_IDX                                                         5
#define regBIFP3_PCIE_P_PORT_LANE_STATUS                                                                0x410c50
#define regBIFP3_PCIE_P_PORT_LANE_STATUS_BASE_IDX                                                       5
#define regBIFP3_PCIE_FC_P                                                                              0x410c60
#define regBIFP3_PCIE_FC_P_BASE_IDX                                                                     5
#define regBIFP3_PCIE_FC_NP                                                                             0x410c61
#define regBIFP3_PCIE_FC_NP_BASE_IDX                                                                    5
#define regBIFP3_PCIE_FC_CPL                                                                            0x410c62
#define regBIFP3_PCIE_FC_CPL_BASE_IDX                                                                   5
#define regBIFP3_PCIE_FC_P_VC1                                                                          0x410c63
#define regBIFP3_PCIE_FC_P_VC1_BASE_IDX                                                                 5
#define regBIFP3_PCIE_FC_NP_VC1                                                                         0x410c64
#define regBIFP3_PCIE_FC_NP_VC1_BASE_IDX                                                                5
#define regBIFP3_PCIE_FC_CPL_VC1                                                                        0x410c65
#define regBIFP3_PCIE_FC_CPL_VC1_BASE_IDX                                                               5
#define regBIFP3_PCIE_ERR_CNTL                                                                          0x410c6a
#define regBIFP3_PCIE_ERR_CNTL_BASE_IDX                                                                 5
#define regBIFP3_PCIE_RX_CNTL                                                                           0x410c70
#define regBIFP3_PCIE_RX_CNTL_BASE_IDX                                                                  5
#define regBIFP3_PCIE_RX_EXPECTED_SEQNUM                                                                0x410c71
#define regBIFP3_PCIE_RX_EXPECTED_SEQNUM_BASE_IDX                                                       5
#define regBIFP3_PCIE_RX_VENDOR_SPECIFIC                                                                0x410c72
#define regBIFP3_PCIE_RX_VENDOR_SPECIFIC_BASE_IDX                                                       5
#define regBIFP3_PCIE_RX_CNTL3                                                                          0x410c74
#define regBIFP3_PCIE_RX_CNTL3_BASE_IDX                                                                 5
#define regBIFP3_PCIE_RX_CREDITS_ALLOCATED_P                                                            0x410c80
#define regBIFP3_PCIE_RX_CREDITS_ALLOCATED_P_BASE_IDX                                                   5
#define regBIFP3_PCIE_RX_CREDITS_ALLOCATED_NP                                                           0x410c81
#define regBIFP3_PCIE_RX_CREDITS_ALLOCATED_NP_BASE_IDX                                                  5
#define regBIFP3_PCIE_RX_CREDITS_ALLOCATED_CPL                                                          0x410c82
#define regBIFP3_PCIE_RX_CREDITS_ALLOCATED_CPL_BASE_IDX                                                 5
#define regBIFP3_PCIEP_ERROR_INJECT_PHYSICAL                                                            0x410c83
#define regBIFP3_PCIEP_ERROR_INJECT_PHYSICAL_BASE_IDX                                                   5
#define regBIFP3_PCIEP_ERROR_INJECT_TRANSACTION                                                         0x410c84
#define regBIFP3_PCIEP_ERROR_INJECT_TRANSACTION_BASE_IDX                                                5
#define regBIFP3_PCIEP_NAK_COUNTER                                                                      0x410c86
#define regBIFP3_PCIEP_NAK_COUNTER_BASE_IDX                                                             5
#define regBIFP3_PCIEP_RX_CAPTURED_LTR_CTRL_STATUS                                                      0x410c88
#define regBIFP3_PCIEP_RX_CAPTURED_LTR_CTRL_STATUS_BASE_IDX                                             5
#define regBIFP3_PCIEP_RX_CAPTURED_LTR_THRESHOLD_VALUES                                                 0x410c89
#define regBIFP3_PCIEP_RX_CAPTURED_LTR_THRESHOLD_VALUES_BASE_IDX                                        5
#define regBIFP3_PCIE_AER_PRIV_UNCORRECTABLE_MASK                                                       0x410c8c
#define regBIFP3_PCIE_AER_PRIV_UNCORRECTABLE_MASK_BASE_IDX                                              5
#define regBIFP3_PCIE_AER_PRIV_TRIGGER                                                                  0x410c8d
#define regBIFP3_PCIE_AER_PRIV_TRIGGER_BASE_IDX                                                         5
#define regBIFP3_PCIE_LC_CNTL                                                                           0x410ca0
#define regBIFP3_PCIE_LC_CNTL_BASE_IDX                                                                  5
#define regBIFP3_PCIE_LC_TRAINING_CNTL                                                                  0x410ca1
#define regBIFP3_PCIE_LC_TRAINING_CNTL_BASE_IDX                                                         5
#define regBIFP3_PCIE_LC_LINK_WIDTH_CNTL                                                                0x410ca2
#define regBIFP3_PCIE_LC_LINK_WIDTH_CNTL_BASE_IDX                                                       5
#define regBIFP3_PCIE_LC_N_FTS_CNTL                                                                     0x410ca3
#define regBIFP3_PCIE_LC_N_FTS_CNTL_BASE_IDX                                                            5
#define regBIFP3_PCIE_LC_SPEED_CNTL                                                                     0x410ca4
#define regBIFP3_PCIE_LC_SPEED_CNTL_BASE_IDX                                                            5
#define regBIFP3_PCIE_LC_STATE0                                                                         0x410ca5
#define regBIFP3_PCIE_LC_STATE0_BASE_IDX                                                                5
#define regBIFP3_PCIE_LC_STATE1                                                                         0x410ca6
#define regBIFP3_PCIE_LC_STATE1_BASE_IDX                                                                5
#define regBIFP3_PCIE_LC_STATE2                                                                         0x410ca7
#define regBIFP3_PCIE_LC_STATE2_BASE_IDX                                                                5
#define regBIFP3_PCIE_LC_STATE3                                                                         0x410ca8
#define regBIFP3_PCIE_LC_STATE3_BASE_IDX                                                                5
#define regBIFP3_PCIE_LC_STATE4                                                                         0x410ca9
#define regBIFP3_PCIE_LC_STATE4_BASE_IDX                                                                5
#define regBIFP3_PCIE_LC_STATE5                                                                         0x410caa
#define regBIFP3_PCIE_LC_STATE5_BASE_IDX                                                                5
#define regBIFP3_PCIE_LINK_MANAGEMENT_CNTL2                                                             0x410cab
#define regBIFP3_PCIE_LINK_MANAGEMENT_CNTL2_BASE_IDX                                                    5
#define regBIFP3_PCIE_LC_CNTL2                                                                          0x410cb1
#define regBIFP3_PCIE_LC_CNTL2_BASE_IDX                                                                 5
#define regBIFP3_PCIE_LC_BW_CHANGE_CNTL                                                                 0x410cb2
#define regBIFP3_PCIE_LC_BW_CHANGE_CNTL_BASE_IDX                                                        5
#define regBIFP3_PCIE_LC_CDR_CNTL                                                                       0x410cb3
#define regBIFP3_PCIE_LC_CDR_CNTL_BASE_IDX                                                              5
#define regBIFP3_PCIE_LC_LANE_CNTL                                                                      0x410cb4
#define regBIFP3_PCIE_LC_LANE_CNTL_BASE_IDX                                                             5
#define regBIFP3_PCIE_LC_CNTL3                                                                          0x410cb5
#define regBIFP3_PCIE_LC_CNTL3_BASE_IDX                                                                 5
#define regBIFP3_PCIE_LC_CNTL4                                                                          0x410cb6
#define regBIFP3_PCIE_LC_CNTL4_BASE_IDX                                                                 5
#define regBIFP3_PCIE_LC_CNTL5                                                                          0x410cb7
#define regBIFP3_PCIE_LC_CNTL5_BASE_IDX                                                                 5
#define regBIFP3_PCIE_LC_FORCE_COEFF                                                                    0x410cb8
#define regBIFP3_PCIE_LC_FORCE_COEFF_BASE_IDX                                                           5
#define regBIFP3_PCIE_LC_BEST_EQ_SETTINGS                                                               0x410cb9
#define regBIFP3_PCIE_LC_BEST_EQ_SETTINGS_BASE_IDX                                                      5
#define regBIFP3_PCIE_LC_FORCE_EQ_REQ_COEFF                                                             0x410cba
#define regBIFP3_PCIE_LC_FORCE_EQ_REQ_COEFF_BASE_IDX                                                    5
#define regBIFP3_PCIE_LC_CNTL6                                                                          0x410cbb
#define regBIFP3_PCIE_LC_CNTL6_BASE_IDX                                                                 5
#define regBIFP3_PCIE_LC_CNTL7                                                                          0x410cbc
#define regBIFP3_PCIE_LC_CNTL7_BASE_IDX                                                                 5
#define regBIFP3_PCIE_LINK_MANAGEMENT_STATUS                                                            0x410cbd
#define regBIFP3_PCIE_LINK_MANAGEMENT_STATUS_BASE_IDX                                                   5
#define regBIFP3_PCIE_LINK_MANAGEMENT_MASK                                                              0x410cbe
#define regBIFP3_PCIE_LINK_MANAGEMENT_MASK_BASE_IDX                                                     5
#define regBIFP3_PCIE_LINK_MANAGEMENT_CNTL                                                              0x410cbf
#define regBIFP3_PCIE_LINK_MANAGEMENT_CNTL_BASE_IDX                                                     5
#define regBIFP3_PCIEP_STRAP_LC                                                                         0x410cc0
#define regBIFP3_PCIEP_STRAP_LC_BASE_IDX                                                                5
#define regBIFP3_PCIEP_STRAP_MISC                                                                       0x410cc1
#define regBIFP3_PCIEP_STRAP_MISC_BASE_IDX                                                              5
#define regBIFP3_PCIEP_STRAP_LC2                                                                        0x410cc2
#define regBIFP3_PCIEP_STRAP_LC2_BASE_IDX                                                               5
#define regBIFP3_PCIE_LC_L1_PM_SUBSTATE                                                                 0x410cc6
#define regBIFP3_PCIE_LC_L1_PM_SUBSTATE_BASE_IDX                                                        5
#define regBIFP3_PCIE_LC_L1_PM_SUBSTATE2                                                                0x410cc7
#define regBIFP3_PCIE_LC_L1_PM_SUBSTATE2_BASE_IDX                                                       5
#define regBIFP3_PCIE_LC_PORT_ORDER                                                                     0x410cc8
#define regBIFP3_PCIE_LC_PORT_ORDER_BASE_IDX                                                            5
#define regBIFP3_PCIEP_BCH_ECC_CNTL                                                                     0x410cd0
#define regBIFP3_PCIEP_BCH_ECC_CNTL_BASE_IDX                                                            5
#define regBIFP3_PCIEP_HPGI_PRIVATE                                                                     0x410cd2
#define regBIFP3_PCIEP_HPGI_PRIVATE_BASE_IDX                                                            5
#define regBIFP3_PCIEP_HPGI                                                                             0x410cda
#define regBIFP3_PCIEP_HPGI_BASE_IDX                                                                    5
#define regBIFP3_PCIEP_HCNT_DESCRIPTOR                                                                  0x410cdb
#define regBIFP3_PCIEP_HCNT_DESCRIPTOR_BASE_IDX                                                         5
#define regBIFP3_PCIEP_PERF_CNTL_COUNT_TXCLK                                                            0x410cdc
#define regBIFP3_PCIEP_PERF_CNTL_COUNT_TXCLK_BASE_IDX                                                   5
#define regBIFP3_PCIE_LC_CNTL8                                                                          0x410cdd
#define regBIFP3_PCIE_LC_CNTL8_BASE_IDX                                                                 5
#define regBIFP3_PCIE_LC_CNTL9                                                                          0x410cde
#define regBIFP3_PCIE_LC_CNTL9_BASE_IDX                                                                 5
#define regBIFP3_PCIE_LC_FORCE_COEFF2                                                                   0x410cdf
#define regBIFP3_PCIE_LC_FORCE_COEFF2_BASE_IDX                                                          5
#define regBIFP3_PCIE_LC_FORCE_EQ_REQ_COEFF2                                                            0x410ce0
#define regBIFP3_PCIE_LC_FORCE_EQ_REQ_COEFF2_BASE_IDX                                                   5
#define regBIFP3_PCIEP_PERF_CNTL_COUNT_TXCLK_LC                                                         0x410ce1
#define regBIFP3_PCIEP_PERF_CNTL_COUNT_TXCLK_LC_BASE_IDX                                                5
#define regBIFP3_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES                                                  0x410ce2
#define regBIFP3_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES_BASE_IDX                                         5
#define regBIFP3_PCIE_LC_CNTL10                                                                         0x410ce3
#define regBIFP3_PCIE_LC_CNTL10_BASE_IDX                                                                5
#define regBIFP3_PCIE_LC_CNTL11                                                                         0x410ce4
#define regBIFP3_PCIE_LC_CNTL11_BASE_IDX                                                                5
#define regBIFP3_PCIE_LC_CNTL12                                                                         0x410ce5
#define regBIFP3_PCIE_LC_CNTL12_BASE_IDX                                                                5
#define regBIFP3_PCIE_LC_SAVE_RESTORE_1                                                                 0x410ce6
#define regBIFP3_PCIE_LC_SAVE_RESTORE_1_BASE_IDX                                                        5
#define regBIFP3_PCIE_LC_SAVE_RESTORE_2                                                                 0x410ce7
#define regBIFP3_PCIE_LC_SAVE_RESTORE_2_BASE_IDX                                                        5
#define regBIFP3_PCIE_LC_SAVE_RESTORE_3                                                                 0x410ce8
#define regBIFP3_PCIE_LC_SAVE_RESTORE_3_BASE_IDX                                                        5


// addressBlock: nbio_pcie0_bifp4_pciedir_p
// base address: 0x11144000
#define regBIFP4_PCIEP_RESERVED                                                                         0x411000
#define regBIFP4_PCIEP_RESERVED_BASE_IDX                                                                5
#define regBIFP4_PCIEP_SCRATCH                                                                          0x411001
#define regBIFP4_PCIEP_SCRATCH_BASE_IDX                                                                 5
#define regBIFP4_PCIEP_PORT_CNTL                                                                        0x411010
#define regBIFP4_PCIEP_PORT_CNTL_BASE_IDX                                                               5
#define regBIFP4_PCIE_TX_CNTL                                                                           0x411020
#define regBIFP4_PCIE_TX_CNTL_BASE_IDX                                                                  5
#define regBIFP4_PCIE_TX_REQUESTER_ID                                                                   0x411021
#define regBIFP4_PCIE_TX_REQUESTER_ID_BASE_IDX                                                          5
#define regBIFP4_PCIE_TX_VENDOR_SPECIFIC                                                                0x411022
#define regBIFP4_PCIE_TX_VENDOR_SPECIFIC_BASE_IDX                                                       5
#define regBIFP4_PCIE_TX_REQUEST_NUM_CNTL                                                               0x411023
#define regBIFP4_PCIE_TX_REQUEST_NUM_CNTL_BASE_IDX                                                      5
#define regBIFP4_PCIE_TX_SEQ                                                                            0x411024
#define regBIFP4_PCIE_TX_SEQ_BASE_IDX                                                                   5
#define regBIFP4_PCIE_TX_REPLAY                                                                         0x411025
#define regBIFP4_PCIE_TX_REPLAY_BASE_IDX                                                                5
#define regBIFP4_PCIE_TX_ACK_LATENCY_LIMIT                                                              0x411026
#define regBIFP4_PCIE_TX_ACK_LATENCY_LIMIT_BASE_IDX                                                     5
#define regBIFP4_PCIE_TX_NOP_DLLP                                                                       0x411027
#define regBIFP4_PCIE_TX_NOP_DLLP_BASE_IDX                                                              5
#define regBIFP4_PCIE_TX_CNTL_2                                                                         0x411028
#define regBIFP4_PCIE_TX_CNTL_2_BASE_IDX                                                                5
#define regBIFP4_PCIE_TX_SKID_CTRL                                                                      0x41102f
#define regBIFP4_PCIE_TX_SKID_CTRL_BASE_IDX                                                             5
#define regBIFP4_PCIE_TX_CREDITS_ADVT_P                                                                 0x411030
#define regBIFP4_PCIE_TX_CREDITS_ADVT_P_BASE_IDX                                                        5
#define regBIFP4_PCIE_TX_CREDITS_ADVT_NP                                                                0x411031
#define regBIFP4_PCIE_TX_CREDITS_ADVT_NP_BASE_IDX                                                       5
#define regBIFP4_PCIE_TX_CREDITS_ADVT_CPL                                                               0x411032
#define regBIFP4_PCIE_TX_CREDITS_ADVT_CPL_BASE_IDX                                                      5
#define regBIFP4_PCIE_TX_CREDITS_INIT_P                                                                 0x411033
#define regBIFP4_PCIE_TX_CREDITS_INIT_P_BASE_IDX                                                        5
#define regBIFP4_PCIE_TX_CREDITS_INIT_NP                                                                0x411034
#define regBIFP4_PCIE_TX_CREDITS_INIT_NP_BASE_IDX                                                       5
#define regBIFP4_PCIE_TX_CREDITS_INIT_CPL                                                               0x411035
#define regBIFP4_PCIE_TX_CREDITS_INIT_CPL_BASE_IDX                                                      5
#define regBIFP4_PCIE_TX_CREDITS_STATUS                                                                 0x411036
#define regBIFP4_PCIE_TX_CREDITS_STATUS_BASE_IDX                                                        5
#define regBIFP4_PCIE_TX_CREDITS_FCU_THRESHOLD                                                          0x411037
#define regBIFP4_PCIE_TX_CREDITS_FCU_THRESHOLD_BASE_IDX                                                 5
#define regBIFP4_PCIE_TX_CCIX_PORT_CNTL0                                                                0x411038
#define regBIFP4_PCIE_TX_CCIX_PORT_CNTL0_BASE_IDX                                                       5
#define regBIFP4_PCIE_TX_CCIX_PORT_CNTL1                                                                0x411039
#define regBIFP4_PCIE_TX_CCIX_PORT_CNTL1_BASE_IDX                                                       5
#define regBIFP4_PCIE_CCIX_STACKED_BASE                                                                 0x41103a
#define regBIFP4_PCIE_CCIX_STACKED_BASE_BASE_IDX                                                        5
#define regBIFP4_PCIE_CCIX_STACKED_LIMIT                                                                0x41103b
#define regBIFP4_PCIE_CCIX_STACKED_LIMIT_BASE_IDX                                                       5
#define regBIFP4_PCIE_CCIX_MISC_STATUS                                                                  0x411041
#define regBIFP4_PCIE_CCIX_MISC_STATUS_BASE_IDX                                                         5
#define regBIFP4_PCIE_P_PORT_LANE_STATUS                                                                0x411050
#define regBIFP4_PCIE_P_PORT_LANE_STATUS_BASE_IDX                                                       5
#define regBIFP4_PCIE_FC_P                                                                              0x411060
#define regBIFP4_PCIE_FC_P_BASE_IDX                                                                     5
#define regBIFP4_PCIE_FC_NP                                                                             0x411061
#define regBIFP4_PCIE_FC_NP_BASE_IDX                                                                    5
#define regBIFP4_PCIE_FC_CPL                                                                            0x411062
#define regBIFP4_PCIE_FC_CPL_BASE_IDX                                                                   5
#define regBIFP4_PCIE_FC_P_VC1                                                                          0x411063
#define regBIFP4_PCIE_FC_P_VC1_BASE_IDX                                                                 5
#define regBIFP4_PCIE_FC_NP_VC1                                                                         0x411064
#define regBIFP4_PCIE_FC_NP_VC1_BASE_IDX                                                                5
#define regBIFP4_PCIE_FC_CPL_VC1                                                                        0x411065
#define regBIFP4_PCIE_FC_CPL_VC1_BASE_IDX                                                               5
#define regBIFP4_PCIE_ERR_CNTL                                                                          0x41106a
#define regBIFP4_PCIE_ERR_CNTL_BASE_IDX                                                                 5
#define regBIFP4_PCIE_RX_CNTL                                                                           0x411070
#define regBIFP4_PCIE_RX_CNTL_BASE_IDX                                                                  5
#define regBIFP4_PCIE_RX_EXPECTED_SEQNUM                                                                0x411071
#define regBIFP4_PCIE_RX_EXPECTED_SEQNUM_BASE_IDX                                                       5
#define regBIFP4_PCIE_RX_VENDOR_SPECIFIC                                                                0x411072
#define regBIFP4_PCIE_RX_VENDOR_SPECIFIC_BASE_IDX                                                       5
#define regBIFP4_PCIE_RX_CNTL3                                                                          0x411074
#define regBIFP4_PCIE_RX_CNTL3_BASE_IDX                                                                 5
#define regBIFP4_PCIE_RX_CREDITS_ALLOCATED_P                                                            0x411080
#define regBIFP4_PCIE_RX_CREDITS_ALLOCATED_P_BASE_IDX                                                   5
#define regBIFP4_PCIE_RX_CREDITS_ALLOCATED_NP                                                           0x411081
#define regBIFP4_PCIE_RX_CREDITS_ALLOCATED_NP_BASE_IDX                                                  5
#define regBIFP4_PCIE_RX_CREDITS_ALLOCATED_CPL                                                          0x411082
#define regBIFP4_PCIE_RX_CREDITS_ALLOCATED_CPL_BASE_IDX                                                 5
#define regBIFP4_PCIEP_ERROR_INJECT_PHYSICAL                                                            0x411083
#define regBIFP4_PCIEP_ERROR_INJECT_PHYSICAL_BASE_IDX                                                   5
#define regBIFP4_PCIEP_ERROR_INJECT_TRANSACTION                                                         0x411084
#define regBIFP4_PCIEP_ERROR_INJECT_TRANSACTION_BASE_IDX                                                5
#define regBIFP4_PCIEP_NAK_COUNTER                                                                      0x411086
#define regBIFP4_PCIEP_NAK_COUNTER_BASE_IDX                                                             5
#define regBIFP4_PCIEP_RX_CAPTURED_LTR_CTRL_STATUS                                                      0x411088
#define regBIFP4_PCIEP_RX_CAPTURED_LTR_CTRL_STATUS_BASE_IDX                                             5
#define regBIFP4_PCIEP_RX_CAPTURED_LTR_THRESHOLD_VALUES                                                 0x411089
#define regBIFP4_PCIEP_RX_CAPTURED_LTR_THRESHOLD_VALUES_BASE_IDX                                        5
#define regBIFP4_PCIE_AER_PRIV_UNCORRECTABLE_MASK                                                       0x41108c
#define regBIFP4_PCIE_AER_PRIV_UNCORRECTABLE_MASK_BASE_IDX                                              5
#define regBIFP4_PCIE_AER_PRIV_TRIGGER                                                                  0x41108d
#define regBIFP4_PCIE_AER_PRIV_TRIGGER_BASE_IDX                                                         5
#define regBIFP4_PCIE_LC_CNTL                                                                           0x4110a0
#define regBIFP4_PCIE_LC_CNTL_BASE_IDX                                                                  5
#define regBIFP4_PCIE_LC_TRAINING_CNTL                                                                  0x4110a1
#define regBIFP4_PCIE_LC_TRAINING_CNTL_BASE_IDX                                                         5
#define regBIFP4_PCIE_LC_LINK_WIDTH_CNTL                                                                0x4110a2
#define regBIFP4_PCIE_LC_LINK_WIDTH_CNTL_BASE_IDX                                                       5
#define regBIFP4_PCIE_LC_N_FTS_CNTL                                                                     0x4110a3
#define regBIFP4_PCIE_LC_N_FTS_CNTL_BASE_IDX                                                            5
#define regBIFP4_PCIE_LC_SPEED_CNTL                                                                     0x4110a4
#define regBIFP4_PCIE_LC_SPEED_CNTL_BASE_IDX                                                            5
#define regBIFP4_PCIE_LC_STATE0                                                                         0x4110a5
#define regBIFP4_PCIE_LC_STATE0_BASE_IDX                                                                5
#define regBIFP4_PCIE_LC_STATE1                                                                         0x4110a6
#define regBIFP4_PCIE_LC_STATE1_BASE_IDX                                                                5
#define regBIFP4_PCIE_LC_STATE2                                                                         0x4110a7
#define regBIFP4_PCIE_LC_STATE2_BASE_IDX                                                                5
#define regBIFP4_PCIE_LC_STATE3                                                                         0x4110a8
#define regBIFP4_PCIE_LC_STATE3_BASE_IDX                                                                5
#define regBIFP4_PCIE_LC_STATE4                                                                         0x4110a9
#define regBIFP4_PCIE_LC_STATE4_BASE_IDX                                                                5
#define regBIFP4_PCIE_LC_STATE5                                                                         0x4110aa
#define regBIFP4_PCIE_LC_STATE5_BASE_IDX                                                                5
#define regBIFP4_PCIE_LINK_MANAGEMENT_CNTL2                                                             0x4110ab
#define regBIFP4_PCIE_LINK_MANAGEMENT_CNTL2_BASE_IDX                                                    5
#define regBIFP4_PCIE_LC_CNTL2                                                                          0x4110b1
#define regBIFP4_PCIE_LC_CNTL2_BASE_IDX                                                                 5
#define regBIFP4_PCIE_LC_BW_CHANGE_CNTL                                                                 0x4110b2
#define regBIFP4_PCIE_LC_BW_CHANGE_CNTL_BASE_IDX                                                        5
#define regBIFP4_PCIE_LC_CDR_CNTL                                                                       0x4110b3
#define regBIFP4_PCIE_LC_CDR_CNTL_BASE_IDX                                                              5
#define regBIFP4_PCIE_LC_LANE_CNTL                                                                      0x4110b4
#define regBIFP4_PCIE_LC_LANE_CNTL_BASE_IDX                                                             5
#define regBIFP4_PCIE_LC_CNTL3                                                                          0x4110b5
#define regBIFP4_PCIE_LC_CNTL3_BASE_IDX                                                                 5
#define regBIFP4_PCIE_LC_CNTL4                                                                          0x4110b6
#define regBIFP4_PCIE_LC_CNTL4_BASE_IDX                                                                 5
#define regBIFP4_PCIE_LC_CNTL5                                                                          0x4110b7
#define regBIFP4_PCIE_LC_CNTL5_BASE_IDX                                                                 5
#define regBIFP4_PCIE_LC_FORCE_COEFF                                                                    0x4110b8
#define regBIFP4_PCIE_LC_FORCE_COEFF_BASE_IDX                                                           5
#define regBIFP4_PCIE_LC_BEST_EQ_SETTINGS                                                               0x4110b9
#define regBIFP4_PCIE_LC_BEST_EQ_SETTINGS_BASE_IDX                                                      5
#define regBIFP4_PCIE_LC_FORCE_EQ_REQ_COEFF                                                             0x4110ba
#define regBIFP4_PCIE_LC_FORCE_EQ_REQ_COEFF_BASE_IDX                                                    5
#define regBIFP4_PCIE_LC_CNTL6                                                                          0x4110bb
#define regBIFP4_PCIE_LC_CNTL6_BASE_IDX                                                                 5
#define regBIFP4_PCIE_LC_CNTL7                                                                          0x4110bc
#define regBIFP4_PCIE_LC_CNTL7_BASE_IDX                                                                 5
#define regBIFP4_PCIE_LINK_MANAGEMENT_STATUS                                                            0x4110bd
#define regBIFP4_PCIE_LINK_MANAGEMENT_STATUS_BASE_IDX                                                   5
#define regBIFP4_PCIE_LINK_MANAGEMENT_MASK                                                              0x4110be
#define regBIFP4_PCIE_LINK_MANAGEMENT_MASK_BASE_IDX                                                     5
#define regBIFP4_PCIE_LINK_MANAGEMENT_CNTL                                                              0x4110bf
#define regBIFP4_PCIE_LINK_MANAGEMENT_CNTL_BASE_IDX                                                     5
#define regBIFP4_PCIEP_STRAP_LC                                                                         0x4110c0
#define regBIFP4_PCIEP_STRAP_LC_BASE_IDX                                                                5
#define regBIFP4_PCIEP_STRAP_MISC                                                                       0x4110c1
#define regBIFP4_PCIEP_STRAP_MISC_BASE_IDX                                                              5
#define regBIFP4_PCIEP_STRAP_LC2                                                                        0x4110c2
#define regBIFP4_PCIEP_STRAP_LC2_BASE_IDX                                                               5
#define regBIFP4_PCIE_LC_L1_PM_SUBSTATE                                                                 0x4110c6
#define regBIFP4_PCIE_LC_L1_PM_SUBSTATE_BASE_IDX                                                        5
#define regBIFP4_PCIE_LC_L1_PM_SUBSTATE2                                                                0x4110c7
#define regBIFP4_PCIE_LC_L1_PM_SUBSTATE2_BASE_IDX                                                       5
#define regBIFP4_PCIE_LC_PORT_ORDER                                                                     0x4110c8
#define regBIFP4_PCIE_LC_PORT_ORDER_BASE_IDX                                                            5
#define regBIFP4_PCIEP_BCH_ECC_CNTL                                                                     0x4110d0
#define regBIFP4_PCIEP_BCH_ECC_CNTL_BASE_IDX                                                            5
#define regBIFP4_PCIEP_HPGI_PRIVATE                                                                     0x4110d2
#define regBIFP4_PCIEP_HPGI_PRIVATE_BASE_IDX                                                            5
#define regBIFP4_PCIEP_HPGI                                                                             0x4110da
#define regBIFP4_PCIEP_HPGI_BASE_IDX                                                                    5
#define regBIFP4_PCIEP_HCNT_DESCRIPTOR                                                                  0x4110db
#define regBIFP4_PCIEP_HCNT_DESCRIPTOR_BASE_IDX                                                         5
#define regBIFP4_PCIEP_PERF_CNTL_COUNT_TXCLK                                                            0x4110dc
#define regBIFP4_PCIEP_PERF_CNTL_COUNT_TXCLK_BASE_IDX                                                   5
#define regBIFP4_PCIE_LC_CNTL8                                                                          0x4110dd
#define regBIFP4_PCIE_LC_CNTL8_BASE_IDX                                                                 5
#define regBIFP4_PCIE_LC_CNTL9                                                                          0x4110de
#define regBIFP4_PCIE_LC_CNTL9_BASE_IDX                                                                 5
#define regBIFP4_PCIE_LC_FORCE_COEFF2                                                                   0x4110df
#define regBIFP4_PCIE_LC_FORCE_COEFF2_BASE_IDX                                                          5
#define regBIFP4_PCIE_LC_FORCE_EQ_REQ_COEFF2                                                            0x4110e0
#define regBIFP4_PCIE_LC_FORCE_EQ_REQ_COEFF2_BASE_IDX                                                   5
#define regBIFP4_PCIEP_PERF_CNTL_COUNT_TXCLK_LC                                                         0x4110e1
#define regBIFP4_PCIEP_PERF_CNTL_COUNT_TXCLK_LC_BASE_IDX                                                5
#define regBIFP4_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES                                                  0x4110e2
#define regBIFP4_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES_BASE_IDX                                         5
#define regBIFP4_PCIE_LC_CNTL10                                                                         0x4110e3
#define regBIFP4_PCIE_LC_CNTL10_BASE_IDX                                                                5
#define regBIFP4_PCIE_LC_CNTL11                                                                         0x4110e4
#define regBIFP4_PCIE_LC_CNTL11_BASE_IDX                                                                5
#define regBIFP4_PCIE_LC_CNTL12                                                                         0x4110e5
#define regBIFP4_PCIE_LC_CNTL12_BASE_IDX                                                                5
#define regBIFP4_PCIE_LC_SAVE_RESTORE_1                                                                 0x4110e6
#define regBIFP4_PCIE_LC_SAVE_RESTORE_1_BASE_IDX                                                        5
#define regBIFP4_PCIE_LC_SAVE_RESTORE_2                                                                 0x4110e7
#define regBIFP4_PCIE_LC_SAVE_RESTORE_2_BASE_IDX                                                        5
#define regBIFP4_PCIE_LC_SAVE_RESTORE_3                                                                 0x4110e8
#define regBIFP4_PCIE_LC_SAVE_RESTORE_3_BASE_IDX                                                        5


// addressBlock: nbio_pcie0_bifp5_pciedir_p
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#define regBIFP5_PCIEP_RESERVED                                                                         0x411400
#define regBIFP5_PCIEP_RESERVED_BASE_IDX                                                                5
#define regBIFP5_PCIEP_SCRATCH                                                                          0x411401
#define regBIFP5_PCIEP_SCRATCH_BASE_IDX                                                                 5
#define regBIFP5_PCIEP_PORT_CNTL                                                                        0x411410
#define regBIFP5_PCIEP_PORT_CNTL_BASE_IDX                                                               5
#define regBIFP5_PCIE_TX_CNTL                                                                           0x411420
#define regBIFP5_PCIE_TX_CNTL_BASE_IDX                                                                  5
#define regBIFP5_PCIE_TX_REQUESTER_ID                                                                   0x411421
#define regBIFP5_PCIE_TX_REQUESTER_ID_BASE_IDX                                                          5
#define regBIFP5_PCIE_TX_VENDOR_SPECIFIC                                                                0x411422
#define regBIFP5_PCIE_TX_VENDOR_SPECIFIC_BASE_IDX                                                       5
#define regBIFP5_PCIE_TX_REQUEST_NUM_CNTL                                                               0x411423
#define regBIFP5_PCIE_TX_REQUEST_NUM_CNTL_BASE_IDX                                                      5
#define regBIFP5_PCIE_TX_SEQ                                                                            0x411424
#define regBIFP5_PCIE_TX_SEQ_BASE_IDX                                                                   5
#define regBIFP5_PCIE_TX_REPLAY                                                                         0x411425
#define regBIFP5_PCIE_TX_REPLAY_BASE_IDX                                                                5
#define regBIFP5_PCIE_TX_ACK_LATENCY_LIMIT                                                              0x411426
#define regBIFP5_PCIE_TX_ACK_LATENCY_LIMIT_BASE_IDX                                                     5
#define regBIFP5_PCIE_TX_NOP_DLLP                                                                       0x411427
#define regBIFP5_PCIE_TX_NOP_DLLP_BASE_IDX                                                              5
#define regBIFP5_PCIE_TX_CNTL_2                                                                         0x411428
#define regBIFP5_PCIE_TX_CNTL_2_BASE_IDX                                                                5
#define regBIFP5_PCIE_TX_SKID_CTRL                                                                      0x41142f
#define regBIFP5_PCIE_TX_SKID_CTRL_BASE_IDX                                                             5
#define regBIFP5_PCIE_TX_CREDITS_ADVT_P                                                                 0x411430
#define regBIFP5_PCIE_TX_CREDITS_ADVT_P_BASE_IDX                                                        5
#define regBIFP5_PCIE_TX_CREDITS_ADVT_NP                                                                0x411431
#define regBIFP5_PCIE_TX_CREDITS_ADVT_NP_BASE_IDX                                                       5
#define regBIFP5_PCIE_TX_CREDITS_ADVT_CPL                                                               0x411432
#define regBIFP5_PCIE_TX_CREDITS_ADVT_CPL_BASE_IDX                                                      5
#define regBIFP5_PCIE_TX_CREDITS_INIT_P                                                                 0x411433
#define regBIFP5_PCIE_TX_CREDITS_INIT_P_BASE_IDX                                                        5
#define regBIFP5_PCIE_TX_CREDITS_INIT_NP                                                                0x411434
#define regBIFP5_PCIE_TX_CREDITS_INIT_NP_BASE_IDX                                                       5
#define regBIFP5_PCIE_TX_CREDITS_INIT_CPL                                                               0x411435
#define regBIFP5_PCIE_TX_CREDITS_INIT_CPL_BASE_IDX                                                      5
#define regBIFP5_PCIE_TX_CREDITS_STATUS                                                                 0x411436
#define regBIFP5_PCIE_TX_CREDITS_STATUS_BASE_IDX                                                        5
#define regBIFP5_PCIE_TX_CREDITS_FCU_THRESHOLD                                                          0x411437
#define regBIFP5_PCIE_TX_CREDITS_FCU_THRESHOLD_BASE_IDX                                                 5
#define regBIFP5_PCIE_TX_CCIX_PORT_CNTL0                                                                0x411438
#define regBIFP5_PCIE_TX_CCIX_PORT_CNTL0_BASE_IDX                                                       5
#define regBIFP5_PCIE_TX_CCIX_PORT_CNTL1                                                                0x411439
#define regBIFP5_PCIE_TX_CCIX_PORT_CNTL1_BASE_IDX                                                       5
#define regBIFP5_PCIE_CCIX_STACKED_BASE                                                                 0x41143a
#define regBIFP5_PCIE_CCIX_STACKED_BASE_BASE_IDX                                                        5
#define regBIFP5_PCIE_CCIX_STACKED_LIMIT                                                                0x41143b
#define regBIFP5_PCIE_CCIX_STACKED_LIMIT_BASE_IDX                                                       5
#define regBIFP5_PCIE_CCIX_MISC_STATUS                                                                  0x411441
#define regBIFP5_PCIE_CCIX_MISC_STATUS_BASE_IDX                                                         5
#define regBIFP5_PCIE_P_PORT_LANE_STATUS                                                                0x411450
#define regBIFP5_PCIE_P_PORT_LANE_STATUS_BASE_IDX                                                       5
#define regBIFP5_PCIE_FC_P                                                                              0x411460
#define regBIFP5_PCIE_FC_P_BASE_IDX                                                                     5
#define regBIFP5_PCIE_FC_NP                                                                             0x411461
#define regBIFP5_PCIE_FC_NP_BASE_IDX                                                                    5
#define regBIFP5_PCIE_FC_CPL                                                                            0x411462
#define regBIFP5_PCIE_FC_CPL_BASE_IDX                                                                   5
#define regBIFP5_PCIE_FC_P_VC1                                                                          0x411463
#define regBIFP5_PCIE_FC_P_VC1_BASE_IDX                                                                 5
#define regBIFP5_PCIE_FC_NP_VC1                                                                         0x411464
#define regBIFP5_PCIE_FC_NP_VC1_BASE_IDX                                                                5
#define regBIFP5_PCIE_FC_CPL_VC1                                                                        0x411465
#define regBIFP5_PCIE_FC_CPL_VC1_BASE_IDX                                                               5
#define regBIFP5_PCIE_ERR_CNTL                                                                          0x41146a
#define regBIFP5_PCIE_ERR_CNTL_BASE_IDX                                                                 5
#define regBIFP5_PCIE_RX_CNTL                                                                           0x411470
#define regBIFP5_PCIE_RX_CNTL_BASE_IDX                                                                  5
#define regBIFP5_PCIE_RX_EXPECTED_SEQNUM                                                                0x411471
#define regBIFP5_PCIE_RX_EXPECTED_SEQNUM_BASE_IDX                                                       5
#define regBIFP5_PCIE_RX_VENDOR_SPECIFIC                                                                0x411472
#define regBIFP5_PCIE_RX_VENDOR_SPECIFIC_BASE_IDX                                                       5
#define regBIFP5_PCIE_RX_CNTL3                                                                          0x411474
#define regBIFP5_PCIE_RX_CNTL3_BASE_IDX                                                                 5
#define regBIFP5_PCIE_RX_CREDITS_ALLOCATED_P                                                            0x411480
#define regBIFP5_PCIE_RX_CREDITS_ALLOCATED_P_BASE_IDX                                                   5
#define regBIFP5_PCIE_RX_CREDITS_ALLOCATED_NP                                                           0x411481
#define regBIFP5_PCIE_RX_CREDITS_ALLOCATED_NP_BASE_IDX                                                  5
#define regBIFP5_PCIE_RX_CREDITS_ALLOCATED_CPL                                                          0x411482
#define regBIFP5_PCIE_RX_CREDITS_ALLOCATED_CPL_BASE_IDX                                                 5
#define regBIFP5_PCIEP_ERROR_INJECT_PHYSICAL                                                            0x411483
#define regBIFP5_PCIEP_ERROR_INJECT_PHYSICAL_BASE_IDX                                                   5
#define regBIFP5_PCIEP_ERROR_INJECT_TRANSACTION                                                         0x411484
#define regBIFP5_PCIEP_ERROR_INJECT_TRANSACTION_BASE_IDX                                                5
#define regBIFP5_PCIEP_NAK_COUNTER                                                                      0x411486
#define regBIFP5_PCIEP_NAK_COUNTER_BASE_IDX                                                             5
#define regBIFP5_PCIEP_RX_CAPTURED_LTR_CTRL_STATUS                                                      0x411488
#define regBIFP5_PCIEP_RX_CAPTURED_LTR_CTRL_STATUS_BASE_IDX                                             5
#define regBIFP5_PCIEP_RX_CAPTURED_LTR_THRESHOLD_VALUES                                                 0x411489
#define regBIFP5_PCIEP_RX_CAPTURED_LTR_THRESHOLD_VALUES_BASE_IDX                                        5
#define regBIFP5_PCIE_AER_PRIV_UNCORRECTABLE_MASK                                                       0x41148c
#define regBIFP5_PCIE_AER_PRIV_UNCORRECTABLE_MASK_BASE_IDX                                              5
#define regBIFP5_PCIE_AER_PRIV_TRIGGER                                                                  0x41148d
#define regBIFP5_PCIE_AER_PRIV_TRIGGER_BASE_IDX                                                         5
#define regBIFP5_PCIE_LC_CNTL                                                                           0x4114a0
#define regBIFP5_PCIE_LC_CNTL_BASE_IDX                                                                  5
#define regBIFP5_PCIE_LC_TRAINING_CNTL                                                                  0x4114a1
#define regBIFP5_PCIE_LC_TRAINING_CNTL_BASE_IDX                                                         5
#define regBIFP5_PCIE_LC_LINK_WIDTH_CNTL                                                                0x4114a2
#define regBIFP5_PCIE_LC_LINK_WIDTH_CNTL_BASE_IDX                                                       5
#define regBIFP5_PCIE_LC_N_FTS_CNTL                                                                     0x4114a3
#define regBIFP5_PCIE_LC_N_FTS_CNTL_BASE_IDX                                                            5
#define regBIFP5_PCIE_LC_SPEED_CNTL                                                                     0x4114a4
#define regBIFP5_PCIE_LC_SPEED_CNTL_BASE_IDX                                                            5
#define regBIFP5_PCIE_LC_STATE0                                                                         0x4114a5
#define regBIFP5_PCIE_LC_STATE0_BASE_IDX                                                                5
#define regBIFP5_PCIE_LC_STATE1                                                                         0x4114a6
#define regBIFP5_PCIE_LC_STATE1_BASE_IDX                                                                5
#define regBIFP5_PCIE_LC_STATE2                                                                         0x4114a7
#define regBIFP5_PCIE_LC_STATE2_BASE_IDX                                                                5
#define regBIFP5_PCIE_LC_STATE3                                                                         0x4114a8
#define regBIFP5_PCIE_LC_STATE3_BASE_IDX                                                                5
#define regBIFP5_PCIE_LC_STATE4                                                                         0x4114a9
#define regBIFP5_PCIE_LC_STATE4_BASE_IDX                                                                5
#define regBIFP5_PCIE_LC_STATE5                                                                         0x4114aa
#define regBIFP5_PCIE_LC_STATE5_BASE_IDX                                                                5
#define regBIFP5_PCIE_LINK_MANAGEMENT_CNTL2                                                             0x4114ab
#define regBIFP5_PCIE_LINK_MANAGEMENT_CNTL2_BASE_IDX                                                    5
#define regBIFP5_PCIE_LC_CNTL2                                                                          0x4114b1
#define regBIFP5_PCIE_LC_CNTL2_BASE_IDX                                                                 5
#define regBIFP5_PCIE_LC_BW_CHANGE_CNTL                                                                 0x4114b2
#define regBIFP5_PCIE_LC_BW_CHANGE_CNTL_BASE_IDX                                                        5
#define regBIFP5_PCIE_LC_CDR_CNTL                                                                       0x4114b3
#define regBIFP5_PCIE_LC_CDR_CNTL_BASE_IDX                                                              5
#define regBIFP5_PCIE_LC_LANE_CNTL                                                                      0x4114b4
#define regBIFP5_PCIE_LC_LANE_CNTL_BASE_IDX                                                             5
#define regBIFP5_PCIE_LC_CNTL3                                                                          0x4114b5
#define regBIFP5_PCIE_LC_CNTL3_BASE_IDX                                                                 5
#define regBIFP5_PCIE_LC_CNTL4                                                                          0x4114b6
#define regBIFP5_PCIE_LC_CNTL4_BASE_IDX                                                                 5
#define regBIFP5_PCIE_LC_CNTL5                                                                          0x4114b7
#define regBIFP5_PCIE_LC_CNTL5_BASE_IDX                                                                 5
#define regBIFP5_PCIE_LC_FORCE_COEFF                                                                    0x4114b8
#define regBIFP5_PCIE_LC_FORCE_COEFF_BASE_IDX                                                           5
#define regBIFP5_PCIE_LC_BEST_EQ_SETTINGS                                                               0x4114b9
#define regBIFP5_PCIE_LC_BEST_EQ_SETTINGS_BASE_IDX                                                      5
#define regBIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF                                                             0x4114ba
#define regBIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF_BASE_IDX                                                    5
#define regBIFP5_PCIE_LC_CNTL6                                                                          0x4114bb
#define regBIFP5_PCIE_LC_CNTL6_BASE_IDX                                                                 5
#define regBIFP5_PCIE_LC_CNTL7                                                                          0x4114bc
#define regBIFP5_PCIE_LC_CNTL7_BASE_IDX                                                                 5
#define regBIFP5_PCIE_LINK_MANAGEMENT_STATUS                                                            0x4114bd
#define regBIFP5_PCIE_LINK_MANAGEMENT_STATUS_BASE_IDX                                                   5
#define regBIFP5_PCIE_LINK_MANAGEMENT_MASK                                                              0x4114be
#define regBIFP5_PCIE_LINK_MANAGEMENT_MASK_BASE_IDX                                                     5
#define regBIFP5_PCIE_LINK_MANAGEMENT_CNTL                                                              0x4114bf
#define regBIFP5_PCIE_LINK_MANAGEMENT_CNTL_BASE_IDX                                                     5
#define regBIFP5_PCIEP_STRAP_LC                                                                         0x4114c0
#define regBIFP5_PCIEP_STRAP_LC_BASE_IDX                                                                5
#define regBIFP5_PCIEP_STRAP_MISC                                                                       0x4114c1
#define regBIFP5_PCIEP_STRAP_MISC_BASE_IDX                                                              5
#define regBIFP5_PCIEP_STRAP_LC2                                                                        0x4114c2
#define regBIFP5_PCIEP_STRAP_LC2_BASE_IDX                                                               5
#define regBIFP5_PCIE_LC_L1_PM_SUBSTATE                                                                 0x4114c6
#define regBIFP5_PCIE_LC_L1_PM_SUBSTATE_BASE_IDX                                                        5
#define regBIFP5_PCIE_LC_L1_PM_SUBSTATE2                                                                0x4114c7
#define regBIFP5_PCIE_LC_L1_PM_SUBSTATE2_BASE_IDX                                                       5
#define regBIFP5_PCIE_LC_PORT_ORDER                                                                     0x4114c8
#define regBIFP5_PCIE_LC_PORT_ORDER_BASE_IDX                                                            5
#define regBIFP5_PCIEP_BCH_ECC_CNTL                                                                     0x4114d0
#define regBIFP5_PCIEP_BCH_ECC_CNTL_BASE_IDX                                                            5
#define regBIFP5_PCIEP_HPGI_PRIVATE                                                                     0x4114d2
#define regBIFP5_PCIEP_HPGI_PRIVATE_BASE_IDX                                                            5
#define regBIFP5_PCIEP_HPGI                                                                             0x4114da
#define regBIFP5_PCIEP_HPGI_BASE_IDX                                                                    5
#define regBIFP5_PCIEP_HCNT_DESCRIPTOR                                                                  0x4114db
#define regBIFP5_PCIEP_HCNT_DESCRIPTOR_BASE_IDX                                                         5
#define regBIFP5_PCIEP_PERF_CNTL_COUNT_TXCLK                                                            0x4114dc
#define regBIFP5_PCIEP_PERF_CNTL_COUNT_TXCLK_BASE_IDX                                                   5
#define regBIFP5_PCIE_LC_CNTL8                                                                          0x4114dd
#define regBIFP5_PCIE_LC_CNTL8_BASE_IDX                                                                 5
#define regBIFP5_PCIE_LC_CNTL9                                                                          0x4114de
#define regBIFP5_PCIE_LC_CNTL9_BASE_IDX                                                                 5
#define regBIFP5_PCIE_LC_FORCE_COEFF2                                                                   0x4114df
#define regBIFP5_PCIE_LC_FORCE_COEFF2_BASE_IDX                                                          5
#define regBIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF2                                                            0x4114e0
#define regBIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF2_BASE_IDX                                                   5
#define regBIFP5_PCIEP_PERF_CNTL_COUNT_TXCLK_LC                                                         0x4114e1
#define regBIFP5_PCIEP_PERF_CNTL_COUNT_TXCLK_LC_BASE_IDX                                                5
#define regBIFP5_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES                                                  0x4114e2
#define regBIFP5_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES_BASE_IDX                                         5
#define regBIFP5_PCIE_LC_CNTL10                                                                         0x4114e3
#define regBIFP5_PCIE_LC_CNTL10_BASE_IDX                                                                5
#define regBIFP5_PCIE_LC_CNTL11                                                                         0x4114e4
#define regBIFP5_PCIE_LC_CNTL11_BASE_IDX                                                                5
#define regBIFP5_PCIE_LC_CNTL12                                                                         0x4114e5
#define regBIFP5_PCIE_LC_CNTL12_BASE_IDX                                                                5
#define regBIFP5_PCIE_LC_SAVE_RESTORE_1                                                                 0x4114e6
#define regBIFP5_PCIE_LC_SAVE_RESTORE_1_BASE_IDX                                                        5
#define regBIFP5_PCIE_LC_SAVE_RESTORE_2                                                                 0x4114e7
#define regBIFP5_PCIE_LC_SAVE_RESTORE_2_BASE_IDX                                                        5
#define regBIFP5_PCIE_LC_SAVE_RESTORE_3                                                                 0x4114e8
#define regBIFP5_PCIE_LC_SAVE_RESTORE_3_BASE_IDX                                                        5


// addressBlock: nbio_pcie0_bifp6_pciedir_p
// base address: 0x11146000
#define regBIFP6_PCIEP_RESERVED                                                                         0x411800
#define regBIFP6_PCIEP_RESERVED_BASE_IDX                                                                5
#define regBIFP6_PCIEP_SCRATCH                                                                          0x411801
#define regBIFP6_PCIEP_SCRATCH_BASE_IDX                                                                 5
#define regBIFP6_PCIEP_PORT_CNTL                                                                        0x411810
#define regBIFP6_PCIEP_PORT_CNTL_BASE_IDX                                                               5
#define regBIFP6_PCIE_TX_CNTL                                                                           0x411820
#define regBIFP6_PCIE_TX_CNTL_BASE_IDX                                                                  5
#define regBIFP6_PCIE_TX_REQUESTER_ID                                                                   0x411821
#define regBIFP6_PCIE_TX_REQUESTER_ID_BASE_IDX                                                          5
#define regBIFP6_PCIE_TX_VENDOR_SPECIFIC                                                                0x411822
#define regBIFP6_PCIE_TX_VENDOR_SPECIFIC_BASE_IDX                                                       5
#define regBIFP6_PCIE_TX_REQUEST_NUM_CNTL                                                               0x411823
#define regBIFP6_PCIE_TX_REQUEST_NUM_CNTL_BASE_IDX                                                      5
#define regBIFP6_PCIE_TX_SEQ                                                                            0x411824
#define regBIFP6_PCIE_TX_SEQ_BASE_IDX                                                                   5
#define regBIFP6_PCIE_TX_REPLAY                                                                         0x411825
#define regBIFP6_PCIE_TX_REPLAY_BASE_IDX                                                                5
#define regBIFP6_PCIE_TX_ACK_LATENCY_LIMIT                                                              0x411826
#define regBIFP6_PCIE_TX_ACK_LATENCY_LIMIT_BASE_IDX                                                     5
#define regBIFP6_PCIE_TX_NOP_DLLP                                                                       0x411827
#define regBIFP6_PCIE_TX_NOP_DLLP_BASE_IDX                                                              5
#define regBIFP6_PCIE_TX_CNTL_2                                                                         0x411828
#define regBIFP6_PCIE_TX_CNTL_2_BASE_IDX                                                                5
#define regBIFP6_PCIE_TX_SKID_CTRL                                                                      0x41182f
#define regBIFP6_PCIE_TX_SKID_CTRL_BASE_IDX                                                             5
#define regBIFP6_PCIE_TX_CREDITS_ADVT_P                                                                 0x411830
#define regBIFP6_PCIE_TX_CREDITS_ADVT_P_BASE_IDX                                                        5
#define regBIFP6_PCIE_TX_CREDITS_ADVT_NP                                                                0x411831
#define regBIFP6_PCIE_TX_CREDITS_ADVT_NP_BASE_IDX                                                       5
#define regBIFP6_PCIE_TX_CREDITS_ADVT_CPL                                                               0x411832
#define regBIFP6_PCIE_TX_CREDITS_ADVT_CPL_BASE_IDX                                                      5
#define regBIFP6_PCIE_TX_CREDITS_INIT_P                                                                 0x411833
#define regBIFP6_PCIE_TX_CREDITS_INIT_P_BASE_IDX                                                        5
#define regBIFP6_PCIE_TX_CREDITS_INIT_NP                                                                0x411834
#define regBIFP6_PCIE_TX_CREDITS_INIT_NP_BASE_IDX                                                       5
#define regBIFP6_PCIE_TX_CREDITS_INIT_CPL                                                               0x411835
#define regBIFP6_PCIE_TX_CREDITS_INIT_CPL_BASE_IDX                                                      5
#define regBIFP6_PCIE_TX_CREDITS_STATUS                                                                 0x411836
#define regBIFP6_PCIE_TX_CREDITS_STATUS_BASE_IDX                                                        5
#define regBIFP6_PCIE_TX_CREDITS_FCU_THRESHOLD                                                          0x411837
#define regBIFP6_PCIE_TX_CREDITS_FCU_THRESHOLD_BASE_IDX                                                 5
#define regBIFP6_PCIE_TX_CCIX_PORT_CNTL0                                                                0x411838
#define regBIFP6_PCIE_TX_CCIX_PORT_CNTL0_BASE_IDX                                                       5
#define regBIFP6_PCIE_TX_CCIX_PORT_CNTL1                                                                0x411839
#define regBIFP6_PCIE_TX_CCIX_PORT_CNTL1_BASE_IDX                                                       5
#define regBIFP6_PCIE_CCIX_STACKED_BASE                                                                 0x41183a
#define regBIFP6_PCIE_CCIX_STACKED_BASE_BASE_IDX                                                        5
#define regBIFP6_PCIE_CCIX_STACKED_LIMIT                                                                0x41183b
#define regBIFP6_PCIE_CCIX_STACKED_LIMIT_BASE_IDX                                                       5
#define regBIFP6_PCIE_CCIX_MISC_STATUS                                                                  0x411841
#define regBIFP6_PCIE_CCIX_MISC_STATUS_BASE_IDX                                                         5
#define regBIFP6_PCIE_P_PORT_LANE_STATUS                                                                0x411850
#define regBIFP6_PCIE_P_PORT_LANE_STATUS_BASE_IDX                                                       5
#define regBIFP6_PCIE_FC_P                                                                              0x411860
#define regBIFP6_PCIE_FC_P_BASE_IDX                                                                     5
#define regBIFP6_PCIE_FC_NP                                                                             0x411861
#define regBIFP6_PCIE_FC_NP_BASE_IDX                                                                    5
#define regBIFP6_PCIE_FC_CPL                                                                            0x411862
#define regBIFP6_PCIE_FC_CPL_BASE_IDX                                                                   5
#define regBIFP6_PCIE_FC_P_VC1                                                                          0x411863
#define regBIFP6_PCIE_FC_P_VC1_BASE_IDX                                                                 5
#define regBIFP6_PCIE_FC_NP_VC1                                                                         0x411864
#define regBIFP6_PCIE_FC_NP_VC1_BASE_IDX                                                                5
#define regBIFP6_PCIE_FC_CPL_VC1                                                                        0x411865
#define regBIFP6_PCIE_FC_CPL_VC1_BASE_IDX                                                               5
#define regBIFP6_PCIE_ERR_CNTL                                                                          0x41186a
#define regBIFP6_PCIE_ERR_CNTL_BASE_IDX                                                                 5
#define regBIFP6_PCIE_RX_CNTL                                                                           0x411870
#define regBIFP6_PCIE_RX_CNTL_BASE_IDX                                                                  5
#define regBIFP6_PCIE_RX_EXPECTED_SEQNUM                                                                0x411871
#define regBIFP6_PCIE_RX_EXPECTED_SEQNUM_BASE_IDX                                                       5
#define regBIFP6_PCIE_RX_VENDOR_SPECIFIC                                                                0x411872
#define regBIFP6_PCIE_RX_VENDOR_SPECIFIC_BASE_IDX                                                       5
#define regBIFP6_PCIE_RX_CNTL3                                                                          0x411874
#define regBIFP6_PCIE_RX_CNTL3_BASE_IDX                                                                 5
#define regBIFP6_PCIE_RX_CREDITS_ALLOCATED_P                                                            0x411880
#define regBIFP6_PCIE_RX_CREDITS_ALLOCATED_P_BASE_IDX                                                   5
#define regBIFP6_PCIE_RX_CREDITS_ALLOCATED_NP                                                           0x411881
#define regBIFP6_PCIE_RX_CREDITS_ALLOCATED_NP_BASE_IDX                                                  5
#define regBIFP6_PCIE_RX_CREDITS_ALLOCATED_CPL                                                          0x411882
#define regBIFP6_PCIE_RX_CREDITS_ALLOCATED_CPL_BASE_IDX                                                 5
#define regBIFP6_PCIEP_ERROR_INJECT_PHYSICAL                                                            0x411883
#define regBIFP6_PCIEP_ERROR_INJECT_PHYSICAL_BASE_IDX                                                   5
#define regBIFP6_PCIEP_ERROR_INJECT_TRANSACTION                                                         0x411884
#define regBIFP6_PCIEP_ERROR_INJECT_TRANSACTION_BASE_IDX                                                5
#define regBIFP6_PCIEP_NAK_COUNTER                                                                      0x411886
#define regBIFP6_PCIEP_NAK_COUNTER_BASE_IDX                                                             5
#define regBIFP6_PCIEP_RX_CAPTURED_LTR_CTRL_STATUS                                                      0x411888
#define regBIFP6_PCIEP_RX_CAPTURED_LTR_CTRL_STATUS_BASE_IDX                                             5
#define regBIFP6_PCIEP_RX_CAPTURED_LTR_THRESHOLD_VALUES                                                 0x411889
#define regBIFP6_PCIEP_RX_CAPTURED_LTR_THRESHOLD_VALUES_BASE_IDX                                        5
#define regBIFP6_PCIE_AER_PRIV_UNCORRECTABLE_MASK                                                       0x41188c
#define regBIFP6_PCIE_AER_PRIV_UNCORRECTABLE_MASK_BASE_IDX                                              5
#define regBIFP6_PCIE_AER_PRIV_TRIGGER                                                                  0x41188d
#define regBIFP6_PCIE_AER_PRIV_TRIGGER_BASE_IDX                                                         5
#define regBIFP6_PCIE_LC_CNTL                                                                           0x4118a0
#define regBIFP6_PCIE_LC_CNTL_BASE_IDX                                                                  5
#define regBIFP6_PCIE_LC_TRAINING_CNTL                                                                  0x4118a1
#define regBIFP6_PCIE_LC_TRAINING_CNTL_BASE_IDX                                                         5
#define regBIFP6_PCIE_LC_LINK_WIDTH_CNTL                                                                0x4118a2
#define regBIFP6_PCIE_LC_LINK_WIDTH_CNTL_BASE_IDX                                                       5
#define regBIFP6_PCIE_LC_N_FTS_CNTL                                                                     0x4118a3
#define regBIFP6_PCIE_LC_N_FTS_CNTL_BASE_IDX                                                            5
#define regBIFP6_PCIE_LC_SPEED_CNTL                                                                     0x4118a4
#define regBIFP6_PCIE_LC_SPEED_CNTL_BASE_IDX                                                            5
#define regBIFP6_PCIE_LC_STATE0                                                                         0x4118a5
#define regBIFP6_PCIE_LC_STATE0_BASE_IDX                                                                5
#define regBIFP6_PCIE_LC_STATE1                                                                         0x4118a6
#define regBIFP6_PCIE_LC_STATE1_BASE_IDX                                                                5
#define regBIFP6_PCIE_LC_STATE2                                                                         0x4118a7
#define regBIFP6_PCIE_LC_STATE2_BASE_IDX                                                                5
#define regBIFP6_PCIE_LC_STATE3                                                                         0x4118a8
#define regBIFP6_PCIE_LC_STATE3_BASE_IDX                                                                5
#define regBIFP6_PCIE_LC_STATE4                                                                         0x4118a9
#define regBIFP6_PCIE_LC_STATE4_BASE_IDX                                                                5
#define regBIFP6_PCIE_LC_STATE5                                                                         0x4118aa
#define regBIFP6_PCIE_LC_STATE5_BASE_IDX                                                                5
#define regBIFP6_PCIE_LINK_MANAGEMENT_CNTL2                                                             0x4118ab
#define regBIFP6_PCIE_LINK_MANAGEMENT_CNTL2_BASE_IDX                                                    5
#define regBIFP6_PCIE_LC_CNTL2                                                                          0x4118b1
#define regBIFP6_PCIE_LC_CNTL2_BASE_IDX                                                                 5
#define regBIFP6_PCIE_LC_BW_CHANGE_CNTL                                                                 0x4118b2
#define regBIFP6_PCIE_LC_BW_CHANGE_CNTL_BASE_IDX                                                        5
#define regBIFP6_PCIE_LC_CDR_CNTL                                                                       0x4118b3
#define regBIFP6_PCIE_LC_CDR_CNTL_BASE_IDX                                                              5
#define regBIFP6_PCIE_LC_LANE_CNTL                                                                      0x4118b4
#define regBIFP6_PCIE_LC_LANE_CNTL_BASE_IDX                                                             5
#define regBIFP6_PCIE_LC_CNTL3                                                                          0x4118b5
#define regBIFP6_PCIE_LC_CNTL3_BASE_IDX                                                                 5
#define regBIFP6_PCIE_LC_CNTL4                                                                          0x4118b6
#define regBIFP6_PCIE_LC_CNTL4_BASE_IDX                                                                 5
#define regBIFP6_PCIE_LC_CNTL5                                                                          0x4118b7
#define regBIFP6_PCIE_LC_CNTL5_BASE_IDX                                                                 5
#define regBIFP6_PCIE_LC_FORCE_COEFF                                                                    0x4118b8
#define regBIFP6_PCIE_LC_FORCE_COEFF_BASE_IDX                                                           5
#define regBIFP6_PCIE_LC_BEST_EQ_SETTINGS                                                               0x4118b9
#define regBIFP6_PCIE_LC_BEST_EQ_SETTINGS_BASE_IDX                                                      5
#define regBIFP6_PCIE_LC_FORCE_EQ_REQ_COEFF                                                             0x4118ba
#define regBIFP6_PCIE_LC_FORCE_EQ_REQ_COEFF_BASE_IDX                                                    5
#define regBIFP6_PCIE_LC_CNTL6                                                                          0x4118bb
#define regBIFP6_PCIE_LC_CNTL6_BASE_IDX                                                                 5
#define regBIFP6_PCIE_LC_CNTL7                                                                          0x4118bc
#define regBIFP6_PCIE_LC_CNTL7_BASE_IDX                                                                 5
#define regBIFP6_PCIE_LINK_MANAGEMENT_STATUS                                                            0x4118bd
#define regBIFP6_PCIE_LINK_MANAGEMENT_STATUS_BASE_IDX                                                   5
#define regBIFP6_PCIE_LINK_MANAGEMENT_MASK                                                              0x4118be
#define regBIFP6_PCIE_LINK_MANAGEMENT_MASK_BASE_IDX                                                     5
#define regBIFP6_PCIE_LINK_MANAGEMENT_CNTL                                                              0x4118bf
#define regBIFP6_PCIE_LINK_MANAGEMENT_CNTL_BASE_IDX                                                     5
#define regBIFP6_PCIEP_STRAP_LC                                                                         0x4118c0
#define regBIFP6_PCIEP_STRAP_LC_BASE_IDX                                                                5
#define regBIFP6_PCIEP_STRAP_MISC                                                                       0x4118c1
#define regBIFP6_PCIEP_STRAP_MISC_BASE_IDX                                                              5
#define regBIFP6_PCIEP_STRAP_LC2                                                                        0x4118c2
#define regBIFP6_PCIEP_STRAP_LC2_BASE_IDX                                                               5
#define regBIFP6_PCIE_LC_L1_PM_SUBSTATE                                                                 0x4118c6
#define regBIFP6_PCIE_LC_L1_PM_SUBSTATE_BASE_IDX                                                        5
#define regBIFP6_PCIE_LC_L1_PM_SUBSTATE2                                                                0x4118c7
#define regBIFP6_PCIE_LC_L1_PM_SUBSTATE2_BASE_IDX                                                       5
#define regBIFP6_PCIE_LC_PORT_ORDER                                                                     0x4118c8
#define regBIFP6_PCIE_LC_PORT_ORDER_BASE_IDX                                                            5
#define regBIFP6_PCIEP_BCH_ECC_CNTL                                                                     0x4118d0
#define regBIFP6_PCIEP_BCH_ECC_CNTL_BASE_IDX                                                            5
#define regBIFP6_PCIEP_HPGI_PRIVATE                                                                     0x4118d2
#define regBIFP6_PCIEP_HPGI_PRIVATE_BASE_IDX                                                            5
#define regBIFP6_PCIEP_HPGI                                                                             0x4118da
#define regBIFP6_PCIEP_HPGI_BASE_IDX                                                                    5
#define regBIFP6_PCIEP_HCNT_DESCRIPTOR                                                                  0x4118db
#define regBIFP6_PCIEP_HCNT_DESCRIPTOR_BASE_IDX                                                         5
#define regBIFP6_PCIEP_PERF_CNTL_COUNT_TXCLK                                                            0x4118dc
#define regBIFP6_PCIEP_PERF_CNTL_COUNT_TXCLK_BASE_IDX                                                   5
#define regBIFP6_PCIE_LC_CNTL8                                                                          0x4118dd
#define regBIFP6_PCIE_LC_CNTL8_BASE_IDX                                                                 5
#define regBIFP6_PCIE_LC_CNTL9                                                                          0x4118de
#define regBIFP6_PCIE_LC_CNTL9_BASE_IDX                                                                 5
#define regBIFP6_PCIE_LC_FORCE_COEFF2                                                                   0x4118df
#define regBIFP6_PCIE_LC_FORCE_COEFF2_BASE_IDX                                                          5
#define regBIFP6_PCIE_LC_FORCE_EQ_REQ_COEFF2                                                            0x4118e0
#define regBIFP6_PCIE_LC_FORCE_EQ_REQ_COEFF2_BASE_IDX                                                   5
#define regBIFP6_PCIEP_PERF_CNTL_COUNT_TXCLK_LC                                                         0x4118e1
#define regBIFP6_PCIEP_PERF_CNTL_COUNT_TXCLK_LC_BASE_IDX                                                5
#define regBIFP6_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES                                                  0x4118e2
#define regBIFP6_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES_BASE_IDX                                         5
#define regBIFP6_PCIE_LC_CNTL10                                                                         0x4118e3
#define regBIFP6_PCIE_LC_CNTL10_BASE_IDX                                                                5
#define regBIFP6_PCIE_LC_CNTL11                                                                         0x4118e4
#define regBIFP6_PCIE_LC_CNTL11_BASE_IDX                                                                5
#define regBIFP6_PCIE_LC_CNTL12                                                                         0x4118e5
#define regBIFP6_PCIE_LC_CNTL12_BASE_IDX                                                                5
#define regBIFP6_PCIE_LC_SAVE_RESTORE_1                                                                 0x4118e6
#define regBIFP6_PCIE_LC_SAVE_RESTORE_1_BASE_IDX                                                        5
#define regBIFP6_PCIE_LC_SAVE_RESTORE_2                                                                 0x4118e7
#define regBIFP6_PCIE_LC_SAVE_RESTORE_2_BASE_IDX                                                        5
#define regBIFP6_PCIE_LC_SAVE_RESTORE_3                                                                 0x4118e8
#define regBIFP6_PCIE_LC_SAVE_RESTORE_3_BASE_IDX                                                        5


// addressBlock: nbio_pcie0_pciedir
// base address: 0x11180000
#define regPCIE_RESERVED                                                                                0x420000
#define regPCIE_RESERVED_BASE_IDX                                                                       5
#define regPCIE_SCRATCH                                                                                 0x420001
#define regPCIE_SCRATCH_BASE_IDX                                                                        5
#define regPCIE_RX_NUM_NAK                                                                              0x42000e
#define regPCIE_RX_NUM_NAK_BASE_IDX                                                                     5
#define regPCIE_RX_NUM_NAK_GENERATED                                                                    0x42000f
#define regPCIE_RX_NUM_NAK_GENERATED_BASE_IDX                                                           5
#define regPCIE_CNTL                                                                                    0x420010
#define regPCIE_CNTL_BASE_IDX                                                                           5
#define regPCIE_CONFIG_CNTL                                                                             0x420011
#define regPCIE_CONFIG_CNTL_BASE_IDX                                                                    5
#define regPCIE_TX_TRACKING_ADDR_LO                                                                     0x420013
#define regPCIE_TX_TRACKING_ADDR_LO_BASE_IDX                                                            5
#define regPCIE_TX_TRACKING_ADDR_HI                                                                     0x420014
#define regPCIE_TX_TRACKING_ADDR_HI_BASE_IDX                                                            5
#define regPCIE_TX_TRACKING_CTRL_STATUS                                                                 0x420015
#define regPCIE_TX_TRACKING_CTRL_STATUS_BASE_IDX                                                        5
#define regPCIE_TX_CTRL_4                                                                               0x420017
#define regPCIE_TX_CTRL_4_BASE_IDX                                                                      5
#define regPCIE_MST_CTRL_1                                                                              0x420018
#define regPCIE_MST_CTRL_1_BASE_IDX                                                                     5
#define regPCIE_COMMON_AER_MASK                                                                         0x42001a
#define regPCIE_COMMON_AER_MASK_BASE_IDX                                                                5
#define regPCIE_CNTL2                                                                                   0x42001c
#define regPCIE_CNTL2_BASE_IDX                                                                          5
#define regPCIE_RX_CNTL2                                                                                0x42001d
#define regPCIE_RX_CNTL2_BASE_IDX                                                                       5
#define regPCIE_TX_F0_ATTR_CNTL                                                                         0x42001e
#define regPCIE_TX_F0_ATTR_CNTL_BASE_IDX                                                                5
#define regPCIE_TX_SWUS_ATTR_CNTL                                                                       0x42001f
#define regPCIE_TX_SWUS_ATTR_CNTL_BASE_IDX                                                              5
#define regPCIE_CI_CNTL                                                                                 0x420020
#define regPCIE_CI_CNTL_BASE_IDX                                                                        5
#define regPCIE_BUS_CNTL                                                                                0x420021
#define regPCIE_BUS_CNTL_BASE_IDX                                                                       5
#define regPCIE_LC_STATE6                                                                               0x420022
#define regPCIE_LC_STATE6_BASE_IDX                                                                      5
#define regPCIE_LC_STATE7                                                                               0x420023
#define regPCIE_LC_STATE7_BASE_IDX                                                                      5
#define regPCIE_LC_STATE8                                                                               0x420024
#define regPCIE_LC_STATE8_BASE_IDX                                                                      5
#define regPCIE_LC_STATE9                                                                               0x420025
#define regPCIE_LC_STATE9_BASE_IDX                                                                      5
#define regPCIE_LC_STATE10                                                                              0x420026
#define regPCIE_LC_STATE10_BASE_IDX                                                                     5
#define regPCIE_LC_STATE11                                                                              0x420027
#define regPCIE_LC_STATE11_BASE_IDX                                                                     5
#define regPCIE_LC_STATUS1                                                                              0x420028
#define regPCIE_LC_STATUS1_BASE_IDX                                                                     5
#define regPCIE_LC_STATUS2                                                                              0x420029
#define regPCIE_LC_STATUS2_BASE_IDX                                                                     5
#define regPCIE_TX_CNTL3                                                                                0x42002a
#define regPCIE_TX_CNTL3_BASE_IDX                                                                       5
#define regPCIE_TX_STATUS                                                                               0x42002b
#define regPCIE_TX_STATUS_BASE_IDX                                                                      5
#define regPCIE_WPR_CNTL                                                                                0x420030
#define regPCIE_WPR_CNTL_BASE_IDX                                                                       5
#define regPCIE_RX_LAST_TLP0                                                                            0x420031
#define regPCIE_RX_LAST_TLP0_BASE_IDX                                                                   5
#define regPCIE_RX_LAST_TLP1                                                                            0x420032
#define regPCIE_RX_LAST_TLP1_BASE_IDX                                                                   5
#define regPCIE_RX_LAST_TLP2                                                                            0x420033
#define regPCIE_RX_LAST_TLP2_BASE_IDX                                                                   5
#define regPCIE_RX_LAST_TLP3                                                                            0x420034
#define regPCIE_RX_LAST_TLP3_BASE_IDX                                                                   5
#define regPCIE_TX_LAST_TLP0                                                                            0x420035
#define regPCIE_TX_LAST_TLP0_BASE_IDX                                                                   5
#define regPCIE_TX_LAST_TLP1                                                                            0x420036
#define regPCIE_TX_LAST_TLP1_BASE_IDX                                                                   5
#define regPCIE_TX_LAST_TLP2                                                                            0x420037
#define regPCIE_TX_LAST_TLP2_BASE_IDX                                                                   5
#define regPCIE_TX_LAST_TLP3                                                                            0x420038
#define regPCIE_TX_LAST_TLP3_BASE_IDX                                                                   5
#define regPCIE_I2C_REG_ADDR_EXPAND                                                                     0x42003a
#define regPCIE_I2C_REG_ADDR_EXPAND_BASE_IDX                                                            5
#define regPCIE_I2C_REG_DATA                                                                            0x42003b
#define regPCIE_I2C_REG_DATA_BASE_IDX                                                                   5
#define regPCIE_CFG_CNTL                                                                                0x42003c
#define regPCIE_CFG_CNTL_BASE_IDX                                                                       5
#define regPCIE_LC_PM_CNTL                                                                              0x42003d
#define regPCIE_LC_PM_CNTL_BASE_IDX                                                                     5
#define regPCIE_LC_PORT_ORDER_CNTL                                                                      0x42003e
#define regPCIE_LC_PORT_ORDER_CNTL_BASE_IDX                                                             5
#define regPCIE_P_CNTL                                                                                  0x420040
#define regPCIE_P_CNTL_BASE_IDX                                                                         5
#define regPCIE_P_BUF_STATUS                                                                            0x420041
#define regPCIE_P_BUF_STATUS_BASE_IDX                                                                   5
#define regPCIE_P_DECODER_STATUS                                                                        0x420042
#define regPCIE_P_DECODER_STATUS_BASE_IDX                                                               5
#define regPCIE_P_MISC_STATUS                                                                           0x420043
#define regPCIE_P_MISC_STATUS_BASE_IDX                                                                  5
#define regPCIE_P_RCV_L0S_FTS_DET                                                                       0x420050
#define regPCIE_P_RCV_L0S_FTS_DET_BASE_IDX                                                              5
#define regPCIE_TX_CCIX_CNTL0                                                                           0x420054
#define regPCIE_TX_CCIX_CNTL0_BASE_IDX                                                                  5
#define regPCIE_TX_CCIX_CNTL1                                                                           0x420055
#define regPCIE_TX_CCIX_CNTL1_BASE_IDX                                                                  5
#define regPCIE_TX_CCIX_PORT_MAP                                                                        0x420056
#define regPCIE_TX_CCIX_PORT_MAP_BASE_IDX                                                               5
#define regPCIE_TX_CCIX_ERR_CTL                                                                         0x420057
#define regPCIE_TX_CCIX_ERR_CTL_BASE_IDX                                                                5
#define regPCIE_RX_CCIX_CTL0                                                                            0x420058
#define regPCIE_RX_CCIX_CTL0_BASE_IDX                                                                   5
#define regPCIE_RX_AD                                                                                   0x420062
#define regPCIE_RX_AD_BASE_IDX                                                                          5
#define regPCIE_SDP_CTRL                                                                                0x420063
#define regPCIE_SDP_CTRL_BASE_IDX                                                                       5
#define regNBIO_CLKREQb_MAP_CNTL                                                                        0x420064
#define regNBIO_CLKREQb_MAP_CNTL_BASE_IDX                                                               5
#define regPCIE_SDP_SWUS_SLV_ATTR_CTRL                                                                  0x420065
#define regPCIE_SDP_SWUS_SLV_ATTR_CTRL_BASE_IDX                                                         5
#define regPCIE_SDP_RC_SLV_ATTR_CTRL                                                                    0x420066
#define regPCIE_SDP_RC_SLV_ATTR_CTRL_BASE_IDX                                                           5
#define regPCIE_PERF_COUNT_CNTL                                                                         0x420080
#define regPCIE_PERF_COUNT_CNTL_BASE_IDX                                                                5
#define regPCIE_PERF_CNTL_TXCLK1                                                                        0x420081
#define regPCIE_PERF_CNTL_TXCLK1_BASE_IDX                                                               5
#define regPCIE_PERF_COUNT0_TXCLK1                                                                      0x420082
#define regPCIE_PERF_COUNT0_TXCLK1_BASE_IDX                                                             5
#define regPCIE_PERF_COUNT1_TXCLK1                                                                      0x420083
#define regPCIE_PERF_COUNT1_TXCLK1_BASE_IDX                                                             5
#define regPCIE_PERF_CNTL_TXCLK2                                                                        0x420084
#define regPCIE_PERF_CNTL_TXCLK2_BASE_IDX                                                               5
#define regPCIE_PERF_COUNT0_TXCLK2                                                                      0x420085
#define regPCIE_PERF_COUNT0_TXCLK2_BASE_IDX                                                             5
#define regPCIE_PERF_COUNT1_TXCLK2                                                                      0x420086
#define regPCIE_PERF_COUNT1_TXCLK2_BASE_IDX                                                             5
#define regPCIE_PERF_CNTL_TXCLK3                                                                        0x420087
#define regPCIE_PERF_CNTL_TXCLK3_BASE_IDX                                                               5
#define regPCIE_PERF_COUNT0_TXCLK3                                                                      0x420088
#define regPCIE_PERF_COUNT0_TXCLK3_BASE_IDX                                                             5
#define regPCIE_PERF_COUNT1_TXCLK3                                                                      0x420089
#define regPCIE_PERF_COUNT1_TXCLK3_BASE_IDX                                                             5
#define regPCIE_PERF_CNTL_TXCLK4                                                                        0x42008a
#define regPCIE_PERF_CNTL_TXCLK4_BASE_IDX                                                               5
#define regPCIE_PERF_COUNT0_TXCLK4                                                                      0x42008b
#define regPCIE_PERF_COUNT0_TXCLK4_BASE_IDX                                                             5
#define regPCIE_PERF_COUNT1_TXCLK4                                                                      0x42008c
#define regPCIE_PERF_COUNT1_TXCLK4_BASE_IDX                                                             5
#define regPCIE_PERF_CNTL_SCLK1                                                                         0x42008d
#define regPCIE_PERF_CNTL_SCLK1_BASE_IDX                                                                5
#define regPCIE_PERF_COUNT0_SCLK1                                                                       0x42008e
#define regPCIE_PERF_COUNT0_SCLK1_BASE_IDX                                                              5
#define regPCIE_PERF_COUNT1_SCLK1                                                                       0x42008f
#define regPCIE_PERF_COUNT1_SCLK1_BASE_IDX                                                              5
#define regPCIE_PERF_CNTL_SCLK2                                                                         0x420090
#define regPCIE_PERF_CNTL_SCLK2_BASE_IDX                                                                5
#define regPCIE_PERF_COUNT0_SCLK2                                                                       0x420091
#define regPCIE_PERF_COUNT0_SCLK2_BASE_IDX                                                              5
#define regPCIE_PERF_COUNT1_SCLK2                                                                       0x420092
#define regPCIE_PERF_COUNT1_SCLK2_BASE_IDX                                                              5
#define regPCIE_PERF_CNTL_EVENT_LC_PORT_SEL                                                             0x420093
#define regPCIE_PERF_CNTL_EVENT_LC_PORT_SEL_BASE_IDX                                                    5
#define regPCIE_PERF_CNTL_EVENT_CI_PORT_SEL                                                             0x420094
#define regPCIE_PERF_CNTL_EVENT_CI_PORT_SEL_BASE_IDX                                                    5
#define regPCIE_STRAP_F0                                                                                0x4200b0
#define regPCIE_STRAP_F0_BASE_IDX                                                                       5
#define regPCIE_STRAP_NTB                                                                               0x4200b1
#define regPCIE_STRAP_NTB_BASE_IDX                                                                      5
#define regPCIE_STRAP_MISC                                                                              0x4200c0
#define regPCIE_STRAP_MISC_BASE_IDX                                                                     5
#define regPCIE_STRAP_MISC2                                                                             0x4200c1
#define regPCIE_STRAP_MISC2_BASE_IDX                                                                    5
#define regPCIE_STRAP_PI                                                                                0x4200c2
#define regPCIE_STRAP_PI_BASE_IDX                                                                       5
#define regPCIE_STRAP_I2C_BD                                                                            0x4200c4
#define regPCIE_STRAP_I2C_BD_BASE_IDX                                                                   5
#define regPCIE_PRBS_CLR                                                                                0x4200c8
#define regPCIE_PRBS_CLR_BASE_IDX                                                                       5
#define regPCIE_PRBS_STATUS1                                                                            0x4200c9
#define regPCIE_PRBS_STATUS1_BASE_IDX                                                                   5
#define regPCIE_PRBS_STATUS2                                                                            0x4200ca
#define regPCIE_PRBS_STATUS2_BASE_IDX                                                                   5
#define regPCIE_PRBS_FREERUN                                                                            0x4200cb
#define regPCIE_PRBS_FREERUN_BASE_IDX                                                                   5
#define regPCIE_PRBS_MISC                                                                               0x4200cc
#define regPCIE_PRBS_MISC_BASE_IDX                                                                      5
#define regPCIE_PRBS_USER_PATTERN                                                                       0x4200cd
#define regPCIE_PRBS_USER_PATTERN_BASE_IDX                                                              5
#define regPCIE_PRBS_LO_BITCNT                                                                          0x4200ce
#define regPCIE_PRBS_LO_BITCNT_BASE_IDX                                                                 5
#define regPCIE_PRBS_HI_BITCNT                                                                          0x4200cf
#define regPCIE_PRBS_HI_BITCNT_BASE_IDX                                                                 5
#define regPCIE_PRBS_ERRCNT_0                                                                           0x4200d0
#define regPCIE_PRBS_ERRCNT_0_BASE_IDX                                                                  5
#define regPCIE_PRBS_ERRCNT_1                                                                           0x4200d1
#define regPCIE_PRBS_ERRCNT_1_BASE_IDX                                                                  5
#define regPCIE_PRBS_ERRCNT_2                                                                           0x4200d2
#define regPCIE_PRBS_ERRCNT_2_BASE_IDX                                                                  5
#define regPCIE_PRBS_ERRCNT_3                                                                           0x4200d3
#define regPCIE_PRBS_ERRCNT_3_BASE_IDX                                                                  5
#define regPCIE_PRBS_ERRCNT_4                                                                           0x4200d4
#define regPCIE_PRBS_ERRCNT_4_BASE_IDX                                                                  5
#define regPCIE_PRBS_ERRCNT_5                                                                           0x4200d5
#define regPCIE_PRBS_ERRCNT_5_BASE_IDX                                                                  5
#define regPCIE_PRBS_ERRCNT_6                                                                           0x4200d6
#define regPCIE_PRBS_ERRCNT_6_BASE_IDX                                                                  5
#define regPCIE_PRBS_ERRCNT_7                                                                           0x4200d7
#define regPCIE_PRBS_ERRCNT_7_BASE_IDX                                                                  5
#define regPCIE_PRBS_ERRCNT_8                                                                           0x4200d8
#define regPCIE_PRBS_ERRCNT_8_BASE_IDX                                                                  5
#define regPCIE_PRBS_ERRCNT_9                                                                           0x4200d9
#define regPCIE_PRBS_ERRCNT_9_BASE_IDX                                                                  5
#define regPCIE_PRBS_ERRCNT_10                                                                          0x4200da
#define regPCIE_PRBS_ERRCNT_10_BASE_IDX                                                                 5
#define regPCIE_PRBS_ERRCNT_11                                                                          0x4200db
#define regPCIE_PRBS_ERRCNT_11_BASE_IDX                                                                 5
#define regPCIE_PRBS_ERRCNT_12                                                                          0x4200dc
#define regPCIE_PRBS_ERRCNT_12_BASE_IDX                                                                 5
#define regPCIE_PRBS_ERRCNT_13                                                                          0x4200dd
#define regPCIE_PRBS_ERRCNT_13_BASE_IDX                                                                 5
#define regPCIE_PRBS_ERRCNT_14                                                                          0x4200de
#define regPCIE_PRBS_ERRCNT_14_BASE_IDX                                                                 5
#define regPCIE_PRBS_ERRCNT_15                                                                          0x4200df
#define regPCIE_PRBS_ERRCNT_15_BASE_IDX                                                                 5
#define regSWRST_COMMAND_STATUS                                                                         0x420100
#define regSWRST_COMMAND_STATUS_BASE_IDX                                                                5
#define regSWRST_GENERAL_CONTROL                                                                        0x420101
#define regSWRST_GENERAL_CONTROL_BASE_IDX                                                               5
#define regSWRST_COMMAND_0                                                                              0x420102
#define regSWRST_COMMAND_0_BASE_IDX                                                                     5
#define regSWRST_COMMAND_1                                                                              0x420103
#define regSWRST_COMMAND_1_BASE_IDX                                                                     5
#define regSWRST_CONTROL_0                                                                              0x420104
#define regSWRST_CONTROL_0_BASE_IDX                                                                     5
#define regSWRST_CONTROL_1                                                                              0x420105
#define regSWRST_CONTROL_1_BASE_IDX                                                                     5
#define regSWRST_CONTROL_2                                                                              0x420106
#define regSWRST_CONTROL_2_BASE_IDX                                                                     5
#define regSWRST_CONTROL_3                                                                              0x420107
#define regSWRST_CONTROL_3_BASE_IDX                                                                     5
#define regSWRST_CONTROL_4                                                                              0x420108
#define regSWRST_CONTROL_4_BASE_IDX                                                                     5
#define regSWRST_CONTROL_5                                                                              0x420109
#define regSWRST_CONTROL_5_BASE_IDX                                                                     5
#define regSWRST_CONTROL_6                                                                              0x42010a
#define regSWRST_CONTROL_6_BASE_IDX                                                                     5
#define regSWRST_EP_COMMAND_0                                                                           0x42010b
#define regSWRST_EP_COMMAND_0_BASE_IDX                                                                  5
#define regSWRST_EP_CONTROL_0                                                                           0x42010c
#define regSWRST_EP_CONTROL_0_BASE_IDX                                                                  5
#define regCPM_CONTROL                                                                                  0x420118
#define regCPM_CONTROL_BASE_IDX                                                                         5
#define regCPM_SPLIT_CONTROL                                                                            0x420119
#define regCPM_SPLIT_CONTROL_BASE_IDX                                                                   5
#define regCPM_CONTROL_EXT                                                                              0x42011a
#define regCPM_CONTROL_EXT_BASE_IDX                                                                     5
#define regSMN_APERTURE_ID_A                                                                            0x42011d
#define regSMN_APERTURE_ID_A_BASE_IDX                                                                   5
#define regSMN_APERTURE_ID_B                                                                            0x42011e
#define regSMN_APERTURE_ID_B_BASE_IDX                                                                   5
#define regLNCNT_CONTROL                                                                                0x420125
#define regLNCNT_CONTROL_BASE_IDX                                                                       5
#define regLNCNT_QUAN_THRD                                                                              0x420127
#define regLNCNT_QUAN_THRD_BASE_IDX                                                                     5
#define regLNCNT_WEIGHT                                                                                 0x420128
#define regLNCNT_WEIGHT_BASE_IDX                                                                        5
#define regPCIE_PGMST_CNTL                                                                              0x420130
#define regPCIE_PGMST_CNTL_BASE_IDX                                                                     5
#define regPCIE_PGSLV_CNTL                                                                              0x420131
#define regPCIE_PGSLV_CNTL_BASE_IDX                                                                     5
#define regLC_CPM_CONTROL_0                                                                             0x420133
#define regLC_CPM_CONTROL_0_BASE_IDX                                                                    5
#define regLC_CPM_CONTROL_1                                                                             0x420134
#define regLC_CPM_CONTROL_1_BASE_IDX                                                                    5
#define regPCIE_RXMARGIN_CONTROL_CAPABILITIES                                                           0x420135
#define regPCIE_RXMARGIN_CONTROL_CAPABILITIES_BASE_IDX                                                  5
#define regPCIE_RXMARGIN_1_SETTINGS                                                                     0x420136
#define regPCIE_RXMARGIN_1_SETTINGS_BASE_IDX                                                            5
#define regPCIE_RXMARGIN_2_SETTINGS                                                                     0x420137
#define regPCIE_RXMARGIN_2_SETTINGS_BASE_IDX                                                            5
#define regPCIE_PRESENCE_DETECT_SELECT                                                                  0x420138
#define regPCIE_PRESENCE_DETECT_SELECT_BASE_IDX                                                         5


// addressBlock: nbio_iohub_nb_fastreg_fastreg_cfgdec
// base address: 0x13b07000
#define regFASTREG_APERTURE                                                                             0xe81c00
#define regFASTREG_APERTURE_BASE_IDX                                                                    5


// addressBlock: nbio_iohub_nb_misc_misc_cfgdec
// base address: 0x13b10000
#define regNBIO_LCLK_DS_MASK                                                                            0xe84009
#define regNBIO_LCLK_DS_MASK_BASE_IDX                                                                   5
#define regSB_LOCATION                                                                                  0xe8401f
#define regSB_LOCATION_BASE_IDX                                                                         5
#define regSW_US_LOCATION                                                                               0xe84020
#define regSW_US_LOCATION_BASE_IDX                                                                      5
#define regSW_NMI_CNTL                                                                                  0xe84042
#define regSW_NMI_CNTL_BASE_IDX                                                                         5
#define regSW_SMI_CNTL                                                                                  0xe84043
#define regSW_SMI_CNTL_BASE_IDX                                                                         5
#define regSW_SCI_CNTL                                                                                  0xe84044
#define regSW_SCI_CNTL_BASE_IDX                                                                         5
#define regAPML_SW_STATUS                                                                               0xe84045
#define regAPML_SW_STATUS_BASE_IDX                                                                      5
#define regSW_GIC_SPI_CNTL                                                                              0xe84047
#define regSW_GIC_SPI_CNTL_BASE_IDX                                                                     5
#define regSW_SYNCFLOOD_CNTL                                                                            0xe84049
#define regSW_SYNCFLOOD_CNTL_BASE_IDX                                                                   5
#define regCAM_CONTROL                                                                                  0xe84052
#define regCAM_CONTROL_BASE_IDX                                                                         5
#define regCAM_TARGET_INDEX_ADDR_BOTTOM                                                                 0xe84053
#define regCAM_TARGET_INDEX_ADDR_BOTTOM_BASE_IDX                                                        5
#define regCAM_TARGET_INDEX_ADDR_TOP                                                                    0xe84054
#define regCAM_TARGET_INDEX_ADDR_TOP_BASE_IDX                                                           5
#define regCAM_TARGET_INDEX_DATA                                                                        0xe84055
#define regCAM_TARGET_INDEX_DATA_BASE_IDX                                                               5
#define regCAM_TARGET_INDEX_DATA_MASK                                                                   0xe84056
#define regCAM_TARGET_INDEX_DATA_MASK_BASE_IDX                                                          5
#define regCAM_TARGET_DATA_ADDR_BOTTOM                                                                  0xe84057
#define regCAM_TARGET_DATA_ADDR_BOTTOM_BASE_IDX                                                         5
#define regCAM_TARGET_DATA_ADDR_TOP                                                                     0xe84059
#define regCAM_TARGET_DATA_ADDR_TOP_BASE_IDX                                                            5
#define regCAM_TARGET_DATA                                                                              0xe8405a
#define regCAM_TARGET_DATA_BASE_IDX                                                                     5
#define regCAM_TARGET_DATA_MASK                                                                         0xe8405b
#define regCAM_TARGET_DATA_MASK_BASE_IDX                                                                5
#define regP_DMA_DROPPED_LOG_LOWER                                                                      0xe84060
#define regP_DMA_DROPPED_LOG_LOWER_BASE_IDX                                                             5
#define regP_DMA_DROPPED_LOG_UPPER                                                                      0xe84061
#define regP_DMA_DROPPED_LOG_UPPER_BASE_IDX                                                             5
#define regNP_DMA_DROPPED_LOG_LOWER                                                                     0xe84062
#define regNP_DMA_DROPPED_LOG_LOWER_BASE_IDX                                                            5
#define regNP_DMA_DROPPED_LOG_UPPER                                                                     0xe84063
#define regNP_DMA_DROPPED_LOG_UPPER_BASE_IDX                                                            5
#define regPCIE_VDM_NODE0_CTRL4                                                                         0xe84064
#define regPCIE_VDM_NODE0_CTRL4_BASE_IDX                                                                5
#define regPCIE_VDM_CNTL2                                                                               0xe8408c
#define regPCIE_VDM_CNTL2_BASE_IDX                                                                      5
#define regPCIE_VDM_CNTL3                                                                               0xe8408d
#define regPCIE_VDM_CNTL3_BASE_IDX                                                                      5
#define regSTALL_CONTROL_XBARPORT0_0                                                                    0xe84090
#define regSTALL_CONTROL_XBARPORT0_0_BASE_IDX                                                           5
#define regSTALL_CONTROL_XBARPORT0_1                                                                    0xe84091
#define regSTALL_CONTROL_XBARPORT0_1_BASE_IDX                                                           5
#define regSTALL_CONTROL_XBARPORT1_0                                                                    0xe84093
#define regSTALL_CONTROL_XBARPORT1_0_BASE_IDX                                                           5
#define regSTALL_CONTROL_XBARPORT1_1                                                                    0xe84094
#define regSTALL_CONTROL_XBARPORT1_1_BASE_IDX                                                           5
#define regSTALL_CONTROL_XBARPORT2_0                                                                    0xe84096
#define regSTALL_CONTROL_XBARPORT2_0_BASE_IDX                                                           5
#define regSTALL_CONTROL_XBARPORT2_1                                                                    0xe84097
#define regSTALL_CONTROL_XBARPORT2_1_BASE_IDX                                                           5
#define regSTALL_CONTROL_XBARPORT3_0                                                                    0xe84099
#define regSTALL_CONTROL_XBARPORT3_0_BASE_IDX                                                           5
#define regSTALL_CONTROL_XBARPORT3_1                                                                    0xe8409a
#define regSTALL_CONTROL_XBARPORT3_1_BASE_IDX                                                           5
#define regSTALL_CONTROL_XBARPORT4_0                                                                    0xe8409c
#define regSTALL_CONTROL_XBARPORT4_0_BASE_IDX                                                           5
#define regSTALL_CONTROL_XBARPORT4_1                                                                    0xe8409d
#define regSTALL_CONTROL_XBARPORT4_1_BASE_IDX                                                           5
#define regSTALL_CONTROL_XBARPORT5_0                                                                    0xe8409f
#define regSTALL_CONTROL_XBARPORT5_0_BASE_IDX                                                           5
#define regSTALL_CONTROL_XBARPORT5_1                                                                    0xe840a0
#define regSTALL_CONTROL_XBARPORT5_1_BASE_IDX                                                           5
#define regSTALL_CONTROL_XBARPORT6_0                                                                    0xe840a2
#define regSTALL_CONTROL_XBARPORT6_0_BASE_IDX                                                           5
#define regSTALL_CONTROL_XBARPORT6_1                                                                    0xe840a3
#define regSTALL_CONTROL_XBARPORT6_1_BASE_IDX                                                           5
#define regFASTREG_BASE_ADDR_LO                                                                         0xe840c0
#define regFASTREG_BASE_ADDR_LO_BASE_IDX                                                                5
#define regFASTREG_BASE_ADDR_HI                                                                         0xe840c1
#define regFASTREG_BASE_ADDR_HI_BASE_IDX                                                                5
#define regFASTREGCNTL_BASE_ADDR_LO                                                                     0xe840c2
#define regFASTREGCNTL_BASE_ADDR_LO_BASE_IDX                                                            5
#define regFASTREGCNTL_BASE_ADDR_HI                                                                     0xe840c3
#define regFASTREGCNTL_BASE_ADDR_HI_BASE_IDX                                                            5
#define regSCRATCH_4                                                                                    0xe840fc
#define regSCRATCH_4_BASE_IDX                                                                           5
#define regSCRATCH_5                                                                                    0xe840fd
#define regSCRATCH_5_BASE_IDX                                                                           5
#define regTRAP_STATUS                                                                                  0xe84100
#define regTRAP_STATUS_BASE_IDX                                                                         5
#define regTRAP_REQUEST0                                                                                0xe84101
#define regTRAP_REQUEST0_BASE_IDX                                                                       5
#define regTRAP_REQUEST1                                                                                0xe84102
#define regTRAP_REQUEST1_BASE_IDX                                                                       5
#define regTRAP_REQUEST2                                                                                0xe84103
#define regTRAP_REQUEST2_BASE_IDX                                                                       5
#define regTRAP_REQUEST3                                                                                0xe84104
#define regTRAP_REQUEST3_BASE_IDX                                                                       5
#define regTRAP_REQUEST4                                                                                0xe84105
#define regTRAP_REQUEST4_BASE_IDX                                                                       5
#define regTRAP_REQUEST5                                                                                0xe84106
#define regTRAP_REQUEST5_BASE_IDX                                                                       5
#define regTRAP_REQUEST_DATASTRB0                                                                       0xe84108
#define regTRAP_REQUEST_DATASTRB0_BASE_IDX                                                              5
#define regTRAP_REQUEST_DATASTRB1                                                                       0xe84109
#define regTRAP_REQUEST_DATASTRB1_BASE_IDX                                                              5
#define regTRAP_REQUEST_DATA0                                                                           0xe84110
#define regTRAP_REQUEST_DATA0_BASE_IDX                                                                  5
#define regTRAP_REQUEST_DATA1                                                                           0xe84111
#define regTRAP_REQUEST_DATA1_BASE_IDX                                                                  5
#define regTRAP_REQUEST_DATA2                                                                           0xe84112
#define regTRAP_REQUEST_DATA2_BASE_IDX                                                                  5
#define regTRAP_REQUEST_DATA3                                                                           0xe84113
#define regTRAP_REQUEST_DATA3_BASE_IDX                                                                  5
#define regTRAP_REQUEST_DATA4                                                                           0xe84114
#define regTRAP_REQUEST_DATA4_BASE_IDX                                                                  5
#define regTRAP_REQUEST_DATA5                                                                           0xe84115
#define regTRAP_REQUEST_DATA5_BASE_IDX                                                                  5
#define regTRAP_REQUEST_DATA6                                                                           0xe84116
#define regTRAP_REQUEST_DATA6_BASE_IDX                                                                  5
#define regTRAP_REQUEST_DATA7                                                                           0xe84117
#define regTRAP_REQUEST_DATA7_BASE_IDX                                                                  5
#define regTRAP_REQUEST_DATA8                                                                           0xe84118
#define regTRAP_REQUEST_DATA8_BASE_IDX                                                                  5
#define regTRAP_REQUEST_DATA9                                                                           0xe84119
#define regTRAP_REQUEST_DATA9_BASE_IDX                                                                  5
#define regTRAP_REQUEST_DATA10                                                                          0xe8411a
#define regTRAP_REQUEST_DATA10_BASE_IDX                                                                 5
#define regTRAP_REQUEST_DATA11                                                                          0xe8411b
#define regTRAP_REQUEST_DATA11_BASE_IDX                                                                 5
#define regTRAP_REQUEST_DATA12                                                                          0xe8411c
#define regTRAP_REQUEST_DATA12_BASE_IDX                                                                 5
#define regTRAP_REQUEST_DATA13                                                                          0xe8411d
#define regTRAP_REQUEST_DATA13_BASE_IDX                                                                 5
#define regTRAP_REQUEST_DATA14                                                                          0xe8411e
#define regTRAP_REQUEST_DATA14_BASE_IDX                                                                 5
#define regTRAP_REQUEST_DATA15                                                                          0xe8411f
#define regTRAP_REQUEST_DATA15_BASE_IDX                                                                 5
#define regTRAP_RESPONSE_CONTROL                                                                        0xe84130
#define regTRAP_RESPONSE_CONTROL_BASE_IDX                                                               5
#define regTRAP_RESPONSE0                                                                               0xe84131
#define regTRAP_RESPONSE0_BASE_IDX                                                                      5
#define regTRAP_RESPONSE_DATA0                                                                          0xe84140
#define regTRAP_RESPONSE_DATA0_BASE_IDX                                                                 5
#define regTRAP_RESPONSE_DATA1                                                                          0xe84141
#define regTRAP_RESPONSE_DATA1_BASE_IDX                                                                 5
#define regTRAP_RESPONSE_DATA2                                                                          0xe84142
#define regTRAP_RESPONSE_DATA2_BASE_IDX                                                                 5
#define regTRAP_RESPONSE_DATA3                                                                          0xe84143
#define regTRAP_RESPONSE_DATA3_BASE_IDX                                                                 5
#define regTRAP_RESPONSE_DATA4                                                                          0xe84144
#define regTRAP_RESPONSE_DATA4_BASE_IDX                                                                 5
#define regTRAP_RESPONSE_DATA5                                                                          0xe84145
#define regTRAP_RESPONSE_DATA5_BASE_IDX                                                                 5
#define regTRAP_RESPONSE_DATA6                                                                          0xe84146
#define regTRAP_RESPONSE_DATA6_BASE_IDX                                                                 5
#define regTRAP_RESPONSE_DATA7                                                                          0xe84147
#define regTRAP_RESPONSE_DATA7_BASE_IDX                                                                 5
#define regTRAP_RESPONSE_DATA8                                                                          0xe84148
#define regTRAP_RESPONSE_DATA8_BASE_IDX                                                                 5
#define regTRAP_RESPONSE_DATA9                                                                          0xe84149
#define regTRAP_RESPONSE_DATA9_BASE_IDX                                                                 5
#define regTRAP_RESPONSE_DATA10                                                                         0xe8414a
#define regTRAP_RESPONSE_DATA10_BASE_IDX                                                                5
#define regTRAP_RESPONSE_DATA11                                                                         0xe8414b
#define regTRAP_RESPONSE_DATA11_BASE_IDX                                                                5
#define regTRAP_RESPONSE_DATA12                                                                         0xe8414c
#define regTRAP_RESPONSE_DATA12_BASE_IDX                                                                5
#define regTRAP_RESPONSE_DATA13                                                                         0xe8414d
#define regTRAP_RESPONSE_DATA13_BASE_IDX                                                                5
#define regTRAP_RESPONSE_DATA14                                                                         0xe8414e
#define regTRAP_RESPONSE_DATA14_BASE_IDX                                                                5
#define regTRAP_RESPONSE_DATA15                                                                         0xe8414f
#define regTRAP_RESPONSE_DATA15_BASE_IDX                                                                5
#define regTRAP0_CONTROL0                                                                               0xe84200
#define regTRAP0_CONTROL0_BASE_IDX                                                                      5
#define regTRAP0_ADDRESS_LO                                                                             0xe84202
#define regTRAP0_ADDRESS_LO_BASE_IDX                                                                    5
#define regTRAP0_ADDRESS_HI                                                                             0xe84203
#define regTRAP0_ADDRESS_HI_BASE_IDX                                                                    5
#define regTRAP0_COMMAND                                                                                0xe84204
#define regTRAP0_COMMAND_BASE_IDX                                                                       5
#define regTRAP0_ADDRESS_LO_MASK                                                                        0xe84206
#define regTRAP0_ADDRESS_LO_MASK_BASE_IDX                                                               5
#define regTRAP0_ADDRESS_HI_MASK                                                                        0xe84207
#define regTRAP0_ADDRESS_HI_MASK_BASE_IDX                                                               5
#define regTRAP0_COMMAND_MASK                                                                           0xe84208
#define regTRAP0_COMMAND_MASK_BASE_IDX                                                                  5
#define regTRAP1_CONTROL0                                                                               0xe84210
#define regTRAP1_CONTROL0_BASE_IDX                                                                      5
#define regTRAP1_ADDRESS_LO                                                                             0xe84212
#define regTRAP1_ADDRESS_LO_BASE_IDX                                                                    5
#define regTRAP1_ADDRESS_HI                                                                             0xe84213
#define regTRAP1_ADDRESS_HI_BASE_IDX                                                                    5
#define regTRAP1_COMMAND                                                                                0xe84214
#define regTRAP1_COMMAND_BASE_IDX                                                                       5
#define regTRAP1_ADDRESS_LO_MASK                                                                        0xe84216
#define regTRAP1_ADDRESS_LO_MASK_BASE_IDX                                                               5
#define regTRAP1_ADDRESS_HI_MASK                                                                        0xe84217
#define regTRAP1_ADDRESS_HI_MASK_BASE_IDX                                                               5
#define regTRAP1_COMMAND_MASK                                                                           0xe84218
#define regTRAP1_COMMAND_MASK_BASE_IDX                                                                  5
#define regTRAP2_CONTROL0                                                                               0xe84220
#define regTRAP2_CONTROL0_BASE_IDX                                                                      5
#define regTRAP2_ADDRESS_LO                                                                             0xe84222
#define regTRAP2_ADDRESS_LO_BASE_IDX                                                                    5
#define regTRAP2_ADDRESS_HI                                                                             0xe84223
#define regTRAP2_ADDRESS_HI_BASE_IDX                                                                    5
#define regTRAP2_COMMAND                                                                                0xe84224
#define regTRAP2_COMMAND_BASE_IDX                                                                       5
#define regTRAP2_ADDRESS_LO_MASK                                                                        0xe84226
#define regTRAP2_ADDRESS_LO_MASK_BASE_IDX                                                               5
#define regTRAP2_ADDRESS_HI_MASK                                                                        0xe84227
#define regTRAP2_ADDRESS_HI_MASK_BASE_IDX                                                               5
#define regTRAP2_COMMAND_MASK                                                                           0xe84228
#define regTRAP2_COMMAND_MASK_BASE_IDX                                                                  5
#define regTRAP3_CONTROL0                                                                               0xe84230
#define regTRAP3_CONTROL0_BASE_IDX                                                                      5
#define regTRAP3_ADDRESS_LO                                                                             0xe84232
#define regTRAP3_ADDRESS_LO_BASE_IDX                                                                    5
#define regTRAP3_ADDRESS_HI                                                                             0xe84233
#define regTRAP3_ADDRESS_HI_BASE_IDX                                                                    5
#define regTRAP3_COMMAND                                                                                0xe84234
#define regTRAP3_COMMAND_BASE_IDX                                                                       5
#define regTRAP3_ADDRESS_LO_MASK                                                                        0xe84236
#define regTRAP3_ADDRESS_LO_MASK_BASE_IDX                                                               5
#define regTRAP3_ADDRESS_HI_MASK                                                                        0xe84237
#define regTRAP3_ADDRESS_HI_MASK_BASE_IDX                                                               5
#define regTRAP3_COMMAND_MASK                                                                           0xe84238
#define regTRAP3_COMMAND_MASK_BASE_IDX                                                                  5
#define regTRAP4_CONTROL0                                                                               0xe84240
#define regTRAP4_CONTROL0_BASE_IDX                                                                      5
#define regTRAP4_ADDRESS_LO                                                                             0xe84242
#define regTRAP4_ADDRESS_LO_BASE_IDX                                                                    5
#define regTRAP4_ADDRESS_HI                                                                             0xe84243
#define regTRAP4_ADDRESS_HI_BASE_IDX                                                                    5
#define regTRAP4_COMMAND                                                                                0xe84244
#define regTRAP4_COMMAND_BASE_IDX                                                                       5
#define regTRAP4_ADDRESS_LO_MASK                                                                        0xe84246
#define regTRAP4_ADDRESS_LO_MASK_BASE_IDX                                                               5
#define regTRAP4_ADDRESS_HI_MASK                                                                        0xe84247
#define regTRAP4_ADDRESS_HI_MASK_BASE_IDX                                                               5
#define regTRAP4_COMMAND_MASK                                                                           0xe84248
#define regTRAP4_COMMAND_MASK_BASE_IDX                                                                  5
#define regTRAP5_CONTROL0                                                                               0xe84250
#define regTRAP5_CONTROL0_BASE_IDX                                                                      5
#define regTRAP5_ADDRESS_LO                                                                             0xe84252
#define regTRAP5_ADDRESS_LO_BASE_IDX                                                                    5
#define regTRAP5_ADDRESS_HI                                                                             0xe84253
#define regTRAP5_ADDRESS_HI_BASE_IDX                                                                    5
#define regTRAP5_COMMAND                                                                                0xe84254
#define regTRAP5_COMMAND_BASE_IDX                                                                       5
#define regTRAP5_ADDRESS_LO_MASK                                                                        0xe84256
#define regTRAP5_ADDRESS_LO_MASK_BASE_IDX                                                               5
#define regTRAP5_ADDRESS_HI_MASK                                                                        0xe84257
#define regTRAP5_ADDRESS_HI_MASK_BASE_IDX                                                               5
#define regTRAP5_COMMAND_MASK                                                                           0xe84258
#define regTRAP5_COMMAND_MASK_BASE_IDX                                                                  5
#define regTRAP6_CONTROL0                                                                               0xe84260
#define regTRAP6_CONTROL0_BASE_IDX                                                                      5
#define regTRAP6_ADDRESS_LO                                                                             0xe84262
#define regTRAP6_ADDRESS_LO_BASE_IDX                                                                    5
#define regTRAP6_ADDRESS_HI                                                                             0xe84263
#define regTRAP6_ADDRESS_HI_BASE_IDX                                                                    5
#define regTRAP6_COMMAND                                                                                0xe84264
#define regTRAP6_COMMAND_BASE_IDX                                                                       5
#define regTRAP6_ADDRESS_LO_MASK                                                                        0xe84266
#define regTRAP6_ADDRESS_LO_MASK_BASE_IDX                                                               5
#define regTRAP6_ADDRESS_HI_MASK                                                                        0xe84267
#define regTRAP6_ADDRESS_HI_MASK_BASE_IDX                                                               5
#define regTRAP6_COMMAND_MASK                                                                           0xe84268
#define regTRAP6_COMMAND_MASK_BASE_IDX                                                                  5
#define regTRAP7_CONTROL0                                                                               0xe84270
#define regTRAP7_CONTROL0_BASE_IDX                                                                      5
#define regTRAP7_ADDRESS_LO                                                                             0xe84272
#define regTRAP7_ADDRESS_LO_BASE_IDX                                                                    5
#define regTRAP7_ADDRESS_HI                                                                             0xe84273
#define regTRAP7_ADDRESS_HI_BASE_IDX                                                                    5
#define regTRAP7_COMMAND                                                                                0xe84274
#define regTRAP7_COMMAND_BASE_IDX                                                                       5
#define regTRAP7_ADDRESS_LO_MASK                                                                        0xe84276
#define regTRAP7_ADDRESS_LO_MASK_BASE_IDX                                                               5
#define regTRAP7_ADDRESS_HI_MASK                                                                        0xe84277
#define regTRAP7_ADDRESS_HI_MASK_BASE_IDX                                                               5
#define regTRAP7_COMMAND_MASK                                                                           0xe84278
#define regTRAP7_COMMAND_MASK_BASE_IDX                                                                  5
#define regTRAP8_CONTROL0                                                                               0xe84280
#define regTRAP8_CONTROL0_BASE_IDX                                                                      5
#define regTRAP8_ADDRESS_LO                                                                             0xe84282
#define regTRAP8_ADDRESS_LO_BASE_IDX                                                                    5
#define regTRAP8_ADDRESS_HI                                                                             0xe84283
#define regTRAP8_ADDRESS_HI_BASE_IDX                                                                    5
#define regTRAP8_COMMAND                                                                                0xe84284
#define regTRAP8_COMMAND_BASE_IDX                                                                       5
#define regTRAP8_ADDRESS_LO_MASK                                                                        0xe84286
#define regTRAP8_ADDRESS_LO_MASK_BASE_IDX                                                               5
#define regTRAP8_ADDRESS_HI_MASK                                                                        0xe84287
#define regTRAP8_ADDRESS_HI_MASK_BASE_IDX                                                               5
#define regTRAP8_COMMAND_MASK                                                                           0xe84288
#define regTRAP8_COMMAND_MASK_BASE_IDX                                                                  5
#define regTRAP9_CONTROL0                                                                               0xe84290
#define regTRAP9_CONTROL0_BASE_IDX                                                                      5
#define regTRAP9_ADDRESS_LO                                                                             0xe84292
#define regTRAP9_ADDRESS_LO_BASE_IDX                                                                    5
#define regTRAP9_ADDRESS_HI                                                                             0xe84293
#define regTRAP9_ADDRESS_HI_BASE_IDX                                                                    5
#define regTRAP9_COMMAND                                                                                0xe84294
#define regTRAP9_COMMAND_BASE_IDX                                                                       5
#define regTRAP9_ADDRESS_LO_MASK                                                                        0xe84296
#define regTRAP9_ADDRESS_LO_MASK_BASE_IDX                                                               5
#define regTRAP9_ADDRESS_HI_MASK                                                                        0xe84297
#define regTRAP9_ADDRESS_HI_MASK_BASE_IDX                                                               5
#define regTRAP9_COMMAND_MASK                                                                           0xe84298
#define regTRAP9_COMMAND_MASK_BASE_IDX                                                                  5
#define regTRAP10_CONTROL0                                                                              0xe842a0
#define regTRAP10_CONTROL0_BASE_IDX                                                                     5
#define regTRAP10_ADDRESS_LO                                                                            0xe842a2
#define regTRAP10_ADDRESS_LO_BASE_IDX                                                                   5
#define regTRAP10_ADDRESS_HI                                                                            0xe842a3
#define regTRAP10_ADDRESS_HI_BASE_IDX                                                                   5
#define regTRAP10_COMMAND                                                                               0xe842a4
#define regTRAP10_COMMAND_BASE_IDX                                                                      5
#define regTRAP10_ADDRESS_LO_MASK                                                                       0xe842a6
#define regTRAP10_ADDRESS_LO_MASK_BASE_IDX                                                              5
#define regTRAP10_ADDRESS_HI_MASK                                                                       0xe842a7
#define regTRAP10_ADDRESS_HI_MASK_BASE_IDX                                                              5
#define regTRAP10_COMMAND_MASK                                                                          0xe842a8
#define regTRAP10_COMMAND_MASK_BASE_IDX                                                                 5
#define regTRAP11_CONTROL0                                                                              0xe842b0
#define regTRAP11_CONTROL0_BASE_IDX                                                                     5
#define regTRAP11_ADDRESS_LO                                                                            0xe842b2
#define regTRAP11_ADDRESS_LO_BASE_IDX                                                                   5
#define regTRAP11_ADDRESS_HI                                                                            0xe842b3
#define regTRAP11_ADDRESS_HI_BASE_IDX                                                                   5
#define regTRAP11_COMMAND                                                                               0xe842b4
#define regTRAP11_COMMAND_BASE_IDX                                                                      5
#define regTRAP11_ADDRESS_LO_MASK                                                                       0xe842b6
#define regTRAP11_ADDRESS_LO_MASK_BASE_IDX                                                              5
#define regTRAP11_ADDRESS_HI_MASK                                                                       0xe842b7
#define regTRAP11_ADDRESS_HI_MASK_BASE_IDX                                                              5
#define regTRAP11_COMMAND_MASK                                                                          0xe842b8
#define regTRAP11_COMMAND_MASK_BASE_IDX                                                                 5
#define regTRAP12_CONTROL0                                                                              0xe842c0
#define regTRAP12_CONTROL0_BASE_IDX                                                                     5
#define regTRAP12_ADDRESS_LO                                                                            0xe842c2
#define regTRAP12_ADDRESS_LO_BASE_IDX                                                                   5
#define regTRAP12_ADDRESS_HI                                                                            0xe842c3
#define regTRAP12_ADDRESS_HI_BASE_IDX                                                                   5
#define regTRAP12_COMMAND                                                                               0xe842c4
#define regTRAP12_COMMAND_BASE_IDX                                                                      5
#define regTRAP12_ADDRESS_LO_MASK                                                                       0xe842c6
#define regTRAP12_ADDRESS_LO_MASK_BASE_IDX                                                              5
#define regTRAP12_ADDRESS_HI_MASK                                                                       0xe842c7
#define regTRAP12_ADDRESS_HI_MASK_BASE_IDX                                                              5
#define regTRAP12_COMMAND_MASK                                                                          0xe842c8
#define regTRAP12_COMMAND_MASK_BASE_IDX                                                                 5
#define regTRAP13_CONTROL0                                                                              0xe842d0
#define regTRAP13_CONTROL0_BASE_IDX                                                                     5
#define regTRAP13_ADDRESS_LO                                                                            0xe842d2
#define regTRAP13_ADDRESS_LO_BASE_IDX                                                                   5
#define regTRAP13_ADDRESS_HI                                                                            0xe842d3
#define regTRAP13_ADDRESS_HI_BASE_IDX                                                                   5
#define regTRAP13_COMMAND                                                                               0xe842d4
#define regTRAP13_COMMAND_BASE_IDX                                                                      5
#define regTRAP13_ADDRESS_LO_MASK                                                                       0xe842d6
#define regTRAP13_ADDRESS_LO_MASK_BASE_IDX                                                              5
#define regTRAP13_ADDRESS_HI_MASK                                                                       0xe842d7
#define regTRAP13_ADDRESS_HI_MASK_BASE_IDX                                                              5
#define regTRAP13_COMMAND_MASK                                                                          0xe842d8
#define regTRAP13_COMMAND_MASK_BASE_IDX                                                                 5
#define regTRAP14_CONTROL0                                                                              0xe842e0
#define regTRAP14_CONTROL0_BASE_IDX                                                                     5
#define regTRAP14_ADDRESS_LO                                                                            0xe842e2
#define regTRAP14_ADDRESS_LO_BASE_IDX                                                                   5
#define regTRAP14_ADDRESS_HI                                                                            0xe842e3
#define regTRAP14_ADDRESS_HI_BASE_IDX                                                                   5
#define regTRAP14_COMMAND                                                                               0xe842e4
#define regTRAP14_COMMAND_BASE_IDX                                                                      5
#define regTRAP14_ADDRESS_LO_MASK                                                                       0xe842e6
#define regTRAP14_ADDRESS_LO_MASK_BASE_IDX                                                              5
#define regTRAP14_ADDRESS_HI_MASK                                                                       0xe842e7
#define regTRAP14_ADDRESS_HI_MASK_BASE_IDX                                                              5
#define regTRAP14_COMMAND_MASK                                                                          0xe842e8
#define regTRAP14_COMMAND_MASK_BASE_IDX                                                                 5
#define regTRAP15_CONTROL0                                                                              0xe842f0
#define regTRAP15_CONTROL0_BASE_IDX                                                                     5
#define regTRAP15_ADDRESS_LO                                                                            0xe842f2
#define regTRAP15_ADDRESS_LO_BASE_IDX                                                                   5
#define regTRAP15_ADDRESS_HI                                                                            0xe842f3
#define regTRAP15_ADDRESS_HI_BASE_IDX                                                                   5
#define regTRAP15_COMMAND                                                                               0xe842f4
#define regTRAP15_COMMAND_BASE_IDX                                                                      5
#define regTRAP15_ADDRESS_LO_MASK                                                                       0xe842f6
#define regTRAP15_ADDRESS_LO_MASK_BASE_IDX                                                              5
#define regTRAP15_ADDRESS_HI_MASK                                                                       0xe842f7
#define regTRAP15_ADDRESS_HI_MASK_BASE_IDX                                                              5
#define regTRAP15_COMMAND_MASK                                                                          0xe842f8
#define regTRAP15_COMMAND_MASK_BASE_IDX                                                                 5
#define regSB_COMMAND                                                                                   0xe85000
#define regSB_COMMAND_BASE_IDX                                                                          5
#define regSB_SUB_BUS_NUMBER_LATENCY                                                                    0xe85001
#define regSB_SUB_BUS_NUMBER_LATENCY_BASE_IDX                                                           5
#define regSB_IO_BASE_LIMIT                                                                             0xe85002
#define regSB_IO_BASE_LIMIT_BASE_IDX                                                                    5
#define regSB_MEM_BASE_LIMIT                                                                            0xe85003
#define regSB_MEM_BASE_LIMIT_BASE_IDX                                                                   5
#define regSB_PREF_BASE_LIMIT                                                                           0xe85004
#define regSB_PREF_BASE_LIMIT_BASE_IDX                                                                  5
#define regSB_PREF_BASE_UPPER                                                                           0xe85005
#define regSB_PREF_BASE_UPPER_BASE_IDX                                                                  5
#define regSB_PREF_LIMIT_UPPER                                                                          0xe85006
#define regSB_PREF_LIMIT_UPPER_BASE_IDX                                                                 5
#define regSB_IO_BASE_LIMIT_HI                                                                          0xe85007
#define regSB_IO_BASE_LIMIT_HI_BASE_IDX                                                                 5
#define regSB_IRQ_BRIDGE_CNTL                                                                           0xe85008
#define regSB_IRQ_BRIDGE_CNTL_BASE_IDX                                                                  5
#define regSB_EXT_BRIDGE_CNTL                                                                           0xe85009
#define regSB_EXT_BRIDGE_CNTL_BASE_IDX                                                                  5
#define regSB_PMI_STATUS_CNTL                                                                           0xe8500a
#define regSB_PMI_STATUS_CNTL_BASE_IDX                                                                  5
#define regSB_SLOT_CAP                                                                                  0xe8500b
#define regSB_SLOT_CAP_BASE_IDX                                                                         5
#define regSB_ROOT_CNTL                                                                                 0xe8500c
#define regSB_ROOT_CNTL_BASE_IDX                                                                        5
#define regSB_DEVICE_CNTL2                                                                              0xe8500d
#define regSB_DEVICE_CNTL2_BASE_IDX                                                                     5
#define regMCA_SMN_INT_REQ_ADDR                                                                         0xe85020
#define regMCA_SMN_INT_REQ_ADDR_BASE_IDX                                                                5
#define regMCA_SMN_INT_MCM_ADDR                                                                         0xe85021
#define regMCA_SMN_INT_MCM_ADDR_BASE_IDX                                                                5
#define regMCA_SMN_INT_APERTUREID                                                                       0xe85022
#define regMCA_SMN_INT_APERTUREID_BASE_IDX                                                              5
#define regMCA_SMN_INT_CONTROL                                                                          0xe85023
#define regMCA_SMN_INT_CONTROL_BASE_IDX                                                                 5


// addressBlock: nbio_iohub_nb_security_security_cfgdec
// base address: 0x13b18000


// addressBlock: nbio_iohub_nb_rascfg_ras_cfgdec
// base address: 0x13b20000
#define regPARITY_CONTROL_0                                                                             0xe88000
#define regPARITY_CONTROL_0_BASE_IDX                                                                    5
#define regPARITY_CONTROL_1                                                                             0xe88001
#define regPARITY_CONTROL_1_BASE_IDX                                                                    5
#define regPARITY_SEVERITY_CONTROL_UNCORR_0                                                             0xe88002
#define regPARITY_SEVERITY_CONTROL_UNCORR_0_BASE_IDX                                                    5
#define regPARITY_SEVERITY_CONTROL_CORR_0                                                               0xe88004
#define regPARITY_SEVERITY_CONTROL_CORR_0_BASE_IDX                                                      5
#define regPARITY_SEVERITY_CONTROL_UCP_0                                                                0xe88006
#define regPARITY_SEVERITY_CONTROL_UCP_0_BASE_IDX                                                       5
#define regRAS_GLOBAL_STATUS_LO                                                                         0xe88008
#define regRAS_GLOBAL_STATUS_LO_BASE_IDX                                                                5
#define regRAS_GLOBAL_STATUS_HI                                                                         0xe88009
#define regRAS_GLOBAL_STATUS_HI_BASE_IDX                                                                5
#define regPARITY_ERROR_STATUS_UNCORR_GRP0                                                              0xe8800a
#define regPARITY_ERROR_STATUS_UNCORR_GRP0_BASE_IDX                                                     5
#define regPARITY_ERROR_STATUS_UNCORR_GRP1                                                              0xe8800b
#define regPARITY_ERROR_STATUS_UNCORR_GRP1_BASE_IDX                                                     5
#define regPARITY_ERROR_STATUS_UNCORR_GRP2                                                              0xe8800c
#define regPARITY_ERROR_STATUS_UNCORR_GRP2_BASE_IDX                                                     5
#define regPARITY_ERROR_STATUS_UNCORR_GRP3                                                              0xe8800d
#define regPARITY_ERROR_STATUS_UNCORR_GRP3_BASE_IDX                                                     5
#define regPARITY_ERROR_STATUS_UNCORR_GRP4                                                              0xe8800e
#define regPARITY_ERROR_STATUS_UNCORR_GRP4_BASE_IDX                                                     5
#define regPARITY_ERROR_STATUS_UNCORR_GRP5                                                              0xe8800f
#define regPARITY_ERROR_STATUS_UNCORR_GRP5_BASE_IDX                                                     5
#define regPARITY_ERROR_STATUS_UNCORR_GRP6                                                              0xe88010
#define regPARITY_ERROR_STATUS_UNCORR_GRP6_BASE_IDX                                                     5
#define regPARITY_ERROR_STATUS_UNCORR_GRP7                                                              0xe88011
#define regPARITY_ERROR_STATUS_UNCORR_GRP7_BASE_IDX                                                     5
#define regPARITY_ERROR_STATUS_CORR_GRP0                                                                0xe88012
#define regPARITY_ERROR_STATUS_CORR_GRP0_BASE_IDX                                                       5
#define regPARITY_ERROR_STATUS_CORR_GRP1                                                                0xe88013
#define regPARITY_ERROR_STATUS_CORR_GRP1_BASE_IDX                                                       5
#define regPARITY_ERROR_STATUS_CORR_GRP2                                                                0xe88014
#define regPARITY_ERROR_STATUS_CORR_GRP2_BASE_IDX                                                       5
#define regPARITY_ERROR_STATUS_CORR_GRP3                                                                0xe88015
#define regPARITY_ERROR_STATUS_CORR_GRP3_BASE_IDX                                                       5
#define regPARITY_ERROR_STATUS_CORR_GRP4                                                                0xe88016
#define regPARITY_ERROR_STATUS_CORR_GRP4_BASE_IDX                                                       5
#define regPARITY_ERROR_STATUS_CORR_GRP5                                                                0xe88017
#define regPARITY_ERROR_STATUS_CORR_GRP5_BASE_IDX                                                       5
#define regPARITY_ERROR_STATUS_CORR_GRP6                                                                0xe88018
#define regPARITY_ERROR_STATUS_CORR_GRP6_BASE_IDX                                                       5
#define regPARITY_ERROR_STATUS_CORR_GRP7                                                                0xe88019
#define regPARITY_ERROR_STATUS_CORR_GRP7_BASE_IDX                                                       5
#define regPARITY_COUNTER_CORR_GRP0                                                                     0xe8801a
#define regPARITY_COUNTER_CORR_GRP0_BASE_IDX                                                            5
#define regPARITY_COUNTER_CORR_GRP1                                                                     0xe8801b
#define regPARITY_COUNTER_CORR_GRP1_BASE_IDX                                                            5
#define regPARITY_COUNTER_CORR_GRP2                                                                     0xe8801c
#define regPARITY_COUNTER_CORR_GRP2_BASE_IDX                                                            5
#define regPARITY_COUNTER_CORR_GRP3                                                                     0xe8801d
#define regPARITY_COUNTER_CORR_GRP3_BASE_IDX                                                            5
#define regPARITY_COUNTER_CORR_GRP4                                                                     0xe8801e
#define regPARITY_COUNTER_CORR_GRP4_BASE_IDX                                                            5
#define regPARITY_COUNTER_CORR_GRP5                                                                     0xe8801f
#define regPARITY_COUNTER_CORR_GRP5_BASE_IDX                                                            5
#define regPARITY_COUNTER_CORR_GRP6                                                                     0xe88020
#define regPARITY_COUNTER_CORR_GRP6_BASE_IDX                                                            5
#define regPARITY_COUNTER_CORR_GRP7                                                                     0xe88021
#define regPARITY_COUNTER_CORR_GRP7_BASE_IDX                                                            5
#define regPARITY_ERROR_STATUS_UCP_GRP0                                                                 0xe88022
#define regPARITY_ERROR_STATUS_UCP_GRP0_BASE_IDX                                                        5
#define regPARITY_ERROR_STATUS_UCP_GRP1                                                                 0xe88023
#define regPARITY_ERROR_STATUS_UCP_GRP1_BASE_IDX                                                        5
#define regPARITY_ERROR_STATUS_UCP_GRP2                                                                 0xe88024
#define regPARITY_ERROR_STATUS_UCP_GRP2_BASE_IDX                                                        5
#define regPARITY_ERROR_STATUS_UCP_GRP3                                                                 0xe88025
#define regPARITY_ERROR_STATUS_UCP_GRP3_BASE_IDX                                                        5
#define regPARITY_ERROR_STATUS_UCP_GRP4                                                                 0xe88026
#define regPARITY_ERROR_STATUS_UCP_GRP4_BASE_IDX                                                        5
#define regPARITY_ERROR_STATUS_UCP_GRP5                                                                 0xe88027
#define regPARITY_ERROR_STATUS_UCP_GRP5_BASE_IDX                                                        5
#define regPARITY_ERROR_STATUS_UCP_GRP6                                                                 0xe88028
#define regPARITY_ERROR_STATUS_UCP_GRP6_BASE_IDX                                                        5
#define regPARITY_ERROR_STATUS_UCP_GRP7                                                                 0xe88029
#define regPARITY_ERROR_STATUS_UCP_GRP7_BASE_IDX                                                        5
#define regPARITY_COUNTER_UCP_GRP0                                                                      0xe8802a
#define regPARITY_COUNTER_UCP_GRP0_BASE_IDX                                                             5
#define regPARITY_COUNTER_UCP_GRP1                                                                      0xe8802b
#define regPARITY_COUNTER_UCP_GRP1_BASE_IDX                                                             5
#define regPARITY_COUNTER_UCP_GRP2                                                                      0xe8802c
#define regPARITY_COUNTER_UCP_GRP2_BASE_IDX                                                             5
#define regPARITY_COUNTER_UCP_GRP3                                                                      0xe8802d
#define regPARITY_COUNTER_UCP_GRP3_BASE_IDX                                                             5
#define regPARITY_COUNTER_UCP_GRP4                                                                      0xe8802e
#define regPARITY_COUNTER_UCP_GRP4_BASE_IDX                                                             5
#define regPARITY_COUNTER_UCP_GRP5                                                                      0xe8802f
#define regPARITY_COUNTER_UCP_GRP5_BASE_IDX                                                             5
#define regPARITY_COUNTER_UCP_GRP6                                                                      0xe88030
#define regPARITY_COUNTER_UCP_GRP6_BASE_IDX                                                             5
#define regPARITY_COUNTER_UCP_GRP7                                                                      0xe88031
#define regPARITY_COUNTER_UCP_GRP7_BASE_IDX                                                             5
#define regMISC_SEVERITY_CONTROL                                                                        0xe88032
#define regMISC_SEVERITY_CONTROL_BASE_IDX                                                               5
#define regMISC_RAS_CONTROL                                                                             0xe88033
#define regMISC_RAS_CONTROL_BASE_IDX                                                                    5
#define regRAS_SCRATCH_0                                                                                0xe88034
#define regRAS_SCRATCH_0_BASE_IDX                                                                       5
#define regRAS_SCRATCH_1                                                                                0xe88035
#define regRAS_SCRATCH_1_BASE_IDX                                                                       5
#define regErrEvent_ACTION_CONTROL                                                                      0xe88036
#define regErrEvent_ACTION_CONTROL_BASE_IDX                                                             5
#define regParitySerr_ACTION_CONTROL                                                                    0xe88037
#define regParitySerr_ACTION_CONTROL_BASE_IDX                                                           5
#define regParityFatal_ACTION_CONTROL                                                                   0xe88038
#define regParityFatal_ACTION_CONTROL_BASE_IDX                                                          5
#define regParityNonFatal_ACTION_CONTROL                                                                0xe88039
#define regParityNonFatal_ACTION_CONTROL_BASE_IDX                                                       5
#define regParityCorr_ACTION_CONTROL                                                                    0xe8803a
#define regParityCorr_ACTION_CONTROL_BASE_IDX                                                           5
#define regPCIE0PortASerr_ACTION_CONTROL                                                                0xe8803b
#define regPCIE0PortASerr_ACTION_CONTROL_BASE_IDX                                                       5
#define regPCIE0PortAIntFatal_ACTION_CONTROL                                                            0xe8803c
#define regPCIE0PortAIntFatal_ACTION_CONTROL_BASE_IDX                                                   5
#define regPCIE0PortAIntNonFatal_ACTION_CONTROL                                                         0xe8803d
#define regPCIE0PortAIntNonFatal_ACTION_CONTROL_BASE_IDX                                                5
#define regPCIE0PortAIntCorr_ACTION_CONTROL                                                             0xe8803e
#define regPCIE0PortAIntCorr_ACTION_CONTROL_BASE_IDX                                                    5
#define regPCIE0PortAExtFatal_ACTION_CONTROL                                                            0xe8803f
#define regPCIE0PortAExtFatal_ACTION_CONTROL_BASE_IDX                                                   5
#define regPCIE0PortAExtNonFatal_ACTION_CONTROL                                                         0xe88040
#define regPCIE0PortAExtNonFatal_ACTION_CONTROL_BASE_IDX                                                5
#define regPCIE0PortAExtCorr_ACTION_CONTROL                                                             0xe88041
#define regPCIE0PortAExtCorr_ACTION_CONTROL_BASE_IDX                                                    5
#define regPCIE0PortAParityErr_ACTION_CONTROL                                                           0xe88042
#define regPCIE0PortAParityErr_ACTION_CONTROL_BASE_IDX                                                  5
#define regPCIE0PortBSerr_ACTION_CONTROL                                                                0xe88043
#define regPCIE0PortBSerr_ACTION_CONTROL_BASE_IDX                                                       5
#define regPCIE0PortBIntFatal_ACTION_CONTROL                                                            0xe88044
#define regPCIE0PortBIntFatal_ACTION_CONTROL_BASE_IDX                                                   5
#define regPCIE0PortBIntNonFatal_ACTION_CONTROL                                                         0xe88045
#define regPCIE0PortBIntNonFatal_ACTION_CONTROL_BASE_IDX                                                5
#define regPCIE0PortBIntCorr_ACTION_CONTROL                                                             0xe88046
#define regPCIE0PortBIntCorr_ACTION_CONTROL_BASE_IDX                                                    5
#define regPCIE0PortBExtFatal_ACTION_CONTROL                                                            0xe88047
#define regPCIE0PortBExtFatal_ACTION_CONTROL_BASE_IDX                                                   5
#define regPCIE0PortBExtNonFatal_ACTION_CONTROL                                                         0xe88048
#define regPCIE0PortBExtNonFatal_ACTION_CONTROL_BASE_IDX                                                5
#define regPCIE0PortBExtCorr_ACTION_CONTROL                                                             0xe88049
#define regPCIE0PortBExtCorr_ACTION_CONTROL_BASE_IDX                                                    5
#define regPCIE0PortBParityErr_ACTION_CONTROL                                                           0xe8804a
#define regPCIE0PortBParityErr_ACTION_CONTROL_BASE_IDX                                                  5
#define regPCIE0PortCSerr_ACTION_CONTROL                                                                0xe8804b
#define regPCIE0PortCSerr_ACTION_CONTROL_BASE_IDX                                                       5
#define regPCIE0PortCIntFatal_ACTION_CONTROL                                                            0xe8804c
#define regPCIE0PortCIntFatal_ACTION_CONTROL_BASE_IDX                                                   5
#define regPCIE0PortCIntNonFatal_ACTION_CONTROL                                                         0xe8804d
#define regPCIE0PortCIntNonFatal_ACTION_CONTROL_BASE_IDX                                                5
#define regPCIE0PortCIntCorr_ACTION_CONTROL                                                             0xe8804e
#define regPCIE0PortCIntCorr_ACTION_CONTROL_BASE_IDX                                                    5
#define regPCIE0PortCExtFatal_ACTION_CONTROL                                                            0xe8804f
#define regPCIE0PortCExtFatal_ACTION_CONTROL_BASE_IDX                                                   5
#define regPCIE0PortCExtNonFatal_ACTION_CONTROL                                                         0xe88050
#define regPCIE0PortCExtNonFatal_ACTION_CONTROL_BASE_IDX                                                5
#define regPCIE0PortCExtCorr_ACTION_CONTROL                                                             0xe88051
#define regPCIE0PortCExtCorr_ACTION_CONTROL_BASE_IDX                                                    5
#define regPCIE0PortCParityErr_ACTION_CONTROL                                                           0xe88052
#define regPCIE0PortCParityErr_ACTION_CONTROL_BASE_IDX                                                  5
#define regPCIE0PortDSerr_ACTION_CONTROL                                                                0xe88053
#define regPCIE0PortDSerr_ACTION_CONTROL_BASE_IDX                                                       5
#define regPCIE0PortDIntFatal_ACTION_CONTROL                                                            0xe88054
#define regPCIE0PortDIntFatal_ACTION_CONTROL_BASE_IDX                                                   5
#define regPCIE0PortDIntNonFatal_ACTION_CONTROL                                                         0xe88055
#define regPCIE0PortDIntNonFatal_ACTION_CONTROL_BASE_IDX                                                5
#define regPCIE0PortDIntCorr_ACTION_CONTROL                                                             0xe88056
#define regPCIE0PortDIntCorr_ACTION_CONTROL_BASE_IDX                                                    5
#define regPCIE0PortDExtFatal_ACTION_CONTROL                                                            0xe88057
#define regPCIE0PortDExtFatal_ACTION_CONTROL_BASE_IDX                                                   5
#define regPCIE0PortDExtNonFatal_ACTION_CONTROL                                                         0xe88058
#define regPCIE0PortDExtNonFatal_ACTION_CONTROL_BASE_IDX                                                5
#define regPCIE0PortDExtCorr_ACTION_CONTROL                                                             0xe88059
#define regPCIE0PortDExtCorr_ACTION_CONTROL_BASE_IDX                                                    5
#define regPCIE0PortDParityErr_ACTION_CONTROL                                                           0xe8805a
#define regPCIE0PortDParityErr_ACTION_CONTROL_BASE_IDX                                                  5
#define regPCIE0PortESerr_ACTION_CONTROL                                                                0xe8805b
#define regPCIE0PortESerr_ACTION_CONTROL_BASE_IDX                                                       5
#define regPCIE0PortEIntFatal_ACTION_CONTROL                                                            0xe8805c
#define regPCIE0PortEIntFatal_ACTION_CONTROL_BASE_IDX                                                   5
#define regPCIE0PortEIntNonFatal_ACTION_CONTROL                                                         0xe8805d
#define regPCIE0PortEIntNonFatal_ACTION_CONTROL_BASE_IDX                                                5
#define regPCIE0PortEIntCorr_ACTION_CONTROL                                                             0xe8805e
#define regPCIE0PortEIntCorr_ACTION_CONTROL_BASE_IDX                                                    5
#define regPCIE0PortEExtFatal_ACTION_CONTROL                                                            0xe8805f
#define regPCIE0PortEExtFatal_ACTION_CONTROL_BASE_IDX                                                   5
#define regPCIE0PortEExtNonFatal_ACTION_CONTROL                                                         0xe88060
#define regPCIE0PortEExtNonFatal_ACTION_CONTROL_BASE_IDX                                                5
#define regPCIE0PortEExtCorr_ACTION_CONTROL                                                             0xe88061
#define regPCIE0PortEExtCorr_ACTION_CONTROL_BASE_IDX                                                    5
#define regPCIE0PortEParityErr_ACTION_CONTROL                                                           0xe88062
#define regPCIE0PortEParityErr_ACTION_CONTROL_BASE_IDX                                                  5
#define regPCIE0PortFSerr_ACTION_CONTROL                                                                0xe88063
#define regPCIE0PortFSerr_ACTION_CONTROL_BASE_IDX                                                       5
#define regPCIE0PortFIntFatal_ACTION_CONTROL                                                            0xe88064
#define regPCIE0PortFIntFatal_ACTION_CONTROL_BASE_IDX                                                   5
#define regPCIE0PortFIntNonFatal_ACTION_CONTROL                                                         0xe88065
#define regPCIE0PortFIntNonFatal_ACTION_CONTROL_BASE_IDX                                                5
#define regPCIE0PortFIntCorr_ACTION_CONTROL                                                             0xe88066
#define regPCIE0PortFIntCorr_ACTION_CONTROL_BASE_IDX                                                    5
#define regPCIE0PortFExtFatal_ACTION_CONTROL                                                            0xe88067
#define regPCIE0PortFExtFatal_ACTION_CONTROL_BASE_IDX                                                   5
#define regPCIE0PortFExtNonFatal_ACTION_CONTROL                                                         0xe88068
#define regPCIE0PortFExtNonFatal_ACTION_CONTROL_BASE_IDX                                                5
#define regPCIE0PortFExtCorr_ACTION_CONTROL                                                             0xe88069
#define regPCIE0PortFExtCorr_ACTION_CONTROL_BASE_IDX                                                    5
#define regPCIE0PortFParityErr_ACTION_CONTROL                                                           0xe8806a
#define regPCIE0PortFParityErr_ACTION_CONTROL_BASE_IDX                                                  5
#define regPCIE0PortGSerr_ACTION_CONTROL                                                                0xe8806b
#define regPCIE0PortGSerr_ACTION_CONTROL_BASE_IDX                                                       5
#define regPCIE0PortGIntFatal_ACTION_CONTROL                                                            0xe8806c
#define regPCIE0PortGIntFatal_ACTION_CONTROL_BASE_IDX                                                   5
#define regPCIE0PortGIntNonFatal_ACTION_CONTROL                                                         0xe8806d
#define regPCIE0PortGIntNonFatal_ACTION_CONTROL_BASE_IDX                                                5
#define regPCIE0PortGIntCorr_ACTION_CONTROL                                                             0xe8806e
#define regPCIE0PortGIntCorr_ACTION_CONTROL_BASE_IDX                                                    5
#define regPCIE0PortGExtFatal_ACTION_CONTROL                                                            0xe8806f
#define regPCIE0PortGExtFatal_ACTION_CONTROL_BASE_IDX                                                   5
#define regPCIE0PortGExtNonFatal_ACTION_CONTROL                                                         0xe88070
#define regPCIE0PortGExtNonFatal_ACTION_CONTROL_BASE_IDX                                                5
#define regPCIE0PortGExtCorr_ACTION_CONTROL                                                             0xe88071
#define regPCIE0PortGExtCorr_ACTION_CONTROL_BASE_IDX                                                    5
#define regPCIE0PortGParityErr_ACTION_CONTROL                                                           0xe88072
#define regPCIE0PortGParityErr_ACTION_CONTROL_BASE_IDX                                                  5
#define regNBIF1PortASerr_ACTION_CONTROL                                                                0xe88073
#define regNBIF1PortASerr_ACTION_CONTROL_BASE_IDX                                                       5
#define regNBIF1PortAIntFatal_ACTION_CONTROL                                                            0xe88074
#define regNBIF1PortAIntFatal_ACTION_CONTROL_BASE_IDX                                                   5
#define regNBIF1PortAIntNonFatal_ACTION_CONTROL                                                         0xe88075
#define regNBIF1PortAIntNonFatal_ACTION_CONTROL_BASE_IDX                                                5
#define regNBIF1PortAIntCorr_ACTION_CONTROL                                                             0xe88076
#define regNBIF1PortAIntCorr_ACTION_CONTROL_BASE_IDX                                                    5
#define regNBIF1PortAExtFatal_ACTION_CONTROL                                                            0xe88077
#define regNBIF1PortAExtFatal_ACTION_CONTROL_BASE_IDX                                                   5
#define regNBIF1PortAExtNonFatal_ACTION_CONTROL                                                         0xe88078
#define regNBIF1PortAExtNonFatal_ACTION_CONTROL_BASE_IDX                                                5
#define regNBIF1PortAExtCorr_ACTION_CONTROL                                                             0xe88079
#define regNBIF1PortAExtCorr_ACTION_CONTROL_BASE_IDX                                                    5
#define regNBIF1PortAParityErr_ACTION_CONTROL                                                           0xe8807a
#define regNBIF1PortAParityErr_ACTION_CONTROL_BASE_IDX                                                  5
#define regNBIF1PortBSerr_ACTION_CONTROL                                                                0xe8807b
#define regNBIF1PortBSerr_ACTION_CONTROL_BASE_IDX                                                       5
#define regNBIF1PortBIntFatal_ACTION_CONTROL                                                            0xe8807c
#define regNBIF1PortBIntFatal_ACTION_CONTROL_BASE_IDX                                                   5
#define regNBIF1PortBIntNonFatal_ACTION_CONTROL                                                         0xe8807d
#define regNBIF1PortBIntNonFatal_ACTION_CONTROL_BASE_IDX                                                5
#define regNBIF1PortBIntCorr_ACTION_CONTROL                                                             0xe8807e
#define regNBIF1PortBIntCorr_ACTION_CONTROL_BASE_IDX                                                    5
#define regNBIF1PortBExtFatal_ACTION_CONTROL                                                            0xe8807f
#define regNBIF1PortBExtFatal_ACTION_CONTROL_BASE_IDX                                                   5
#define regNBIF1PortBExtNonFatal_ACTION_CONTROL                                                         0xe88080
#define regNBIF1PortBExtNonFatal_ACTION_CONTROL_BASE_IDX                                                5
#define regNBIF1PortBExtCorr_ACTION_CONTROL                                                             0xe88081
#define regNBIF1PortBExtCorr_ACTION_CONTROL_BASE_IDX                                                    5
#define regNBIF1PortBParityErr_ACTION_CONTROL                                                           0xe88082
#define regNBIF1PortBParityErr_ACTION_CONTROL_BASE_IDX                                                  5
#define regNBIF1PortCSerr_ACTION_CONTROL                                                                0xe88083
#define regNBIF1PortCSerr_ACTION_CONTROL_BASE_IDX                                                       5
#define regNBIF1PortCIntFatal_ACTION_CONTROL                                                            0xe88084
#define regNBIF1PortCIntFatal_ACTION_CONTROL_BASE_IDX                                                   5
#define regNBIF1PortCIntNonFatal_ACTION_CONTROL                                                         0xe88085
#define regNBIF1PortCIntNonFatal_ACTION_CONTROL_BASE_IDX                                                5
#define regNBIF1PortCIntCorr_ACTION_CONTROL                                                             0xe88086
#define regNBIF1PortCIntCorr_ACTION_CONTROL_BASE_IDX                                                    5
#define regNBIF1PortCExtFatal_ACTION_CONTROL                                                            0xe88087
#define regNBIF1PortCExtFatal_ACTION_CONTROL_BASE_IDX                                                   5
#define regNBIF1PortCExtNonFatal_ACTION_CONTROL                                                         0xe88088
#define regNBIF1PortCExtNonFatal_ACTION_CONTROL_BASE_IDX                                                5
#define regNBIF1PortCExtCorr_ACTION_CONTROL                                                             0xe88089
#define regNBIF1PortCExtCorr_ACTION_CONTROL_BASE_IDX                                                    5
#define regNBIF1PortCParityErr_ACTION_CONTROL                                                           0xe8808a
#define regNBIF1PortCParityErr_ACTION_CONTROL_BASE_IDX                                                  5
#define regSYNCFLOOD_STATUS                                                                             0xe88200
#define regSYNCFLOOD_STATUS_BASE_IDX                                                                    5
#define regNMI_STATUS                                                                                   0xe88201
#define regNMI_STATUS_BASE_IDX                                                                          5
#define regPOISON_ACTION_CONTROL                                                                        0xe88205
#define regPOISON_ACTION_CONTROL_BASE_IDX                                                               5
#define regEGRESS_POISON_STATUS_LO                                                                      0xe88208
#define regEGRESS_POISON_STATUS_LO_BASE_IDX                                                             5
#define regEGRESS_POISON_STATUS_HI                                                                      0xe88209
#define regEGRESS_POISON_STATUS_HI_BASE_IDX                                                             5
#define regEGRESS_POISON_MASK_LO                                                                        0xe8820a
#define regEGRESS_POISON_MASK_LO_BASE_IDX                                                               5
#define regEGRESS_POISON_MASK_HI                                                                        0xe8820b
#define regEGRESS_POISON_MASK_HI_BASE_IDX                                                               5
#define regEGRESS_POISON_SEVERITY_DOWN                                                                  0xe8820c
#define regEGRESS_POISON_SEVERITY_DOWN_BASE_IDX                                                         5
#define regEGRESS_POISON_SEVERITY_UPPER                                                                 0xe8820d
#define regEGRESS_POISON_SEVERITY_UPPER_BASE_IDX                                                        5
#define regAPML_STATUS                                                                                  0xe88370
#define regAPML_STATUS_BASE_IDX                                                                         5
#define regAPML_CONTROL                                                                                 0xe88371
#define regAPML_CONTROL_BASE_IDX                                                                        5
#define regAPML_TRIGGER                                                                                 0xe88372
#define regAPML_TRIGGER_BASE_IDX                                                                        5


// addressBlock: nbio_nbif0_bif_bx_pf_SYSPFVFDEC
// base address: 0xd0000000
#define regBIF_BX_PF2_MM_INDEX                                                                          0x2ffc0000
#define regBIF_BX_PF2_MM_INDEX_BASE_IDX                                                                 5
#define regBIF_BX_PF2_MM_DATA                                                                           0x2ffc0001
#define regBIF_BX_PF2_MM_DATA_BASE_IDX                                                                  5
#define regBIF_BX_PF2_MM_INDEX_HI                                                                       0x2ffc0006
#define regBIF_BX_PF2_MM_INDEX_HI_BASE_IDX                                                              5


// addressBlock: nbio_nbif0_bif_bx_SYSDEC
// base address: 0xd0000000
#define regBIF_BX2_PCIE_INDEX                                                                           0x2ffc000c
#define regBIF_BX2_PCIE_INDEX_BASE_IDX                                                                  5
#define regBIF_BX2_PCIE_DATA                                                                            0x2ffc000d
#define regBIF_BX2_PCIE_DATA_BASE_IDX                                                                   5
#define regBIF_BX2_PCIE_INDEX2                                                                          0x2ffc000e
#define regBIF_BX2_PCIE_INDEX2_BASE_IDX                                                                 5
#define regBIF_BX2_PCIE_DATA2                                                                           0x2ffc000f
#define regBIF_BX2_PCIE_DATA2_BASE_IDX                                                                  5
#define regBIF_BX2_SBIOS_SCRATCH_0                                                                      0x2ffc0048
#define regBIF_BX2_SBIOS_SCRATCH_0_BASE_IDX                                                             5
#define regBIF_BX2_SBIOS_SCRATCH_1                                                                      0x2ffc0049
#define regBIF_BX2_SBIOS_SCRATCH_1_BASE_IDX                                                             5
#define regBIF_BX2_SBIOS_SCRATCH_2                                                                      0x2ffc004a
#define regBIF_BX2_SBIOS_SCRATCH_2_BASE_IDX                                                             5
#define regBIF_BX2_SBIOS_SCRATCH_3                                                                      0x2ffc004b
#define regBIF_BX2_SBIOS_SCRATCH_3_BASE_IDX                                                             5
#define regBIF_BX2_BIOS_SCRATCH_0                                                                       0x2ffc004c
#define regBIF_BX2_BIOS_SCRATCH_0_BASE_IDX                                                              5
#define regBIF_BX2_BIOS_SCRATCH_1                                                                       0x2ffc004d
#define regBIF_BX2_BIOS_SCRATCH_1_BASE_IDX                                                              5
#define regBIF_BX2_BIOS_SCRATCH_2                                                                       0x2ffc004e
#define regBIF_BX2_BIOS_SCRATCH_2_BASE_IDX                                                              5
#define regBIF_BX2_BIOS_SCRATCH_3                                                                       0x2ffc004f
#define regBIF_BX2_BIOS_SCRATCH_3_BASE_IDX                                                              5
#define regBIF_BX2_BIOS_SCRATCH_4                                                                       0x2ffc0050
#define regBIF_BX2_BIOS_SCRATCH_4_BASE_IDX                                                              5
#define regBIF_BX2_BIOS_SCRATCH_5                                                                       0x2ffc0051
#define regBIF_BX2_BIOS_SCRATCH_5_BASE_IDX                                                              5
#define regBIF_BX2_BIOS_SCRATCH_6                                                                       0x2ffc0052
#define regBIF_BX2_BIOS_SCRATCH_6_BASE_IDX                                                              5
#define regBIF_BX2_BIOS_SCRATCH_7                                                                       0x2ffc0053
#define regBIF_BX2_BIOS_SCRATCH_7_BASE_IDX                                                              5
#define regBIF_BX2_BIOS_SCRATCH_8                                                                       0x2ffc0054
#define regBIF_BX2_BIOS_SCRATCH_8_BASE_IDX                                                              5
#define regBIF_BX2_BIOS_SCRATCH_9                                                                       0x2ffc0055
#define regBIF_BX2_BIOS_SCRATCH_9_BASE_IDX                                                              5
#define regBIF_BX2_BIOS_SCRATCH_10                                                                      0x2ffc0056
#define regBIF_BX2_BIOS_SCRATCH_10_BASE_IDX                                                             5
#define regBIF_BX2_BIOS_SCRATCH_11                                                                      0x2ffc0057
#define regBIF_BX2_BIOS_SCRATCH_11_BASE_IDX                                                             5
#define regBIF_BX2_BIOS_SCRATCH_12                                                                      0x2ffc0058
#define regBIF_BX2_BIOS_SCRATCH_12_BASE_IDX                                                             5
#define regBIF_BX2_BIOS_SCRATCH_13                                                                      0x2ffc0059
#define regBIF_BX2_BIOS_SCRATCH_13_BASE_IDX                                                             5
#define regBIF_BX2_BIOS_SCRATCH_14                                                                      0x2ffc005a
#define regBIF_BX2_BIOS_SCRATCH_14_BASE_IDX                                                             5
#define regBIF_BX2_BIOS_SCRATCH_15                                                                      0x2ffc005b
#define regBIF_BX2_BIOS_SCRATCH_15_BASE_IDX                                                             5
#define regBIF_BX2_BIF_RLC_INTR_CNTL                                                                    0x2ffc0060
#define regBIF_BX2_BIF_RLC_INTR_CNTL_BASE_IDX                                                           5
#define regBIF_BX2_BIF_VCE_INTR_CNTL                                                                    0x2ffc0061
#define regBIF_BX2_BIF_VCE_INTR_CNTL_BASE_IDX                                                           5
#define regBIF_BX2_BIF_UVD_INTR_CNTL                                                                    0x2ffc0062
#define regBIF_BX2_BIF_UVD_INTR_CNTL_BASE_IDX                                                           5
#define regBIF_BX2_GFX_MMIOREG_CAM_ADDR0                                                                0x2ffc0080
#define regBIF_BX2_GFX_MMIOREG_CAM_ADDR0_BASE_IDX                                                       5
#define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR0                                                          0x2ffc0081
#define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR0_BASE_IDX                                                 5
#define regBIF_BX2_GFX_MMIOREG_CAM_ADDR1                                                                0x2ffc0082
#define regBIF_BX2_GFX_MMIOREG_CAM_ADDR1_BASE_IDX                                                       5
#define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR1                                                          0x2ffc0083
#define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR1_BASE_IDX                                                 5
#define regBIF_BX2_GFX_MMIOREG_CAM_ADDR2                                                                0x2ffc0084
#define regBIF_BX2_GFX_MMIOREG_CAM_ADDR2_BASE_IDX                                                       5
#define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR2                                                          0x2ffc0085
#define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR2_BASE_IDX                                                 5
#define regBIF_BX2_GFX_MMIOREG_CAM_ADDR3                                                                0x2ffc0086
#define regBIF_BX2_GFX_MMIOREG_CAM_ADDR3_BASE_IDX                                                       5
#define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR3                                                          0x2ffc0087
#define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR3_BASE_IDX                                                 5
#define regBIF_BX2_GFX_MMIOREG_CAM_ADDR4                                                                0x2ffc0088
#define regBIF_BX2_GFX_MMIOREG_CAM_ADDR4_BASE_IDX                                                       5
#define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR4                                                          0x2ffc0089
#define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR4_BASE_IDX                                                 5
#define regBIF_BX2_GFX_MMIOREG_CAM_ADDR5                                                                0x2ffc008a
#define regBIF_BX2_GFX_MMIOREG_CAM_ADDR5_BASE_IDX                                                       5
#define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR5                                                          0x2ffc008b
#define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR5_BASE_IDX                                                 5
#define regBIF_BX2_GFX_MMIOREG_CAM_ADDR6                                                                0x2ffc008c
#define regBIF_BX2_GFX_MMIOREG_CAM_ADDR6_BASE_IDX                                                       5
#define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR6                                                          0x2ffc008d
#define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR6_BASE_IDX                                                 5
#define regBIF_BX2_GFX_MMIOREG_CAM_ADDR7                                                                0x2ffc008e
#define regBIF_BX2_GFX_MMIOREG_CAM_ADDR7_BASE_IDX                                                       5
#define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR7                                                          0x2ffc008f
#define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR7_BASE_IDX                                                 5
#define regBIF_BX2_GFX_MMIOREG_CAM_CNTL                                                                 0x2ffc0090
#define regBIF_BX2_GFX_MMIOREG_CAM_CNTL_BASE_IDX                                                        5
#define regBIF_BX2_GFX_MMIOREG_CAM_ZERO_CPL                                                             0x2ffc0091
#define regBIF_BX2_GFX_MMIOREG_CAM_ZERO_CPL_BASE_IDX                                                    5
#define regBIF_BX2_GFX_MMIOREG_CAM_ONE_CPL                                                              0x2ffc0092
#define regBIF_BX2_GFX_MMIOREG_CAM_ONE_CPL_BASE_IDX                                                     5
#define regBIF_BX2_GFX_MMIOREG_CAM_PROGRAMMABLE_CPL                                                     0x2ffc0093
#define regBIF_BX2_GFX_MMIOREG_CAM_PROGRAMMABLE_CPL_BASE_IDX                                            5


// addressBlock: nbio_nbif0_syshub_mmreg_syshubdec
// base address: 0xd0000000


// addressBlock: nbio_nbif0_rcc_strap_BIFDEC1
// base address: 0xd0000000
#define regRCC_STRAP3_RCC_BIF_STRAP0                                                                    0x2ffc0d20
#define regRCC_STRAP3_RCC_BIF_STRAP0_BASE_IDX                                                           5
#define regRCC_STRAP3_RCC_BIF_STRAP1                                                                    0x2ffc0d21
#define regRCC_STRAP3_RCC_BIF_STRAP1_BASE_IDX                                                           5
#define regRCC_STRAP3_RCC_BIF_STRAP2                                                                    0x2ffc0d22
#define regRCC_STRAP3_RCC_BIF_STRAP2_BASE_IDX                                                           5
#define regRCC_STRAP3_RCC_BIF_STRAP3                                                                    0x2ffc0d23
#define regRCC_STRAP3_RCC_BIF_STRAP3_BASE_IDX                                                           5
#define regRCC_STRAP3_RCC_BIF_STRAP4                                                                    0x2ffc0d24
#define regRCC_STRAP3_RCC_BIF_STRAP4_BASE_IDX                                                           5
#define regRCC_STRAP3_RCC_BIF_STRAP5                                                                    0x2ffc0d25
#define regRCC_STRAP3_RCC_BIF_STRAP5_BASE_IDX                                                           5
#define regRCC_STRAP3_RCC_BIF_STRAP6                                                                    0x2ffc0d26
#define regRCC_STRAP3_RCC_BIF_STRAP6_BASE_IDX                                                           5
#define regRCC_STRAP3_RCC_DEV0_PORT_STRAP0                                                              0x2ffc0d27
#define regRCC_STRAP3_RCC_DEV0_PORT_STRAP0_BASE_IDX                                                     5
#define regRCC_STRAP3_RCC_DEV0_PORT_STRAP1                                                              0x2ffc0d28
#define regRCC_STRAP3_RCC_DEV0_PORT_STRAP1_BASE_IDX                                                     5
#define regRCC_STRAP3_RCC_DEV0_PORT_STRAP2                                                              0x2ffc0d29
#define regRCC_STRAP3_RCC_DEV0_PORT_STRAP2_BASE_IDX                                                     5
#define regRCC_STRAP3_RCC_DEV0_PORT_STRAP3                                                              0x2ffc0d2a
#define regRCC_STRAP3_RCC_DEV0_PORT_STRAP3_BASE_IDX                                                     5
#define regRCC_STRAP3_RCC_DEV0_PORT_STRAP4                                                              0x2ffc0d2b
#define regRCC_STRAP3_RCC_DEV0_PORT_STRAP4_BASE_IDX                                                     5
#define regRCC_STRAP3_RCC_DEV0_PORT_STRAP5                                                              0x2ffc0d2c
#define regRCC_STRAP3_RCC_DEV0_PORT_STRAP5_BASE_IDX                                                     5
#define regRCC_STRAP3_RCC_DEV0_PORT_STRAP6                                                              0x2ffc0d2d
#define regRCC_STRAP3_RCC_DEV0_PORT_STRAP6_BASE_IDX                                                     5
#define regRCC_STRAP3_RCC_DEV0_PORT_STRAP7                                                              0x2ffc0d2e
#define regRCC_STRAP3_RCC_DEV0_PORT_STRAP7_BASE_IDX                                                     5
#define regRCC_STRAP3_RCC_DEV0_PORT_STRAP8                                                              0x2ffc0d2f
#define regRCC_STRAP3_RCC_DEV0_PORT_STRAP8_BASE_IDX                                                     5
#define regRCC_STRAP3_RCC_DEV0_PORT_STRAP9                                                              0x2ffc0d30
#define regRCC_STRAP3_RCC_DEV0_PORT_STRAP9_BASE_IDX                                                     5
#define regRCC_STRAP3_RCC_DEV0_EPF0_STRAP0                                                              0x2ffc0d31
#define regRCC_STRAP3_RCC_DEV0_EPF0_STRAP0_BASE_IDX                                                     5
#define regRCC_STRAP3_RCC_DEV0_EPF0_STRAP1                                                              0x2ffc0d32
#define regRCC_STRAP3_RCC_DEV0_EPF0_STRAP1_BASE_IDX                                                     5
#define regRCC_STRAP3_RCC_DEV0_EPF0_STRAP13                                                             0x2ffc0d33
#define regRCC_STRAP3_RCC_DEV0_EPF0_STRAP13_BASE_IDX                                                    5
#define regRCC_STRAP3_RCC_DEV0_EPF0_STRAP14                                                             0x2ffc0d34
#define regRCC_STRAP3_RCC_DEV0_EPF0_STRAP14_BASE_IDX                                                    5
#define regRCC_STRAP3_RCC_DEV0_EPF0_STRAP2                                                              0x2ffc0d35
#define regRCC_STRAP3_RCC_DEV0_EPF0_STRAP2_BASE_IDX                                                     5
#define regRCC_STRAP3_RCC_DEV0_EPF0_STRAP3                                                              0x2ffc0d36
#define regRCC_STRAP3_RCC_DEV0_EPF0_STRAP3_BASE_IDX                                                     5
#define regRCC_STRAP3_RCC_DEV0_EPF0_STRAP4                                                              0x2ffc0d37
#define regRCC_STRAP3_RCC_DEV0_EPF0_STRAP4_BASE_IDX                                                     5
#define regRCC_STRAP3_RCC_DEV0_EPF0_STRAP5                                                              0x2ffc0d38
#define regRCC_STRAP3_RCC_DEV0_EPF0_STRAP5_BASE_IDX                                                     5
#define regRCC_STRAP3_RCC_DEV0_EPF0_STRAP8                                                              0x2ffc0d39
#define regRCC_STRAP3_RCC_DEV0_EPF0_STRAP8_BASE_IDX                                                     5
#define regRCC_STRAP3_RCC_DEV0_EPF0_STRAP9                                                              0x2ffc0d3a
#define regRCC_STRAP3_RCC_DEV0_EPF0_STRAP9_BASE_IDX                                                     5
#define regRCC_STRAP3_RCC_DEV0_EPF1_STRAP0                                                              0x2ffc0d3b
#define regRCC_STRAP3_RCC_DEV0_EPF1_STRAP0_BASE_IDX                                                     5
#define regRCC_STRAP3_RCC_DEV0_EPF1_STRAP10                                                             0x2ffc0d3c
#define regRCC_STRAP3_RCC_DEV0_EPF1_STRAP10_BASE_IDX                                                    5
#define regRCC_STRAP3_RCC_DEV0_EPF1_STRAP11                                                             0x2ffc0d3d
#define regRCC_STRAP3_RCC_DEV0_EPF1_STRAP11_BASE_IDX                                                    5
#define regRCC_STRAP3_RCC_DEV0_EPF1_STRAP12                                                             0x2ffc0d3e
#define regRCC_STRAP3_RCC_DEV0_EPF1_STRAP12_BASE_IDX                                                    5
#define regRCC_STRAP3_RCC_DEV0_EPF1_STRAP13                                                             0x2ffc0d3f
#define regRCC_STRAP3_RCC_DEV0_EPF1_STRAP13_BASE_IDX                                                    5
#define regRCC_STRAP3_RCC_DEV0_EPF1_STRAP14                                                             0x2ffc0d40
#define regRCC_STRAP3_RCC_DEV0_EPF1_STRAP14_BASE_IDX                                                    5
#define regRCC_STRAP3_RCC_DEV0_EPF1_STRAP2                                                              0x2ffc0d41
#define regRCC_STRAP3_RCC_DEV0_EPF1_STRAP2_BASE_IDX                                                     5
#define regRCC_STRAP3_RCC_DEV0_EPF1_STRAP3                                                              0x2ffc0d42
#define regRCC_STRAP3_RCC_DEV0_EPF1_STRAP3_BASE_IDX                                                     5
#define regRCC_STRAP3_RCC_DEV0_EPF1_STRAP4                                                              0x2ffc0d43
#define regRCC_STRAP3_RCC_DEV0_EPF1_STRAP4_BASE_IDX                                                     5
#define regRCC_STRAP3_RCC_DEV0_EPF1_STRAP5                                                              0x2ffc0d44
#define regRCC_STRAP3_RCC_DEV0_EPF1_STRAP5_BASE_IDX                                                     5
#define regRCC_STRAP3_RCC_DEV0_EPF1_STRAP6                                                              0x2ffc0d45
#define regRCC_STRAP3_RCC_DEV0_EPF1_STRAP6_BASE_IDX                                                     5
#define regRCC_STRAP3_RCC_DEV0_EPF1_STRAP7                                                              0x2ffc0d46
#define regRCC_STRAP3_RCC_DEV0_EPF1_STRAP7_BASE_IDX                                                     5


// addressBlock: nbio_nbif0_rcc_ep_dev0_BIFDEC1
// base address: 0xd0000000
#define regRCC_EP_DEV0_3_EP_PCIE_SCRATCH                                                                0x2ffc0d47
#define regRCC_EP_DEV0_3_EP_PCIE_SCRATCH_BASE_IDX                                                       5
#define regRCC_EP_DEV0_3_EP_PCIE_CNTL                                                                   0x2ffc0d49
#define regRCC_EP_DEV0_3_EP_PCIE_CNTL_BASE_IDX                                                          5
#define regRCC_EP_DEV0_3_EP_PCIE_INT_CNTL                                                               0x2ffc0d4a
#define regRCC_EP_DEV0_3_EP_PCIE_INT_CNTL_BASE_IDX                                                      5
#define regRCC_EP_DEV0_3_EP_PCIE_INT_STATUS                                                             0x2ffc0d4b
#define regRCC_EP_DEV0_3_EP_PCIE_INT_STATUS_BASE_IDX                                                    5
#define regRCC_EP_DEV0_3_EP_PCIE_RX_CNTL2                                                               0x2ffc0d4c
#define regRCC_EP_DEV0_3_EP_PCIE_RX_CNTL2_BASE_IDX                                                      5
#define regRCC_EP_DEV0_3_EP_PCIE_BUS_CNTL                                                               0x2ffc0d4d
#define regRCC_EP_DEV0_3_EP_PCIE_BUS_CNTL_BASE_IDX                                                      5
#define regRCC_EP_DEV0_3_EP_PCIE_CFG_CNTL                                                               0x2ffc0d4e
#define regRCC_EP_DEV0_3_EP_PCIE_CFG_CNTL_BASE_IDX                                                      5
#define regRCC_EP_DEV0_3_EP_PCIE_TX_LTR_CNTL                                                            0x2ffc0d50
#define regRCC_EP_DEV0_3_EP_PCIE_TX_LTR_CNTL_BASE_IDX                                                   5
#define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0                                               0x2ffc0d51
#define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                      5
#define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1                                               0x2ffc0d51
#define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                      5
#define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2                                               0x2ffc0d51
#define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                      5
#define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3                                               0x2ffc0d51
#define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                      5
#define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4                                               0x2ffc0d52
#define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                      5
#define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5                                               0x2ffc0d52
#define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                      5
#define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6                                               0x2ffc0d52
#define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                      5
#define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7                                               0x2ffc0d52
#define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                      5
#define regRCC_EP_DEV0_3_EP_PCIE_STRAP_MISC                                                             0x2ffc0d53
#define regRCC_EP_DEV0_3_EP_PCIE_STRAP_MISC_BASE_IDX                                                    5
#define regRCC_EP_DEV0_3_EP_PCIE_STRAP_MISC2                                                            0x2ffc0d54
#define regRCC_EP_DEV0_3_EP_PCIE_STRAP_MISC2_BASE_IDX                                                   5
#define regRCC_EP_DEV0_3_EP_PCIE_F0_DPA_CAP                                                             0x2ffc0d56
#define regRCC_EP_DEV0_3_EP_PCIE_F0_DPA_CAP_BASE_IDX                                                    5
#define regRCC_EP_DEV0_3_EP_PCIE_F0_DPA_LATENCY_INDICATOR                                               0x2ffc0d57
#define regRCC_EP_DEV0_3_EP_PCIE_F0_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
#define regRCC_EP_DEV0_3_EP_PCIE_F0_DPA_CNTL                                                            0x2ffc0d57
#define regRCC_EP_DEV0_3_EP_PCIE_F0_DPA_CNTL_BASE_IDX                                                   5
#define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0                                               0x2ffc0d57
#define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                      5
#define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1                                               0x2ffc0d58
#define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                      5
#define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2                                               0x2ffc0d58
#define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                      5
#define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3                                               0x2ffc0d58
#define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                      5
#define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4                                               0x2ffc0d58
#define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                      5
#define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5                                               0x2ffc0d59
#define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                      5
#define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6                                               0x2ffc0d59
#define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                      5
#define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7                                               0x2ffc0d59
#define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                      5
#define regRCC_EP_DEV0_3_EP_PCIE_PME_CONTROL                                                            0x2ffc0d59
#define regRCC_EP_DEV0_3_EP_PCIE_PME_CONTROL_BASE_IDX                                                   5
#define regRCC_EP_DEV0_3_EP_PCIEP_RESERVED                                                              0x2ffc0d5a
#define regRCC_EP_DEV0_3_EP_PCIEP_RESERVED_BASE_IDX                                                     5
#define regRCC_EP_DEV0_3_EP_PCIE_TX_CNTL                                                                0x2ffc0d5c
#define regRCC_EP_DEV0_3_EP_PCIE_TX_CNTL_BASE_IDX                                                       5
#define regRCC_EP_DEV0_3_EP_PCIE_TX_REQUESTER_ID                                                        0x2ffc0d5d
#define regRCC_EP_DEV0_3_EP_PCIE_TX_REQUESTER_ID_BASE_IDX                                               5
#define regRCC_EP_DEV0_3_EP_PCIE_ERR_CNTL                                                               0x2ffc0d5e
#define regRCC_EP_DEV0_3_EP_PCIE_ERR_CNTL_BASE_IDX                                                      5
#define regRCC_EP_DEV0_3_EP_PCIE_RX_CNTL                                                                0x2ffc0d5f
#define regRCC_EP_DEV0_3_EP_PCIE_RX_CNTL_BASE_IDX                                                       5
#define regRCC_EP_DEV0_3_EP_PCIE_LC_SPEED_CNTL                                                          0x2ffc0d60
#define regRCC_EP_DEV0_3_EP_PCIE_LC_SPEED_CNTL_BASE_IDX                                                 5


// addressBlock: nbio_nbif0_rcc_dwn_dev0_BIFDEC1
// base address: 0xd0000000
#define regRCC_DWN_DEV0_3_DN_PCIE_RESERVED                                                              0x2ffc0d62
#define regRCC_DWN_DEV0_3_DN_PCIE_RESERVED_BASE_IDX                                                     5
#define regRCC_DWN_DEV0_3_DN_PCIE_SCRATCH                                                               0x2ffc0d63
#define regRCC_DWN_DEV0_3_DN_PCIE_SCRATCH_BASE_IDX                                                      5
#define regRCC_DWN_DEV0_3_DN_PCIE_CNTL                                                                  0x2ffc0d65
#define regRCC_DWN_DEV0_3_DN_PCIE_CNTL_BASE_IDX                                                         5
#define regRCC_DWN_DEV0_3_DN_PCIE_CONFIG_CNTL                                                           0x2ffc0d66
#define regRCC_DWN_DEV0_3_DN_PCIE_CONFIG_CNTL_BASE_IDX                                                  5
#define regRCC_DWN_DEV0_3_DN_PCIE_RX_CNTL2                                                              0x2ffc0d67
#define regRCC_DWN_DEV0_3_DN_PCIE_RX_CNTL2_BASE_IDX                                                     5
#define regRCC_DWN_DEV0_3_DN_PCIE_BUS_CNTL                                                              0x2ffc0d68
#define regRCC_DWN_DEV0_3_DN_PCIE_BUS_CNTL_BASE_IDX                                                     5
#define regRCC_DWN_DEV0_3_DN_PCIE_CFG_CNTL                                                              0x2ffc0d69
#define regRCC_DWN_DEV0_3_DN_PCIE_CFG_CNTL_BASE_IDX                                                     5
#define regRCC_DWN_DEV0_3_DN_PCIE_STRAP_F0                                                              0x2ffc0d6a
#define regRCC_DWN_DEV0_3_DN_PCIE_STRAP_F0_BASE_IDX                                                     5
#define regRCC_DWN_DEV0_3_DN_PCIE_STRAP_MISC                                                            0x2ffc0d6b
#define regRCC_DWN_DEV0_3_DN_PCIE_STRAP_MISC_BASE_IDX                                                   5
#define regRCC_DWN_DEV0_3_DN_PCIE_STRAP_MISC2                                                           0x2ffc0d6c
#define regRCC_DWN_DEV0_3_DN_PCIE_STRAP_MISC2_BASE_IDX                                                  5


// addressBlock: nbio_nbif0_rcc_dwnp_dev0_BIFDEC1
// base address: 0xd0000000
#define regRCC_DWNP_DEV0_3_PCIE_ERR_CNTL                                                                0x2ffc0d6f
#define regRCC_DWNP_DEV0_3_PCIE_ERR_CNTL_BASE_IDX                                                       5
#define regRCC_DWNP_DEV0_3_PCIE_RX_CNTL                                                                 0x2ffc0d70
#define regRCC_DWNP_DEV0_3_PCIE_RX_CNTL_BASE_IDX                                                        5
#define regRCC_DWNP_DEV0_3_PCIE_LC_SPEED_CNTL                                                           0x2ffc0d71
#define regRCC_DWNP_DEV0_3_PCIE_LC_SPEED_CNTL_BASE_IDX                                                  5
#define regRCC_DWNP_DEV0_3_PCIE_LC_CNTL2                                                                0x2ffc0d72
#define regRCC_DWNP_DEV0_3_PCIE_LC_CNTL2_BASE_IDX                                                       5
#define regRCC_DWNP_DEV0_3_PCIEP_STRAP_MISC                                                             0x2ffc0d73
#define regRCC_DWNP_DEV0_3_PCIEP_STRAP_MISC_BASE_IDX                                                    5
#define regRCC_DWNP_DEV0_3_LTR_MSG_INFO_FROM_EP                                                         0x2ffc0d74
#define regRCC_DWNP_DEV0_3_LTR_MSG_INFO_FROM_EP_BASE_IDX                                                5


// addressBlock: nbio_nbif0_rcc_dev0_epf0_BIFPFVFDEC1[13440..14975]
// base address: 0xd0003480
#define regRCC_DEV0_EPF0_1_RCC_ERR_LOG                                                                  0x2ffc0da5
#define regRCC_DEV0_EPF0_1_RCC_ERR_LOG_BASE_IDX                                                         5
#define regRCC_DEV0_EPF0_1_RCC_ERR_LOG_1                                                                0x2ffc0da5
#define regRCC_DEV0_EPF0_1_RCC_ERR_LOG_1_BASE_IDX                                                       5
#define regRCC_DEV0_EPF0_1_RCC_ERR_LOG_2                                                                0x2ffc0da5
#define regRCC_DEV0_EPF0_1_RCC_ERR_LOG_2_BASE_IDX                                                       5
#define regRCC_DEV0_EPF0_1_RCC_DOORBELL_APER_EN                                                         0x2ffc0de0
#define regRCC_DEV0_EPF0_1_RCC_DOORBELL_APER_EN_BASE_IDX                                                5
#define regRCC_DEV0_EPF0_1_RCC_DOORBELL_APER_EN_1                                                       0x2ffc0de0
#define regRCC_DEV0_EPF0_1_RCC_DOORBELL_APER_EN_1_BASE_IDX                                              5
#define regRCC_DEV0_EPF0_1_RCC_DOORBELL_APER_EN_2                                                       0x2ffc0de0
#define regRCC_DEV0_EPF0_1_RCC_DOORBELL_APER_EN_2_BASE_IDX                                              5
#define regRCC_DEV0_EPF0_1_RCC_CONFIG_MEMSIZE                                                           0x2ffc0de3
#define regRCC_DEV0_EPF0_1_RCC_CONFIG_MEMSIZE_BASE_IDX                                                  5
#define regRCC_DEV0_EPF0_1_RCC_CONFIG_MEMSIZE_1                                                         0x2ffc0de3
#define regRCC_DEV0_EPF0_1_RCC_CONFIG_MEMSIZE_1_BASE_IDX                                                5
#define regRCC_DEV0_EPF0_1_RCC_CONFIG_MEMSIZE_2                                                         0x2ffc0de3
#define regRCC_DEV0_EPF0_1_RCC_CONFIG_MEMSIZE_2_BASE_IDX                                                5
#define regRCC_DEV0_EPF0_1_RCC_CONFIG_RESERVED                                                          0x2ffc0de4
#define regRCC_DEV0_EPF0_1_RCC_CONFIG_RESERVED_BASE_IDX                                                 5
#define regRCC_DEV0_EPF0_1_RCC_CONFIG_RESERVED_1                                                        0x2ffc0de4
#define regRCC_DEV0_EPF0_1_RCC_CONFIG_RESERVED_1_BASE_IDX                                               5
#define regRCC_DEV0_EPF0_1_RCC_CONFIG_RESERVED_2                                                        0x2ffc0de4
#define regRCC_DEV0_EPF0_1_RCC_CONFIG_RESERVED_2_BASE_IDX                                               5
#define regRCC_DEV0_EPF0_1_RCC_IOV_FUNC_IDENTIFIER                                                      0x2ffc0de5
#define regRCC_DEV0_EPF0_1_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX                                             5
#define regRCC_DEV0_EPF0_1_RCC_IOV_FUNC_IDENTIFIER_1                                                    0x2ffc0de5
#define regRCC_DEV0_EPF0_1_RCC_IOV_FUNC_IDENTIFIER_1_BASE_IDX                                           5
#define regRCC_DEV0_EPF0_1_RCC_IOV_FUNC_IDENTIFIER_2                                                    0x2ffc0de5
#define regRCC_DEV0_EPF0_1_RCC_IOV_FUNC_IDENTIFIER_2_BASE_IDX                                           5


// addressBlock: nbio_nbif0_rcc_dev0_BIFDEC1
// base address: 0xd0000000
#define regRCC_DEV0_2_RCC_ERR_INT_CNTL                                                                  0x2ffc0da6
#define regRCC_DEV0_2_RCC_ERR_INT_CNTL_BASE_IDX                                                         5
#define regRCC_DEV0_2_RCC_BACO_CNTL_MISC                                                                0x2ffc0da7
#define regRCC_DEV0_2_RCC_BACO_CNTL_MISC_BASE_IDX                                                       5
#define regRCC_DEV0_2_RCC_RESET_EN                                                                      0x2ffc0da8
#define regRCC_DEV0_2_RCC_RESET_EN_BASE_IDX                                                             5
#define regRCC_DEV0_3_RCC_VDM_SUPPORT                                                                   0x2ffc0da9
#define regRCC_DEV0_3_RCC_VDM_SUPPORT_BASE_IDX                                                          5
#define regRCC_DEV0_3_RCC_MARGIN_PARAM_CNTL0                                                            0x2ffc0daa
#define regRCC_DEV0_3_RCC_MARGIN_PARAM_CNTL0_BASE_IDX                                                   5
#define regRCC_DEV0_3_RCC_MARGIN_PARAM_CNTL1                                                            0x2ffc0dab
#define regRCC_DEV0_3_RCC_MARGIN_PARAM_CNTL1_BASE_IDX                                                   5
#define regRCC_DEV0_2_RCC_GPUIOV_REGION                                                                 0x2ffc0dac
#define regRCC_DEV0_2_RCC_GPUIOV_REGION_BASE_IDX                                                        5
#define regRCC_DEV0_2_RCC_GPU_HOSTVM_EN                                                                 0x2ffc0dad
#define regRCC_DEV0_2_RCC_GPU_HOSTVM_EN_BASE_IDX                                                        5
#define regRCC_DEV0_2_RCC_CONSOLE_IOV_MODE_CNTL                                                         0x2ffc0dae
#define regRCC_DEV0_2_RCC_CONSOLE_IOV_MODE_CNTL_BASE_IDX                                                5
#define regRCC_DEV0_2_RCC_CONSOLE_IOV_FIRST_VF_OFFSET                                                   0x2ffc0daf
#define regRCC_DEV0_2_RCC_CONSOLE_IOV_FIRST_VF_OFFSET_BASE_IDX                                          5
#define regRCC_DEV0_2_RCC_CONSOLE_IOV_VF_STRIDE                                                         0x2ffc0daf
#define regRCC_DEV0_2_RCC_CONSOLE_IOV_VF_STRIDE_BASE_IDX                                                5
#define regRCC_DEV0_2_RCC_PEER_REG_RANGE0                                                               0x2ffc0dde
#define regRCC_DEV0_2_RCC_PEER_REG_RANGE0_BASE_IDX                                                      5
#define regRCC_DEV0_2_RCC_PEER_REG_RANGE1                                                               0x2ffc0ddf
#define regRCC_DEV0_2_RCC_PEER_REG_RANGE1_BASE_IDX                                                      5
#define regRCC_DEV0_3_RCC_BUS_CNTL                                                                      0x2ffc0de1
#define regRCC_DEV0_3_RCC_BUS_CNTL_BASE_IDX                                                             5
#define regRCC_DEV0_2_RCC_CONFIG_CNTL                                                                   0x2ffc0de2
#define regRCC_DEV0_2_RCC_CONFIG_CNTL_BASE_IDX                                                          5
#define regRCC_DEV0_2_RCC_CONFIG_F0_BASE                                                                0x2ffc0de6
#define regRCC_DEV0_2_RCC_CONFIG_F0_BASE_BASE_IDX                                                       5
#define regRCC_DEV0_2_RCC_CONFIG_APER_SIZE                                                              0x2ffc0de7
#define regRCC_DEV0_2_RCC_CONFIG_APER_SIZE_BASE_IDX                                                     5
#define regRCC_DEV0_2_RCC_CONFIG_REG_APER_SIZE                                                          0x2ffc0de8
#define regRCC_DEV0_2_RCC_CONFIG_REG_APER_SIZE_BASE_IDX                                                 5
#define regRCC_DEV0_2_RCC_XDMA_LO                                                                       0x2ffc0de9
#define regRCC_DEV0_2_RCC_XDMA_LO_BASE_IDX                                                              5
#define regRCC_DEV0_2_RCC_XDMA_HI                                                                       0x2ffc0dea
#define regRCC_DEV0_2_RCC_XDMA_HI_BASE_IDX                                                              5
#define regRCC_DEV0_3_RCC_FEATURES_CONTROL_MISC                                                         0x2ffc0deb
#define regRCC_DEV0_3_RCC_FEATURES_CONTROL_MISC_BASE_IDX                                                5
#define regRCC_DEV0_2_RCC_BUSNUM_CNTL1                                                                  0x2ffc0dec
#define regRCC_DEV0_2_RCC_BUSNUM_CNTL1_BASE_IDX                                                         5
#define regRCC_DEV0_2_RCC_BUSNUM_LIST0                                                                  0x2ffc0ded
#define regRCC_DEV0_2_RCC_BUSNUM_LIST0_BASE_IDX                                                         5
#define regRCC_DEV0_2_RCC_BUSNUM_LIST1                                                                  0x2ffc0dee
#define regRCC_DEV0_2_RCC_BUSNUM_LIST1_BASE_IDX                                                         5
#define regRCC_DEV0_2_RCC_BUSNUM_CNTL2                                                                  0x2ffc0def
#define regRCC_DEV0_2_RCC_BUSNUM_CNTL2_BASE_IDX                                                         5
#define regRCC_DEV0_2_RCC_CAPTURE_HOST_BUSNUM                                                           0x2ffc0df0
#define regRCC_DEV0_2_RCC_CAPTURE_HOST_BUSNUM_BASE_IDX                                                  5
#define regRCC_DEV0_2_RCC_HOST_BUSNUM                                                                   0x2ffc0df1
#define regRCC_DEV0_2_RCC_HOST_BUSNUM_BASE_IDX                                                          5
#define regRCC_DEV0_2_RCC_PEER0_FB_OFFSET_HI                                                            0x2ffc0df2
#define regRCC_DEV0_2_RCC_PEER0_FB_OFFSET_HI_BASE_IDX                                                   5
#define regRCC_DEV0_2_RCC_PEER0_FB_OFFSET_LO                                                            0x2ffc0df3
#define regRCC_DEV0_2_RCC_PEER0_FB_OFFSET_LO_BASE_IDX                                                   5
#define regRCC_DEV0_2_RCC_PEER1_FB_OFFSET_HI                                                            0x2ffc0df4
#define regRCC_DEV0_2_RCC_PEER1_FB_OFFSET_HI_BASE_IDX                                                   5
#define regRCC_DEV0_2_RCC_PEER1_FB_OFFSET_LO                                                            0x2ffc0df5
#define regRCC_DEV0_2_RCC_PEER1_FB_OFFSET_LO_BASE_IDX                                                   5
#define regRCC_DEV0_2_RCC_PEER2_FB_OFFSET_HI                                                            0x2ffc0df6
#define regRCC_DEV0_2_RCC_PEER2_FB_OFFSET_HI_BASE_IDX                                                   5
#define regRCC_DEV0_2_RCC_PEER2_FB_OFFSET_LO                                                            0x2ffc0df7
#define regRCC_DEV0_2_RCC_PEER2_FB_OFFSET_LO_BASE_IDX                                                   5
#define regRCC_DEV0_2_RCC_PEER3_FB_OFFSET_HI                                                            0x2ffc0df8
#define regRCC_DEV0_2_RCC_PEER3_FB_OFFSET_HI_BASE_IDX                                                   5
#define regRCC_DEV0_2_RCC_PEER3_FB_OFFSET_LO                                                            0x2ffc0df9
#define regRCC_DEV0_2_RCC_PEER3_FB_OFFSET_LO_BASE_IDX                                                   5
#define regRCC_DEV0_2_RCC_DEVFUNCNUM_LIST0                                                              0x2ffc0dfa
#define regRCC_DEV0_2_RCC_DEVFUNCNUM_LIST0_BASE_IDX                                                     5
#define regRCC_DEV0_2_RCC_DEVFUNCNUM_LIST1                                                              0x2ffc0dfb
#define regRCC_DEV0_2_RCC_DEVFUNCNUM_LIST1_BASE_IDX                                                     5
#define regRCC_DEV0_3_RCC_DEV0_LINK_CNTL                                                                0x2ffc0dfd
#define regRCC_DEV0_3_RCC_DEV0_LINK_CNTL_BASE_IDX                                                       5
#define regRCC_DEV0_3_RCC_CMN_LINK_CNTL                                                                 0x2ffc0dfe
#define regRCC_DEV0_3_RCC_CMN_LINK_CNTL_BASE_IDX                                                        5
#define regRCC_DEV0_3_RCC_EP_REQUESTERID_RESTORE                                                        0x2ffc0dff
#define regRCC_DEV0_3_RCC_EP_REQUESTERID_RESTORE_BASE_IDX                                               5
#define regRCC_DEV0_3_RCC_LTR_LSWITCH_CNTL                                                              0x2ffc0e00
#define regRCC_DEV0_3_RCC_LTR_LSWITCH_CNTL_BASE_IDX                                                     5
#define regRCC_DEV0_3_RCC_MH_ARB_CNTL                                                                   0x2ffc0e01
#define regRCC_DEV0_3_RCC_MH_ARB_CNTL_BASE_IDX                                                          5


// addressBlock: nbio_nbif0_bif_bx_BIFDEC1
// base address: 0xd0000000
#define regBIF_BX2_CC_BIF_BX_STRAP0                                                                     0x2ffc0e02
#define regBIF_BX2_CC_BIF_BX_STRAP0_BASE_IDX                                                            5
#define regBIF_BX2_CC_BIF_BX_PINSTRAP0                                                                  0x2ffc0e04
#define regBIF_BX2_CC_BIF_BX_PINSTRAP0_BASE_IDX                                                         5
#define regBIF_BX2_BIF_MM_INDACCESS_CNTL                                                                0x2ffc0e06
#define regBIF_BX2_BIF_MM_INDACCESS_CNTL_BASE_IDX                                                       5
#define regBIF_BX2_BUS_CNTL                                                                             0x2ffc0e07
#define regBIF_BX2_BUS_CNTL_BASE_IDX                                                                    5
#define regBIF_BX2_BIF_SCRATCH0                                                                         0x2ffc0e08
#define regBIF_BX2_BIF_SCRATCH0_BASE_IDX                                                                5
#define regBIF_BX2_BIF_SCRATCH1                                                                         0x2ffc0e09
#define regBIF_BX2_BIF_SCRATCH1_BASE_IDX                                                                5
#define regBIF_BX2_BX_RESET_EN                                                                          0x2ffc0e0d
#define regBIF_BX2_BX_RESET_EN_BASE_IDX                                                                 5
#define regBIF_BX2_MM_CFGREGS_CNTL                                                                      0x2ffc0e0e
#define regBIF_BX2_MM_CFGREGS_CNTL_BASE_IDX                                                             5
#define regBIF_BX2_BX_RESET_CNTL                                                                        0x2ffc0e10
#define regBIF_BX2_BX_RESET_CNTL_BASE_IDX                                                               5
#define regBIF_BX2_INTERRUPT_CNTL                                                                       0x2ffc0e11
#define regBIF_BX2_INTERRUPT_CNTL_BASE_IDX                                                              5
#define regBIF_BX2_INTERRUPT_CNTL2                                                                      0x2ffc0e12
#define regBIF_BX2_INTERRUPT_CNTL2_BASE_IDX                                                             5
#define regBIF_BX2_CLKREQB_PAD_CNTL                                                                     0x2ffc0e18
#define regBIF_BX2_CLKREQB_PAD_CNTL_BASE_IDX                                                            5
#define regBIF_BX2_BIF_FEATURES_CONTROL_MISC                                                            0x2ffc0e1b
#define regBIF_BX2_BIF_FEATURES_CONTROL_MISC_BASE_IDX                                                   5
#define regBIF_BX2_BIF_DOORBELL_CNTL                                                                    0x2ffc0e1c
#define regBIF_BX2_BIF_DOORBELL_CNTL_BASE_IDX                                                           5
#define regBIF_BX2_BIF_DOORBELL_INT_CNTL                                                                0x2ffc0e1d
#define regBIF_BX2_BIF_DOORBELL_INT_CNTL_BASE_IDX                                                       5
#define regBIF_BX2_BIF_FB_EN                                                                            0x2ffc0e1f
#define regBIF_BX2_BIF_FB_EN_BASE_IDX                                                                   5
#define regBIF_BX2_BIF_INTR_CNTL                                                                        0x2ffc0e20
#define regBIF_BX2_BIF_INTR_CNTL_BASE_IDX                                                               5
#define regBIF_BX2_BIF_MST_TRANS_PENDING_VF                                                             0x2ffc0e29
#define regBIF_BX2_BIF_MST_TRANS_PENDING_VF_BASE_IDX                                                    5
#define regBIF_BX2_BIF_SLV_TRANS_PENDING_VF                                                             0x2ffc0e2a
#define regBIF_BX2_BIF_SLV_TRANS_PENDING_VF_BASE_IDX                                                    5
#define regBIF_BX2_BACO_CNTL                                                                            0x2ffc0e2b
#define regBIF_BX2_BACO_CNTL_BASE_IDX                                                                   5
#define regBIF_BX2_BIF_BACO_EXIT_TIME0                                                                  0x2ffc0e2c
#define regBIF_BX2_BIF_BACO_EXIT_TIME0_BASE_IDX                                                         5
#define regBIF_BX2_BIF_BACO_EXIT_TIMER1                                                                 0x2ffc0e2d
#define regBIF_BX2_BIF_BACO_EXIT_TIMER1_BASE_IDX                                                        5
#define regBIF_BX2_BIF_BACO_EXIT_TIMER2                                                                 0x2ffc0e2e
#define regBIF_BX2_BIF_BACO_EXIT_TIMER2_BASE_IDX                                                        5
#define regBIF_BX2_BIF_BACO_EXIT_TIMER3                                                                 0x2ffc0e2f
#define regBIF_BX2_BIF_BACO_EXIT_TIMER3_BASE_IDX                                                        5
#define regBIF_BX2_BIF_BACO_EXIT_TIMER4                                                                 0x2ffc0e30
#define regBIF_BX2_BIF_BACO_EXIT_TIMER4_BASE_IDX                                                        5
#define regBIF_BX2_MEM_TYPE_CNTL                                                                        0x2ffc0e31
#define regBIF_BX2_MEM_TYPE_CNTL_BASE_IDX                                                               5
#define regBIF_BX2_NBIF_GFX_ADDR_LUT_CNTL                                                               0x2ffc0e33
#define regBIF_BX2_NBIF_GFX_ADDR_LUT_CNTL_BASE_IDX                                                      5
#define regBIF_BX2_NBIF_GFX_ADDR_LUT_0                                                                  0x2ffc0e34
#define regBIF_BX2_NBIF_GFX_ADDR_LUT_0_BASE_IDX                                                         5
#define regBIF_BX2_NBIF_GFX_ADDR_LUT_1                                                                  0x2ffc0e35
#define regBIF_BX2_NBIF_GFX_ADDR_LUT_1_BASE_IDX                                                         5
#define regBIF_BX2_NBIF_GFX_ADDR_LUT_2                                                                  0x2ffc0e36
#define regBIF_BX2_NBIF_GFX_ADDR_LUT_2_BASE_IDX                                                         5
#define regBIF_BX2_NBIF_GFX_ADDR_LUT_3                                                                  0x2ffc0e37
#define regBIF_BX2_NBIF_GFX_ADDR_LUT_3_BASE_IDX                                                         5
#define regBIF_BX2_NBIF_GFX_ADDR_LUT_4                                                                  0x2ffc0e38
#define regBIF_BX2_NBIF_GFX_ADDR_LUT_4_BASE_IDX                                                         5
#define regBIF_BX2_NBIF_GFX_ADDR_LUT_5                                                                  0x2ffc0e39
#define regBIF_BX2_NBIF_GFX_ADDR_LUT_5_BASE_IDX                                                         5
#define regBIF_BX2_NBIF_GFX_ADDR_LUT_6                                                                  0x2ffc0e3a
#define regBIF_BX2_NBIF_GFX_ADDR_LUT_6_BASE_IDX                                                         5
#define regBIF_BX2_NBIF_GFX_ADDR_LUT_7                                                                  0x2ffc0e3b
#define regBIF_BX2_NBIF_GFX_ADDR_LUT_7_BASE_IDX                                                         5
#define regBIF_BX2_NBIF_GFX_ADDR_LUT_8                                                                  0x2ffc0e3c
#define regBIF_BX2_NBIF_GFX_ADDR_LUT_8_BASE_IDX                                                         5
#define regBIF_BX2_NBIF_GFX_ADDR_LUT_9                                                                  0x2ffc0e3d
#define regBIF_BX2_NBIF_GFX_ADDR_LUT_9_BASE_IDX                                                         5
#define regBIF_BX2_NBIF_GFX_ADDR_LUT_10                                                                 0x2ffc0e3e
#define regBIF_BX2_NBIF_GFX_ADDR_LUT_10_BASE_IDX                                                        5
#define regBIF_BX2_NBIF_GFX_ADDR_LUT_11                                                                 0x2ffc0e3f
#define regBIF_BX2_NBIF_GFX_ADDR_LUT_11_BASE_IDX                                                        5
#define regBIF_BX2_NBIF_GFX_ADDR_LUT_12                                                                 0x2ffc0e40
#define regBIF_BX2_NBIF_GFX_ADDR_LUT_12_BASE_IDX                                                        5
#define regBIF_BX2_NBIF_GFX_ADDR_LUT_13                                                                 0x2ffc0e41
#define regBIF_BX2_NBIF_GFX_ADDR_LUT_13_BASE_IDX                                                        5
#define regBIF_BX2_NBIF_GFX_ADDR_LUT_14                                                                 0x2ffc0e42
#define regBIF_BX2_NBIF_GFX_ADDR_LUT_14_BASE_IDX                                                        5
#define regBIF_BX2_NBIF_GFX_ADDR_LUT_15                                                                 0x2ffc0e43
#define regBIF_BX2_NBIF_GFX_ADDR_LUT_15_BASE_IDX                                                        5
#define regBIF_BX2_VF_REGWR_EN                                                                          0x2ffc0e44
#define regBIF_BX2_VF_REGWR_EN_BASE_IDX                                                                 5
#define regBIF_BX2_VF_DOORBELL_EN                                                                       0x2ffc0e45
#define regBIF_BX2_VF_DOORBELL_EN_BASE_IDX                                                              5
#define regBIF_BX2_VF_FB_EN                                                                             0x2ffc0e46
#define regBIF_BX2_VF_FB_EN_BASE_IDX                                                                    5
#define regBIF_BX2_VF_REGWR_STATUS                                                                      0x2ffc0e47
#define regBIF_BX2_VF_REGWR_STATUS_BASE_IDX                                                             5
#define regBIF_BX2_VF_DOORBELL_STATUS                                                                   0x2ffc0e48
#define regBIF_BX2_VF_DOORBELL_STATUS_BASE_IDX                                                          5
#define regBIF_BX2_VF_FB_STATUS                                                                         0x2ffc0e49
#define regBIF_BX2_VF_FB_STATUS_BASE_IDX                                                                5
#define regBIF_BX2_REMAP_HDP_MEM_FLUSH_CNTL                                                             0x2ffc0e4d
#define regBIF_BX2_REMAP_HDP_MEM_FLUSH_CNTL_BASE_IDX                                                    5
#define regBIF_BX2_REMAP_HDP_REG_FLUSH_CNTL                                                             0x2ffc0e4e
#define regBIF_BX2_REMAP_HDP_REG_FLUSH_CNTL_BASE_IDX                                                    5
#define regBIF_BX2_BIF_RB_CNTL                                                                          0x2ffc0e4f
#define regBIF_BX2_BIF_RB_CNTL_BASE_IDX                                                                 5
#define regBIF_BX2_BIF_RB_BASE                                                                          0x2ffc0e50
#define regBIF_BX2_BIF_RB_BASE_BASE_IDX                                                                 5
#define regBIF_BX2_BIF_RB_RPTR                                                                          0x2ffc0e51
#define regBIF_BX2_BIF_RB_RPTR_BASE_IDX                                                                 5
#define regBIF_BX2_BIF_RB_WPTR                                                                          0x2ffc0e52
#define regBIF_BX2_BIF_RB_WPTR_BASE_IDX                                                                 5
#define regBIF_BX2_BIF_RB_WPTR_ADDR_HI                                                                  0x2ffc0e53
#define regBIF_BX2_BIF_RB_WPTR_ADDR_HI_BASE_IDX                                                         5
#define regBIF_BX2_BIF_RB_WPTR_ADDR_LO                                                                  0x2ffc0e54
#define regBIF_BX2_BIF_RB_WPTR_ADDR_LO_BASE_IDX                                                         5
#define regBIF_BX2_MAILBOX_INDEX                                                                        0x2ffc0e55
#define regBIF_BX2_MAILBOX_INDEX_BASE_IDX                                                               5
#define regBIF_BX2_BIF_VCN0_GPUIOV_CFG_SIZE                                                             0x2ffc0e63
#define regBIF_BX2_BIF_VCN0_GPUIOV_CFG_SIZE_BASE_IDX                                                    5
#define regBIF_BX2_BIF_VCN1_GPUIOV_CFG_SIZE                                                             0x2ffc0e64
#define regBIF_BX2_BIF_VCN1_GPUIOV_CFG_SIZE_BASE_IDX                                                    5
#define regBIF_BX2_BIF_GFX_SDMA_GPUIOV_CFG_SIZE                                                         0x2ffc0e65
#define regBIF_BX2_BIF_GFX_SDMA_GPUIOV_CFG_SIZE_BASE_IDX                                                5
#define regBIF_BX2_BIF_PERSTB_PAD_CNTL                                                                  0x2ffc0e68
#define regBIF_BX2_BIF_PERSTB_PAD_CNTL_BASE_IDX                                                         5
#define regBIF_BX2_BIF_PX_EN_PAD_CNTL                                                                   0x2ffc0e69
#define regBIF_BX2_BIF_PX_EN_PAD_CNTL_BASE_IDX                                                          5
#define regBIF_BX2_BIF_REFPADKIN_PAD_CNTL                                                               0x2ffc0e6a
#define regBIF_BX2_BIF_REFPADKIN_PAD_CNTL_BASE_IDX                                                      5
#define regBIF_BX2_BIF_CLKREQB_PAD_CNTL                                                                 0x2ffc0e6b
#define regBIF_BX2_BIF_CLKREQB_PAD_CNTL_BASE_IDX                                                        5
#define regBIF_BX2_BIF_PWRBRK_PAD_CNTL                                                                  0x2ffc0e6c
#define regBIF_BX2_BIF_PWRBRK_PAD_CNTL_BASE_IDX                                                         5
#define regBIF_BX2_BIF_WAKEB_PAD_CNTL                                                                   0x2ffc0e6d
#define regBIF_BX2_BIF_WAKEB_PAD_CNTL_BASE_IDX                                                          5
#define regBIF_BX2_BIF_VAUX_PRESENT_PAD_CNTL                                                            0x2ffc0e6e
#define regBIF_BX2_BIF_VAUX_PRESENT_PAD_CNTL_BASE_IDX                                                   5
#define regBIF_BX2_PCIE_PAR_SAVE_RESTORE_CNTL                                                           0x2ffc0e70
#define regBIF_BX2_PCIE_PAR_SAVE_RESTORE_CNTL_BASE_IDX                                                  5
#define regBIF_BX2_BIF_S5_MEM_POWER_CTRL0                                                               0x2ffc0e71
#define regBIF_BX2_BIF_S5_MEM_POWER_CTRL0_BASE_IDX                                                      5
#define regBIF_BX2_BIF_S5_MEM_POWER_CTRL1                                                               0x2ffc0e72
#define regBIF_BX2_BIF_S5_MEM_POWER_CTRL1_BASE_IDX                                                      5
#define regBIF_BX2_BIF_S5_DUMMY_REGS                                                                    0x2ffc0e73
#define regBIF_BX2_BIF_S5_DUMMY_REGS_BASE_IDX                                                           5


// addressBlock: nbio_nbif0_bif_bx_pf_BIFPFVFDEC1
// base address: 0xd0000000
#define regBIF_BX_PF2_BIF_BME_STATUS                                                                    0x2ffc0e0b
#define regBIF_BX_PF2_BIF_BME_STATUS_BASE_IDX                                                           5
#define regBIF_BX_PF2_BIF_ATOMIC_ERR_LOG                                                                0x2ffc0e0c
#define regBIF_BX_PF2_BIF_ATOMIC_ERR_LOG_BASE_IDX                                                       5
#define regBIF_BX_PF2_DOORBELL_SELFRING_GPA_APER_BASE_HIGH                                              0x2ffc0e13
#define regBIF_BX_PF2_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX                                     5
#define regBIF_BX_PF2_DOORBELL_SELFRING_GPA_APER_BASE_LOW                                               0x2ffc0e14
#define regBIF_BX_PF2_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX                                      5
#define regBIF_BX_PF2_DOORBELL_SELFRING_GPA_APER_CNTL                                                   0x2ffc0e15
#define regBIF_BX_PF2_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX                                          5
#define regBIF_BX_PF2_HDP_REG_COHERENCY_FLUSH_CNTL                                                      0x2ffc0e16
#define regBIF_BX_PF2_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX                                             5
#define regBIF_BX_PF2_HDP_MEM_COHERENCY_FLUSH_CNTL                                                      0x2ffc0e17
#define regBIF_BX_PF2_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX                                             5
#define regBIF_BX_PF2_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL                                                 0x2ffc0e19
#define regBIF_BX_PF2_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL_BASE_IDX                                        5
#define regBIF_BX_PF2_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL                                            0x2ffc0e1a
#define regBIF_BX_PF2_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL_BASE_IDX                                   5
#define regBIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ                                                            0x2ffc0e24
#define regBIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ_BASE_IDX                                                   5
#define regBIF_BX_PF2_GPU_HDP_INVALIDATE_ONLY_REQ                                                       0x2ffc0e25
#define regBIF_BX_PF2_GPU_HDP_INVALIDATE_ONLY_REQ_BASE_IDX                                              5
#define regBIF_BX_PF2_GPU_HDP_FLUSH_REQ                                                                 0x2ffc0e26
#define regBIF_BX_PF2_GPU_HDP_FLUSH_REQ_BASE_IDX                                                        5
#define regBIF_BX_PF2_GPU_HDP_FLUSH_DONE                                                                0x2ffc0e27
#define regBIF_BX_PF2_GPU_HDP_FLUSH_DONE_BASE_IDX                                                       5
#define regBIF_BX_PF2_BIF_TRANS_PENDING                                                                 0x2ffc0e28
#define regBIF_BX_PF2_BIF_TRANS_PENDING_BASE_IDX                                                        5
#define regBIF_BX_PF2_NBIF_GFX_ADDR_LUT_BYPASS                                                          0x2ffc0e32
#define regBIF_BX_PF2_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX                                                 5
#define regBIF_BX_PF2_MAILBOX_MSGBUF_TRN_DW0                                                            0x2ffc0e56
#define regBIF_BX_PF2_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX                                                   5
#define regBIF_BX_PF2_MAILBOX_MSGBUF_TRN_DW1                                                            0x2ffc0e57
#define regBIF_BX_PF2_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX                                                   5
#define regBIF_BX_PF2_MAILBOX_MSGBUF_TRN_DW2                                                            0x2ffc0e58
#define regBIF_BX_PF2_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX                                                   5
#define regBIF_BX_PF2_MAILBOX_MSGBUF_TRN_DW3                                                            0x2ffc0e59
#define regBIF_BX_PF2_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX                                                   5
#define regBIF_BX_PF2_MAILBOX_MSGBUF_RCV_DW0                                                            0x2ffc0e5a
#define regBIF_BX_PF2_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX                                                   5
#define regBIF_BX_PF2_MAILBOX_MSGBUF_RCV_DW1                                                            0x2ffc0e5b
#define regBIF_BX_PF2_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX                                                   5
#define regBIF_BX_PF2_MAILBOX_MSGBUF_RCV_DW2                                                            0x2ffc0e5c
#define regBIF_BX_PF2_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX                                                   5
#define regBIF_BX_PF2_MAILBOX_MSGBUF_RCV_DW3                                                            0x2ffc0e5d
#define regBIF_BX_PF2_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX                                                   5
#define regBIF_BX_PF2_MAILBOX_CONTROL                                                                   0x2ffc0e5e
#define regBIF_BX_PF2_MAILBOX_CONTROL_BASE_IDX                                                          5
#define regBIF_BX_PF2_MAILBOX_INT_CNTL                                                                  0x2ffc0e5f
#define regBIF_BX_PF2_MAILBOX_INT_CNTL_BASE_IDX                                                         5
#define regBIF_BX_PF2_BIF_VMHV_MAILBOX                                                                  0x2ffc0e60
#define regBIF_BX_PF2_BIF_VMHV_MAILBOX_BASE_IDX                                                         5


// addressBlock: nbio_nbif0_gdc_GDCDEC
// base address: 0xd0000000
#define regGDC1_LOGAN_FAST_WRITE_RESPONSE_CNTL                                                          0x2ffc0eda
#define regGDC1_LOGAN_FAST_WRITE_RESPONSE_CNTL_BASE_IDX                                                 5
#define regGDC1_NGDC_SDP_PORT_CTRL                                                                      0x2ffc0ee2
#define regGDC1_NGDC_SDP_PORT_CTRL_BASE_IDX                                                             5
#define regGDC1_SHUB_REGS_IF_CTL                                                                        0x2ffc0ee3
#define regGDC1_SHUB_REGS_IF_CTL_BASE_IDX                                                               5
#define regGDC1_NGDC_MP4SDP_CTRL                                                                        0x2ffc0ee4
#define regGDC1_NGDC_MP4SDP_CTRL_BASE_IDX                                                               5
#define regGDC1_NGDC_MGCG_CTRL                                                                          0x2ffc0eea
#define regGDC1_NGDC_MGCG_CTRL_BASE_IDX                                                                 5
#define regGDC1_NGDC_RESERVED_0                                                                         0x2ffc0eeb
#define regGDC1_NGDC_RESERVED_0_BASE_IDX                                                                5
#define regGDC1_NGDC_RESERVED_1                                                                         0x2ffc0eec
#define regGDC1_NGDC_RESERVED_1_BASE_IDX                                                                5
#define regGDC1_NGDC_SDP_PORT_CTRL_SOCCLK                                                               0x2ffc0eed
#define regGDC1_NGDC_SDP_PORT_CTRL_SOCCLK_BASE_IDX                                                      5
#define regGDC1_NGDC_SDP_PORT_CTRL1_SOCCLK                                                              0x2ffc0eee
#define regGDC1_NGDC_SDP_PORT_CTRL1_SOCCLK_BASE_IDX                                                     5
#define regGDC1_NBIF_GFX_DOORBELL_STATUS                                                                0x2ffc0eef
#define regGDC1_NBIF_GFX_DOORBELL_STATUS_BASE_IDX                                                       5
#define regGDC1_BIF_SDMA0_DOORBELL_RANGE                                                                0x2ffc0ef0
#define regGDC1_BIF_SDMA0_DOORBELL_RANGE_BASE_IDX                                                       5
#define regGDC1_BIF_SDMA1_DOORBELL_RANGE                                                                0x2ffc0ef1
#define regGDC1_BIF_SDMA1_DOORBELL_RANGE_BASE_IDX                                                       5
#define regGDC1_BIF_IH_DOORBELL_RANGE                                                                   0x2ffc0ef2
#define regGDC1_BIF_IH_DOORBELL_RANGE_BASE_IDX                                                          5
#define regGDC1_BIF_VCN0_DOORBELL_RANGE                                                                 0x2ffc0ef3
#define regGDC1_BIF_VCN0_DOORBELL_RANGE_BASE_IDX                                                        5
#define regGDC1_BIF_RLC_DOORBELL_RANGE                                                                  0x2ffc0ef5
#define regGDC1_BIF_RLC_DOORBELL_RANGE_BASE_IDX                                                         5
#define regGDC1_BIF_SDMA2_DOORBELL_RANGE                                                                0x2ffc0ef6
#define regGDC1_BIF_SDMA2_DOORBELL_RANGE_BASE_IDX                                                       5
#define regGDC1_BIF_SDMA3_DOORBELL_RANGE                                                                0x2ffc0ef7
#define regGDC1_BIF_SDMA3_DOORBELL_RANGE_BASE_IDX                                                       5
#define regGDC1_BIF_VCN1_DOORBELL_RANGE                                                                 0x2ffc0ef8
#define regGDC1_BIF_VCN1_DOORBELL_RANGE_BASE_IDX                                                        5
#define regGDC1_BIF_SDMA4_DOORBELL_RANGE                                                                0x2ffc0ef9
#define regGDC1_BIF_SDMA4_DOORBELL_RANGE_BASE_IDX                                                       5
#define regGDC1_BIF_SDMA5_DOORBELL_RANGE                                                                0x2ffc0efa
#define regGDC1_BIF_SDMA5_DOORBELL_RANGE_BASE_IDX                                                       5
#define regGDC1_ATDMA_MISC_CNTL                                                                         0x2ffc0efd
#define regGDC1_ATDMA_MISC_CNTL_BASE_IDX                                                                5
#define regGDC1_BIF_DOORBELL_FENCE_CNTL                                                                 0x2ffc0efe
#define regGDC1_BIF_DOORBELL_FENCE_CNTL_BASE_IDX                                                        5
#define regGDC1_S2A_MISC_CNTL                                                                           0x2ffc0eff
#define regGDC1_S2A_MISC_CNTL_BASE_IDX                                                                  5
#define regGDC1_NGDC_EARLY_WAKEUP_CTRL                                                                  0x2ffc0f01
#define regGDC1_NGDC_EARLY_WAKEUP_CTRL_BASE_IDX                                                         5
#define regGDC1_NGDC_PG_MISC_CTRL                                                                       0x2ffc0f18
#define regGDC1_NGDC_PG_MISC_CTRL_BASE_IDX                                                              5
#define regGDC1_NGDC_PGMST_CTRL                                                                         0x2ffc0f19
#define regGDC1_NGDC_PGMST_CTRL_BASE_IDX                                                                5
#define regGDC1_NGDC_PGSLV_CTRL                                                                         0x2ffc0f1a
#define regGDC1_NGDC_PGSLV_CTRL_BASE_IDX                                                                5
#define regGDC1_SHUBCLK_DPM_CTRL                                                                        0x2ffc0f1b
#define regGDC1_SHUBCLK_DPM_CTRL_BASE_IDX                                                               5
#define regGDC1_SHUBCLK_DPM_WR_WEIGHT                                                                   0x2ffc0f1c
#define regGDC1_SHUBCLK_DPM_WR_WEIGHT_BASE_IDX                                                          5
#define regGDC1_SHUBCLK_DPM_RD_WEIGHT                                                                   0x2ffc0f1d
#define regGDC1_SHUBCLK_DPM_RD_WEIGHT_BASE_IDX                                                          5
#define regGDC1_SHUBCLK_DPM_WR_CNT                                                                      0x2ffc0f1e
#define regGDC1_SHUBCLK_DPM_WR_CNT_BASE_IDX                                                             5
#define regGDC1_SHUBCLK_DPM_RD_CNT                                                                      0x2ffc0f1f
#define regGDC1_SHUBCLK_DPM_RD_CNT_BASE_IDX                                                             5


// addressBlock: nbio_nbif0_rcc_dev0_epf0_BIFDEC2
// base address: 0xd0000000
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT0_ADDR_LO                                                        0x2ffd0800
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT0_ADDR_LO_BASE_IDX                                               5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT0_ADDR_LO_1                                                      0x2ffd0800
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT0_ADDR_LO_1_BASE_IDX                                             5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT0_ADDR_LO_2                                                      0x2ffd0800
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT0_ADDR_LO_2_BASE_IDX                                             5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT0_ADDR_HI                                                        0x2ffd0801
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT0_ADDR_HI_BASE_IDX                                               5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT0_ADDR_HI_1                                                      0x2ffd0801
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT0_ADDR_HI_1_BASE_IDX                                             5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT0_ADDR_HI_2                                                      0x2ffd0801
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT0_ADDR_HI_2_BASE_IDX                                             5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT0_MSG_DATA                                                       0x2ffd0802
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT0_MSG_DATA_BASE_IDX                                              5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT0_MSG_DATA_1                                                     0x2ffd0802
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT0_MSG_DATA_1_BASE_IDX                                            5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT0_MSG_DATA_2                                                     0x2ffd0802
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT0_MSG_DATA_2_BASE_IDX                                            5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT0_CONTROL                                                        0x2ffd0803
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT0_CONTROL_BASE_IDX                                               5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT0_CONTROL_1                                                      0x2ffd0803
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT0_CONTROL_1_BASE_IDX                                             5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT0_CONTROL_2                                                      0x2ffd0803
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT0_CONTROL_2_BASE_IDX                                             5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT1_ADDR_LO                                                        0x2ffd0804
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT1_ADDR_LO_BASE_IDX                                               5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT1_ADDR_LO_1                                                      0x2ffd0804
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT1_ADDR_LO_1_BASE_IDX                                             5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT1_ADDR_LO_2                                                      0x2ffd0804
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT1_ADDR_LO_2_BASE_IDX                                             5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT1_ADDR_HI                                                        0x2ffd0805
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT1_ADDR_HI_BASE_IDX                                               5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT1_ADDR_HI_1                                                      0x2ffd0805
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT1_ADDR_HI_1_BASE_IDX                                             5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT1_ADDR_HI_2                                                      0x2ffd0805
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT1_ADDR_HI_2_BASE_IDX                                             5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT1_MSG_DATA                                                       0x2ffd0806
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT1_MSG_DATA_BASE_IDX                                              5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT1_MSG_DATA_1                                                     0x2ffd0806
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT1_MSG_DATA_1_BASE_IDX                                            5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT1_MSG_DATA_2                                                     0x2ffd0806
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT1_MSG_DATA_2_BASE_IDX                                            5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT1_CONTROL                                                        0x2ffd0807
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT1_CONTROL_BASE_IDX                                               5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT1_CONTROL_1                                                      0x2ffd0807
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT1_CONTROL_1_BASE_IDX                                             5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT1_CONTROL_2                                                      0x2ffd0807
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT1_CONTROL_2_BASE_IDX                                             5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT2_ADDR_LO                                                        0x2ffd0808
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT2_ADDR_LO_BASE_IDX                                               5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT2_ADDR_LO_1                                                      0x2ffd0808
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT2_ADDR_LO_1_BASE_IDX                                             5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT2_ADDR_LO_2                                                      0x2ffd0808
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT2_ADDR_LO_2_BASE_IDX                                             5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT2_ADDR_HI                                                        0x2ffd0809
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT2_ADDR_HI_BASE_IDX                                               5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT2_ADDR_HI_1                                                      0x2ffd0809
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT2_ADDR_HI_1_BASE_IDX                                             5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT2_ADDR_HI_2                                                      0x2ffd0809
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT2_ADDR_HI_2_BASE_IDX                                             5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT2_MSG_DATA                                                       0x2ffd080a
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT2_MSG_DATA_BASE_IDX                                              5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT2_MSG_DATA_1                                                     0x2ffd080a
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT2_MSG_DATA_1_BASE_IDX                                            5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT2_MSG_DATA_2                                                     0x2ffd080a
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT2_MSG_DATA_2_BASE_IDX                                            5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT2_CONTROL                                                        0x2ffd080b
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT2_CONTROL_BASE_IDX                                               5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT2_CONTROL_1                                                      0x2ffd080b
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT2_CONTROL_1_BASE_IDX                                             5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT2_CONTROL_2                                                      0x2ffd080b
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT2_CONTROL_2_BASE_IDX                                             5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT3_ADDR_LO                                                        0x2ffd080c
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT3_ADDR_LO_BASE_IDX                                               5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT3_ADDR_LO_1                                                      0x2ffd080c
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT3_ADDR_LO_1_BASE_IDX                                             5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT3_ADDR_LO_2                                                      0x2ffd080c
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT3_ADDR_LO_2_BASE_IDX                                             5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT3_ADDR_HI                                                        0x2ffd080d
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT3_ADDR_HI_BASE_IDX                                               5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT3_ADDR_HI_1                                                      0x2ffd080d
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT3_ADDR_HI_1_BASE_IDX                                             5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT3_ADDR_HI_2                                                      0x2ffd080d
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT3_ADDR_HI_2_BASE_IDX                                             5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT3_MSG_DATA                                                       0x2ffd080e
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT3_MSG_DATA_BASE_IDX                                              5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT3_MSG_DATA_1                                                     0x2ffd080e
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT3_MSG_DATA_1_BASE_IDX                                            5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT3_MSG_DATA_2                                                     0x2ffd080e
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT3_MSG_DATA_2_BASE_IDX                                            5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT3_CONTROL                                                        0x2ffd080f
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT3_CONTROL_BASE_IDX                                               5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT3_CONTROL_1                                                      0x2ffd080f
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT3_CONTROL_1_BASE_IDX                                             5
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT3_CONTROL_2                                                      0x2ffd080f
#define regRCC_DEV0_EPF0_1_GFXMSIX_VECT3_CONTROL_2_BASE_IDX                                             5
#define regRCC_DEV0_EPF0_1_GFXMSIX_PBA                                                                  0x2ffd0c00
#define regRCC_DEV0_EPF0_1_GFXMSIX_PBA_BASE_IDX                                                         5
#define regRCC_DEV0_EPF0_1_GFXMSIX_PBA_1                                                                0x2ffd0c00
#define regRCC_DEV0_EPF0_1_GFXMSIX_PBA_1_BASE_IDX                                                       5
#define regRCC_DEV0_EPF0_1_GFXMSIX_PBA_2                                                                0x2ffd0c00
#define regRCC_DEV0_EPF0_1_GFXMSIX_PBA_2_BASE_IDX                                                       5


// addressBlock: nbio_pcie0_bifplr0_cfgdecp
// base address: 0xfffe00009000
#define regBIFPLR0_1_VENDOR_ID                                                                          0x3fff7bfc2400
#define regBIFPLR0_1_VENDOR_ID_BASE_IDX                                                                 5
#define regBIFPLR0_1_DEVICE_ID                                                                          0x3fff7bfc2400
#define regBIFPLR0_1_DEVICE_ID_BASE_IDX                                                                 5
#define regBIFPLR0_1_COMMAND                                                                            0x3fff7bfc2401
#define regBIFPLR0_1_COMMAND_BASE_IDX                                                                   5
#define regBIFPLR0_1_STATUS                                                                             0x3fff7bfc2401
#define regBIFPLR0_1_STATUS_BASE_IDX                                                                    5
#define regBIFPLR0_1_REVISION_ID                                                                        0x3fff7bfc2402
#define regBIFPLR0_1_REVISION_ID_BASE_IDX                                                               5
#define regBIFPLR0_1_PROG_INTERFACE                                                                     0x3fff7bfc2402
#define regBIFPLR0_1_PROG_INTERFACE_BASE_IDX                                                            5
#define regBIFPLR0_1_SUB_CLASS                                                                          0x3fff7bfc2402
#define regBIFPLR0_1_SUB_CLASS_BASE_IDX                                                                 5
#define regBIFPLR0_1_BASE_CLASS                                                                         0x3fff7bfc2402
#define regBIFPLR0_1_BASE_CLASS_BASE_IDX                                                                5
#define regBIFPLR0_1_CACHE_LINE                                                                         0x3fff7bfc2403
#define regBIFPLR0_1_CACHE_LINE_BASE_IDX                                                                5
#define regBIFPLR0_1_LATENCY                                                                            0x3fff7bfc2403
#define regBIFPLR0_1_LATENCY_BASE_IDX                                                                   5
#define regBIFPLR0_1_HEADER                                                                             0x3fff7bfc2403
#define regBIFPLR0_1_HEADER_BASE_IDX                                                                    5
#define regBIFPLR0_1_BIST                                                                               0x3fff7bfc2403
#define regBIFPLR0_1_BIST_BASE_IDX                                                                      5
#define regBIFPLR0_1_SUB_BUS_NUMBER_LATENCY                                                             0x3fff7bfc2406
#define regBIFPLR0_1_SUB_BUS_NUMBER_LATENCY_BASE_IDX                                                    5
#define regBIFPLR0_1_IO_BASE_LIMIT                                                                      0x3fff7bfc2407
#define regBIFPLR0_1_IO_BASE_LIMIT_BASE_IDX                                                             5
#define regBIFPLR0_1_SECONDARY_STATUS                                                                   0x3fff7bfc2407
#define regBIFPLR0_1_SECONDARY_STATUS_BASE_IDX                                                          5
#define regBIFPLR0_1_MEM_BASE_LIMIT                                                                     0x3fff7bfc2408
#define regBIFPLR0_1_MEM_BASE_LIMIT_BASE_IDX                                                            5
#define regBIFPLR0_1_PREF_BASE_LIMIT                                                                    0x3fff7bfc2409
#define regBIFPLR0_1_PREF_BASE_LIMIT_BASE_IDX                                                           5
#define regBIFPLR0_1_PREF_BASE_UPPER                                                                    0x3fff7bfc240a
#define regBIFPLR0_1_PREF_BASE_UPPER_BASE_IDX                                                           5
#define regBIFPLR0_1_PREF_LIMIT_UPPER                                                                   0x3fff7bfc240b
#define regBIFPLR0_1_PREF_LIMIT_UPPER_BASE_IDX                                                          5
#define regBIFPLR0_1_IO_BASE_LIMIT_HI                                                                   0x3fff7bfc240c
#define regBIFPLR0_1_IO_BASE_LIMIT_HI_BASE_IDX                                                          5
#define regBIFPLR0_1_CAP_PTR                                                                            0x3fff7bfc240d
#define regBIFPLR0_1_CAP_PTR_BASE_IDX                                                                   5
#define regBIFPLR0_1_ROM_BASE_ADDR                                                                      0x3fff7bfc240e
#define regBIFPLR0_1_ROM_BASE_ADDR_BASE_IDX                                                             5
#define regBIFPLR0_1_INTERRUPT_LINE                                                                     0x3fff7bfc240f
#define regBIFPLR0_1_INTERRUPT_LINE_BASE_IDX                                                            5
#define regBIFPLR0_1_INTERRUPT_PIN                                                                      0x3fff7bfc240f
#define regBIFPLR0_1_INTERRUPT_PIN_BASE_IDX                                                             5
#define regBIFPLR0_1_IRQ_BRIDGE_CNTL                                                                    0x3fff7bfc240f
#define regBIFPLR0_1_IRQ_BRIDGE_CNTL_BASE_IDX                                                           5
#define regBIFPLR0_1_EXT_BRIDGE_CNTL                                                                    0x3fff7bfc2410
#define regBIFPLR0_1_EXT_BRIDGE_CNTL_BASE_IDX                                                           5
#define regBIFPLR0_1_VENDOR_CAP_LIST                                                                    0x3fff7bfc2412
#define regBIFPLR0_1_VENDOR_CAP_LIST_BASE_IDX                                                           5
#define regBIFPLR0_1_ADAPTER_ID_W                                                                       0x3fff7bfc2413
#define regBIFPLR0_1_ADAPTER_ID_W_BASE_IDX                                                              5
#define regBIFPLR0_1_PMI_CAP_LIST                                                                       0x3fff7bfc2414
#define regBIFPLR0_1_PMI_CAP_LIST_BASE_IDX                                                              5
#define regBIFPLR0_1_PMI_CAP                                                                            0x3fff7bfc2414
#define regBIFPLR0_1_PMI_CAP_BASE_IDX                                                                   5
#define regBIFPLR0_1_PMI_STATUS_CNTL                                                                    0x3fff7bfc2415
#define regBIFPLR0_1_PMI_STATUS_CNTL_BASE_IDX                                                           5
#define regBIFPLR0_1_PCIE_CAP_LIST                                                                      0x3fff7bfc2416
#define regBIFPLR0_1_PCIE_CAP_LIST_BASE_IDX                                                             5
#define regBIFPLR0_1_PCIE_CAP                                                                           0x3fff7bfc2416
#define regBIFPLR0_1_PCIE_CAP_BASE_IDX                                                                  5
#define regBIFPLR0_1_DEVICE_CAP                                                                         0x3fff7bfc2417
#define regBIFPLR0_1_DEVICE_CAP_BASE_IDX                                                                5
#define regBIFPLR0_1_DEVICE_CNTL                                                                        0x3fff7bfc2418
#define regBIFPLR0_1_DEVICE_CNTL_BASE_IDX                                                               5
#define regBIFPLR0_1_DEVICE_STATUS                                                                      0x3fff7bfc2418
#define regBIFPLR0_1_DEVICE_STATUS_BASE_IDX                                                             5
#define regBIFPLR0_1_LINK_CAP                                                                           0x3fff7bfc2419
#define regBIFPLR0_1_LINK_CAP_BASE_IDX                                                                  5
#define regBIFPLR0_1_LINK_CNTL                                                                          0x3fff7bfc241a
#define regBIFPLR0_1_LINK_CNTL_BASE_IDX                                                                 5
#define regBIFPLR0_1_LINK_STATUS                                                                        0x3fff7bfc241a
#define regBIFPLR0_1_LINK_STATUS_BASE_IDX                                                               5
#define regBIFPLR0_1_SLOT_CAP                                                                           0x3fff7bfc241b
#define regBIFPLR0_1_SLOT_CAP_BASE_IDX                                                                  5
#define regBIFPLR0_1_SLOT_CNTL                                                                          0x3fff7bfc241c
#define regBIFPLR0_1_SLOT_CNTL_BASE_IDX                                                                 5
#define regBIFPLR0_1_SLOT_STATUS                                                                        0x3fff7bfc241c
#define regBIFPLR0_1_SLOT_STATUS_BASE_IDX                                                               5
#define regBIFPLR0_1_ROOT_CNTL                                                                          0x3fff7bfc241d
#define regBIFPLR0_1_ROOT_CNTL_BASE_IDX                                                                 5
#define regBIFPLR0_1_ROOT_CAP                                                                           0x3fff7bfc241d
#define regBIFPLR0_1_ROOT_CAP_BASE_IDX                                                                  5
#define regBIFPLR0_1_ROOT_STATUS                                                                        0x3fff7bfc241e
#define regBIFPLR0_1_ROOT_STATUS_BASE_IDX                                                               5
#define regBIFPLR0_1_DEVICE_CAP2                                                                        0x3fff7bfc241f
#define regBIFPLR0_1_DEVICE_CAP2_BASE_IDX                                                               5
#define regBIFPLR0_1_DEVICE_CNTL2                                                                       0x3fff7bfc2420
#define regBIFPLR0_1_DEVICE_CNTL2_BASE_IDX                                                              5
#define regBIFPLR0_1_DEVICE_STATUS2                                                                     0x3fff7bfc2420
#define regBIFPLR0_1_DEVICE_STATUS2_BASE_IDX                                                            5
#define regBIFPLR0_1_LINK_CAP2                                                                          0x3fff7bfc2421
#define regBIFPLR0_1_LINK_CAP2_BASE_IDX                                                                 5
#define regBIFPLR0_1_LINK_CNTL2                                                                         0x3fff7bfc2422
#define regBIFPLR0_1_LINK_CNTL2_BASE_IDX                                                                5
#define regBIFPLR0_1_LINK_STATUS2                                                                       0x3fff7bfc2422
#define regBIFPLR0_1_LINK_STATUS2_BASE_IDX                                                              5
#define regBIFPLR0_1_SLOT_CAP2                                                                          0x3fff7bfc2423
#define regBIFPLR0_1_SLOT_CAP2_BASE_IDX                                                                 5
#define regBIFPLR0_1_SLOT_CNTL2                                                                         0x3fff7bfc2424
#define regBIFPLR0_1_SLOT_CNTL2_BASE_IDX                                                                5
#define regBIFPLR0_1_SLOT_STATUS2                                                                       0x3fff7bfc2424
#define regBIFPLR0_1_SLOT_STATUS2_BASE_IDX                                                              5
#define regBIFPLR0_1_MSI_CAP_LIST                                                                       0x3fff7bfc2428
#define regBIFPLR0_1_MSI_CAP_LIST_BASE_IDX                                                              5
#define regBIFPLR0_1_MSI_MSG_CNTL                                                                       0x3fff7bfc2428
#define regBIFPLR0_1_MSI_MSG_CNTL_BASE_IDX                                                              5
#define regBIFPLR0_1_MSI_MSG_ADDR_LO                                                                    0x3fff7bfc2429
#define regBIFPLR0_1_MSI_MSG_ADDR_LO_BASE_IDX                                                           5
#define regBIFPLR0_1_MSI_MSG_ADDR_HI                                                                    0x3fff7bfc242a
#define regBIFPLR0_1_MSI_MSG_ADDR_HI_BASE_IDX                                                           5
#define regBIFPLR0_1_MSI_MSG_DATA                                                                       0x3fff7bfc242a
#define regBIFPLR0_1_MSI_MSG_DATA_BASE_IDX                                                              5
#define regBIFPLR0_1_MSI_MSG_DATA_64                                                                    0x3fff7bfc242b
#define regBIFPLR0_1_MSI_MSG_DATA_64_BASE_IDX                                                           5
#define regBIFPLR0_1_SSID_CAP_LIST                                                                      0x3fff7bfc2430
#define regBIFPLR0_1_SSID_CAP_LIST_BASE_IDX                                                             5
#define regBIFPLR0_1_SSID_CAP                                                                           0x3fff7bfc2431
#define regBIFPLR0_1_SSID_CAP_BASE_IDX                                                                  5
#define regBIFPLR0_1_MSI_MAP_CAP_LIST                                                                   0x3fff7bfc2432
#define regBIFPLR0_1_MSI_MAP_CAP_LIST_BASE_IDX                                                          5
#define regBIFPLR0_1_MSI_MAP_CAP                                                                        0x3fff7bfc2432
#define regBIFPLR0_1_MSI_MAP_CAP_BASE_IDX                                                               5
#define regBIFPLR0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                                  0x3fff7bfc2440
#define regBIFPLR0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIFPLR0_1_PCIE_VENDOR_SPECIFIC_HDR                                                           0x3fff7bfc2441
#define regBIFPLR0_1_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                                  5
#define regBIFPLR0_1_PCIE_VENDOR_SPECIFIC1                                                              0x3fff7bfc2442
#define regBIFPLR0_1_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                                     5
#define regBIFPLR0_1_PCIE_VENDOR_SPECIFIC2                                                              0x3fff7bfc2443
#define regBIFPLR0_1_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                                     5
#define regBIFPLR0_1_PCIE_VC_ENH_CAP_LIST                                                               0x3fff7bfc2444
#define regBIFPLR0_1_PCIE_VC_ENH_CAP_LIST_BASE_IDX                                                      5
#define regBIFPLR0_1_PCIE_PORT_VC_CAP_REG1                                                              0x3fff7bfc2445
#define regBIFPLR0_1_PCIE_PORT_VC_CAP_REG1_BASE_IDX                                                     5
#define regBIFPLR0_1_PCIE_PORT_VC_CAP_REG2                                                              0x3fff7bfc2446
#define regBIFPLR0_1_PCIE_PORT_VC_CAP_REG2_BASE_IDX                                                     5
#define regBIFPLR0_1_PCIE_PORT_VC_CNTL                                                                  0x3fff7bfc2447
#define regBIFPLR0_1_PCIE_PORT_VC_CNTL_BASE_IDX                                                         5
#define regBIFPLR0_1_PCIE_PORT_VC_STATUS                                                                0x3fff7bfc2447
#define regBIFPLR0_1_PCIE_PORT_VC_STATUS_BASE_IDX                                                       5
#define regBIFPLR0_1_PCIE_VC0_RESOURCE_CAP                                                              0x3fff7bfc2448
#define regBIFPLR0_1_PCIE_VC0_RESOURCE_CAP_BASE_IDX                                                     5
#define regBIFPLR0_1_PCIE_VC0_RESOURCE_CNTL                                                             0x3fff7bfc2449
#define regBIFPLR0_1_PCIE_VC0_RESOURCE_CNTL_BASE_IDX                                                    5
#define regBIFPLR0_1_PCIE_VC0_RESOURCE_STATUS                                                           0x3fff7bfc244a
#define regBIFPLR0_1_PCIE_VC0_RESOURCE_STATUS_BASE_IDX                                                  5
#define regBIFPLR0_1_PCIE_VC1_RESOURCE_CAP                                                              0x3fff7bfc244b
#define regBIFPLR0_1_PCIE_VC1_RESOURCE_CAP_BASE_IDX                                                     5
#define regBIFPLR0_1_PCIE_VC1_RESOURCE_CNTL                                                             0x3fff7bfc244c
#define regBIFPLR0_1_PCIE_VC1_RESOURCE_CNTL_BASE_IDX                                                    5
#define regBIFPLR0_1_PCIE_VC1_RESOURCE_STATUS                                                           0x3fff7bfc244d
#define regBIFPLR0_1_PCIE_VC1_RESOURCE_STATUS_BASE_IDX                                                  5
#define regBIFPLR0_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                                   0x3fff7bfc2450
#define regBIFPLR0_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX                                          5
#define regBIFPLR0_1_PCIE_DEV_SERIAL_NUM_DW1                                                            0x3fff7bfc2451
#define regBIFPLR0_1_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX                                                   5
#define regBIFPLR0_1_PCIE_DEV_SERIAL_NUM_DW2                                                            0x3fff7bfc2452
#define regBIFPLR0_1_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX                                                   5
#define regBIFPLR0_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                                      0x3fff7bfc2454
#define regBIFPLR0_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                             5
#define regBIFPLR0_1_PCIE_UNCORR_ERR_STATUS                                                             0x3fff7bfc2455
#define regBIFPLR0_1_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                                    5
#define regBIFPLR0_1_PCIE_UNCORR_ERR_MASK                                                               0x3fff7bfc2456
#define regBIFPLR0_1_PCIE_UNCORR_ERR_MASK_BASE_IDX                                                      5
#define regBIFPLR0_1_PCIE_UNCORR_ERR_SEVERITY                                                           0x3fff7bfc2457
#define regBIFPLR0_1_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                                  5
#define regBIFPLR0_1_PCIE_CORR_ERR_STATUS                                                               0x3fff7bfc2458
#define regBIFPLR0_1_PCIE_CORR_ERR_STATUS_BASE_IDX                                                      5
#define regBIFPLR0_1_PCIE_CORR_ERR_MASK                                                                 0x3fff7bfc2459
#define regBIFPLR0_1_PCIE_CORR_ERR_MASK_BASE_IDX                                                        5
#define regBIFPLR0_1_PCIE_ADV_ERR_CAP_CNTL                                                              0x3fff7bfc245a
#define regBIFPLR0_1_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                                     5
#define regBIFPLR0_1_PCIE_HDR_LOG0                                                                      0x3fff7bfc245b
#define regBIFPLR0_1_PCIE_HDR_LOG0_BASE_IDX                                                             5
#define regBIFPLR0_1_PCIE_HDR_LOG1                                                                      0x3fff7bfc245c
#define regBIFPLR0_1_PCIE_HDR_LOG1_BASE_IDX                                                             5
#define regBIFPLR0_1_PCIE_HDR_LOG2                                                                      0x3fff7bfc245d
#define regBIFPLR0_1_PCIE_HDR_LOG2_BASE_IDX                                                             5
#define regBIFPLR0_1_PCIE_HDR_LOG3                                                                      0x3fff7bfc245e
#define regBIFPLR0_1_PCIE_HDR_LOG3_BASE_IDX                                                             5
#define regBIFPLR0_1_PCIE_ROOT_ERR_CMD                                                                  0x3fff7bfc245f
#define regBIFPLR0_1_PCIE_ROOT_ERR_CMD_BASE_IDX                                                         5
#define regBIFPLR0_1_PCIE_ROOT_ERR_STATUS                                                               0x3fff7bfc2460
#define regBIFPLR0_1_PCIE_ROOT_ERR_STATUS_BASE_IDX                                                      5
#define regBIFPLR0_1_PCIE_ERR_SRC_ID                                                                    0x3fff7bfc2461
#define regBIFPLR0_1_PCIE_ERR_SRC_ID_BASE_IDX                                                           5
#define regBIFPLR0_1_PCIE_TLP_PREFIX_LOG0                                                               0x3fff7bfc2462
#define regBIFPLR0_1_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                                      5
#define regBIFPLR0_1_PCIE_TLP_PREFIX_LOG1                                                               0x3fff7bfc2463
#define regBIFPLR0_1_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                                      5
#define regBIFPLR0_1_PCIE_TLP_PREFIX_LOG2                                                               0x3fff7bfc2464
#define regBIFPLR0_1_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                                      5
#define regBIFPLR0_1_PCIE_TLP_PREFIX_LOG3                                                               0x3fff7bfc2465
#define regBIFPLR0_1_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                                      5
#define regBIFPLR0_1_PCIE_SECONDARY_ENH_CAP_LIST                                                        0x3fff7bfc249c
#define regBIFPLR0_1_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX                                               5
#define regBIFPLR0_1_PCIE_LINK_CNTL3                                                                    0x3fff7bfc249d
#define regBIFPLR0_1_PCIE_LINK_CNTL3_BASE_IDX                                                           5
#define regBIFPLR0_1_PCIE_LANE_ERROR_STATUS                                                             0x3fff7bfc249e
#define regBIFPLR0_1_PCIE_LANE_ERROR_STATUS_BASE_IDX                                                    5
#define regBIFPLR0_1_PCIE_LANE_0_EQUALIZATION_CNTL                                                      0x3fff7bfc249f
#define regBIFPLR0_1_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR0_1_PCIE_LANE_1_EQUALIZATION_CNTL                                                      0x3fff7bfc249f
#define regBIFPLR0_1_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR0_1_PCIE_LANE_2_EQUALIZATION_CNTL                                                      0x3fff7bfc24a0
#define regBIFPLR0_1_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR0_1_PCIE_LANE_3_EQUALIZATION_CNTL                                                      0x3fff7bfc24a0
#define regBIFPLR0_1_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR0_1_PCIE_LANE_4_EQUALIZATION_CNTL                                                      0x3fff7bfc24a1
#define regBIFPLR0_1_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR0_1_PCIE_LANE_5_EQUALIZATION_CNTL                                                      0x3fff7bfc24a1
#define regBIFPLR0_1_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR0_1_PCIE_LANE_6_EQUALIZATION_CNTL                                                      0x3fff7bfc24a2
#define regBIFPLR0_1_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR0_1_PCIE_LANE_7_EQUALIZATION_CNTL                                                      0x3fff7bfc24a2
#define regBIFPLR0_1_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR0_1_PCIE_LANE_8_EQUALIZATION_CNTL                                                      0x3fff7bfc24a3
#define regBIFPLR0_1_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR0_1_PCIE_LANE_9_EQUALIZATION_CNTL                                                      0x3fff7bfc24a3
#define regBIFPLR0_1_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR0_1_PCIE_LANE_10_EQUALIZATION_CNTL                                                     0x3fff7bfc24a4
#define regBIFPLR0_1_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR0_1_PCIE_LANE_11_EQUALIZATION_CNTL                                                     0x3fff7bfc24a4
#define regBIFPLR0_1_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR0_1_PCIE_LANE_12_EQUALIZATION_CNTL                                                     0x3fff7bfc24a5
#define regBIFPLR0_1_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR0_1_PCIE_LANE_13_EQUALIZATION_CNTL                                                     0x3fff7bfc24a5
#define regBIFPLR0_1_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR0_1_PCIE_LANE_14_EQUALIZATION_CNTL                                                     0x3fff7bfc24a6
#define regBIFPLR0_1_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR0_1_PCIE_LANE_15_EQUALIZATION_CNTL                                                     0x3fff7bfc24a6
#define regBIFPLR0_1_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR0_1_PCIE_ACS_ENH_CAP_LIST                                                              0x3fff7bfc24a8
#define regBIFPLR0_1_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR0_1_PCIE_ACS_CAP                                                                       0x3fff7bfc24a9
#define regBIFPLR0_1_PCIE_ACS_CAP_BASE_IDX                                                              5
#define regBIFPLR0_1_PCIE_ACS_CNTL                                                                      0x3fff7bfc24a9
#define regBIFPLR0_1_PCIE_ACS_CNTL_BASE_IDX                                                             5
#define regBIFPLR0_1_PCIE_MC_ENH_CAP_LIST                                                               0x3fff7bfc24bc
#define regBIFPLR0_1_PCIE_MC_ENH_CAP_LIST_BASE_IDX                                                      5
#define regBIFPLR0_1_PCIE_MC_CAP                                                                        0x3fff7bfc24bd
#define regBIFPLR0_1_PCIE_MC_CAP_BASE_IDX                                                               5
#define regBIFPLR0_1_PCIE_MC_CNTL                                                                       0x3fff7bfc24bd
#define regBIFPLR0_1_PCIE_MC_CNTL_BASE_IDX                                                              5
#define regBIFPLR0_1_PCIE_MC_ADDR0                                                                      0x3fff7bfc24be
#define regBIFPLR0_1_PCIE_MC_ADDR0_BASE_IDX                                                             5
#define regBIFPLR0_1_PCIE_MC_ADDR1                                                                      0x3fff7bfc24bf
#define regBIFPLR0_1_PCIE_MC_ADDR1_BASE_IDX                                                             5
#define regBIFPLR0_1_PCIE_MC_RCV0                                                                       0x3fff7bfc24c0
#define regBIFPLR0_1_PCIE_MC_RCV0_BASE_IDX                                                              5
#define regBIFPLR0_1_PCIE_MC_RCV1                                                                       0x3fff7bfc24c1
#define regBIFPLR0_1_PCIE_MC_RCV1_BASE_IDX                                                              5
#define regBIFPLR0_1_PCIE_MC_BLOCK_ALL0                                                                 0x3fff7bfc24c2
#define regBIFPLR0_1_PCIE_MC_BLOCK_ALL0_BASE_IDX                                                        5
#define regBIFPLR0_1_PCIE_MC_BLOCK_ALL1                                                                 0x3fff7bfc24c3
#define regBIFPLR0_1_PCIE_MC_BLOCK_ALL1_BASE_IDX                                                        5
#define regBIFPLR0_1_PCIE_MC_BLOCK_UNTRANSLATED_0                                                       0x3fff7bfc24c4
#define regBIFPLR0_1_PCIE_MC_BLOCK_UNTRANSLATED_0_BASE_IDX                                              5
#define regBIFPLR0_1_PCIE_MC_BLOCK_UNTRANSLATED_1                                                       0x3fff7bfc24c5
#define regBIFPLR0_1_PCIE_MC_BLOCK_UNTRANSLATED_1_BASE_IDX                                              5
#define regBIFPLR0_1_PCIE_MC_OVERLAY_BAR0                                                               0x3fff7bfc24c6
#define regBIFPLR0_1_PCIE_MC_OVERLAY_BAR0_BASE_IDX                                                      5
#define regBIFPLR0_1_PCIE_MC_OVERLAY_BAR1                                                               0x3fff7bfc24c7
#define regBIFPLR0_1_PCIE_MC_OVERLAY_BAR1_BASE_IDX                                                      5
#define regBIFPLR0_1_PCIE_L1_PM_SUB_CAP_LIST                                                            0x3fff7bfc24dc
#define regBIFPLR0_1_PCIE_L1_PM_SUB_CAP_LIST_BASE_IDX                                                   5
#define regBIFPLR0_1_PCIE_L1_PM_SUB_CAP                                                                 0x3fff7bfc24dd
#define regBIFPLR0_1_PCIE_L1_PM_SUB_CAP_BASE_IDX                                                        5
#define regBIFPLR0_1_PCIE_L1_PM_SUB_CNTL                                                                0x3fff7bfc24de
#define regBIFPLR0_1_PCIE_L1_PM_SUB_CNTL_BASE_IDX                                                       5
#define regBIFPLR0_1_PCIE_L1_PM_SUB_CNTL2                                                               0x3fff7bfc24df
#define regBIFPLR0_1_PCIE_L1_PM_SUB_CNTL2_BASE_IDX                                                      5
#define regBIFPLR0_1_PCIE_DPC_ENH_CAP_LIST                                                              0x3fff7bfc24e0
#define regBIFPLR0_1_PCIE_DPC_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR0_1_PCIE_DPC_CAP_LIST                                                                  0x3fff7bfc24e1
#define regBIFPLR0_1_PCIE_DPC_CAP_LIST_BASE_IDX                                                         5
#define regBIFPLR0_1_PCIE_DPC_CNTL                                                                      0x3fff7bfc24e1
#define regBIFPLR0_1_PCIE_DPC_CNTL_BASE_IDX                                                             5
#define regBIFPLR0_1_PCIE_DPC_STATUS                                                                    0x3fff7bfc24e2
#define regBIFPLR0_1_PCIE_DPC_STATUS_BASE_IDX                                                           5
#define regBIFPLR0_1_PCIE_DPC_ERROR_SOURCE_ID                                                           0x3fff7bfc24e2
#define regBIFPLR0_1_PCIE_DPC_ERROR_SOURCE_ID_BASE_IDX                                                  5
#define regBIFPLR0_1_PCIE_RP_PIO_STATUS                                                                 0x3fff7bfc24e3
#define regBIFPLR0_1_PCIE_RP_PIO_STATUS_BASE_IDX                                                        5
#define regBIFPLR0_1_PCIE_RP_PIO_MASK                                                                   0x3fff7bfc24e4
#define regBIFPLR0_1_PCIE_RP_PIO_MASK_BASE_IDX                                                          5
#define regBIFPLR0_1_PCIE_RP_PIO_SEVERITY                                                               0x3fff7bfc24e5
#define regBIFPLR0_1_PCIE_RP_PIO_SEVERITY_BASE_IDX                                                      5
#define regBIFPLR0_1_PCIE_RP_PIO_SYSERROR                                                               0x3fff7bfc24e6
#define regBIFPLR0_1_PCIE_RP_PIO_SYSERROR_BASE_IDX                                                      5
#define regBIFPLR0_1_PCIE_RP_PIO_EXCEPTION                                                              0x3fff7bfc24e7
#define regBIFPLR0_1_PCIE_RP_PIO_EXCEPTION_BASE_IDX                                                     5
#define regBIFPLR0_1_PCIE_RP_PIO_HDR_LOG0                                                               0x3fff7bfc24e8
#define regBIFPLR0_1_PCIE_RP_PIO_HDR_LOG0_BASE_IDX                                                      5
#define regBIFPLR0_1_PCIE_RP_PIO_HDR_LOG1                                                               0x3fff7bfc24e9
#define regBIFPLR0_1_PCIE_RP_PIO_HDR_LOG1_BASE_IDX                                                      5
#define regBIFPLR0_1_PCIE_RP_PIO_HDR_LOG2                                                               0x3fff7bfc24ea
#define regBIFPLR0_1_PCIE_RP_PIO_HDR_LOG2_BASE_IDX                                                      5
#define regBIFPLR0_1_PCIE_RP_PIO_HDR_LOG3                                                               0x3fff7bfc24eb
#define regBIFPLR0_1_PCIE_RP_PIO_HDR_LOG3_BASE_IDX                                                      5
#define regBIFPLR0_1_PCIE_RP_PIO_PREFIX_LOG0                                                            0x3fff7bfc24ed
#define regBIFPLR0_1_PCIE_RP_PIO_PREFIX_LOG0_BASE_IDX                                                   5
#define regBIFPLR0_1_PCIE_RP_PIO_PREFIX_LOG1                                                            0x3fff7bfc24ee
#define regBIFPLR0_1_PCIE_RP_PIO_PREFIX_LOG1_BASE_IDX                                                   5
#define regBIFPLR0_1_PCIE_RP_PIO_PREFIX_LOG2                                                            0x3fff7bfc24ef
#define regBIFPLR0_1_PCIE_RP_PIO_PREFIX_LOG2_BASE_IDX                                                   5
#define regBIFPLR0_1_PCIE_RP_PIO_PREFIX_LOG3                                                            0x3fff7bfc24f0
#define regBIFPLR0_1_PCIE_RP_PIO_PREFIX_LOG3_BASE_IDX                                                   5
#define regBIFPLR0_1_PCIE_ESM_CAP_LIST                                                                  0x3fff7bfc24f1
#define regBIFPLR0_1_PCIE_ESM_CAP_LIST_BASE_IDX                                                         5
#define regBIFPLR0_1_PCIE_ESM_HEADER_1                                                                  0x3fff7bfc24f2
#define regBIFPLR0_1_PCIE_ESM_HEADER_1_BASE_IDX                                                         5
#define regBIFPLR0_1_PCIE_ESM_HEADER_2                                                                  0x3fff7bfc24f3
#define regBIFPLR0_1_PCIE_ESM_HEADER_2_BASE_IDX                                                         5
#define regBIFPLR0_1_PCIE_ESM_STATUS                                                                    0x3fff7bfc24f3
#define regBIFPLR0_1_PCIE_ESM_STATUS_BASE_IDX                                                           5
#define regBIFPLR0_1_PCIE_ESM_CTRL                                                                      0x3fff7bfc24f4
#define regBIFPLR0_1_PCIE_ESM_CTRL_BASE_IDX                                                             5
#define regBIFPLR0_1_PCIE_ESM_CAP_1                                                                     0x3fff7bfc24f5
#define regBIFPLR0_1_PCIE_ESM_CAP_1_BASE_IDX                                                            5
#define regBIFPLR0_1_PCIE_ESM_CAP_2                                                                     0x3fff7bfc24f6
#define regBIFPLR0_1_PCIE_ESM_CAP_2_BASE_IDX                                                            5
#define regBIFPLR0_1_PCIE_ESM_CAP_3                                                                     0x3fff7bfc24f7
#define regBIFPLR0_1_PCIE_ESM_CAP_3_BASE_IDX                                                            5
#define regBIFPLR0_1_PCIE_ESM_CAP_4                                                                     0x3fff7bfc24f8
#define regBIFPLR0_1_PCIE_ESM_CAP_4_BASE_IDX                                                            5
#define regBIFPLR0_1_PCIE_ESM_CAP_5                                                                     0x3fff7bfc24f9
#define regBIFPLR0_1_PCIE_ESM_CAP_5_BASE_IDX                                                            5
#define regBIFPLR0_1_PCIE_ESM_CAP_6                                                                     0x3fff7bfc24fa
#define regBIFPLR0_1_PCIE_ESM_CAP_6_BASE_IDX                                                            5
#define regBIFPLR0_1_PCIE_ESM_CAP_7                                                                     0x3fff7bfc24fb
#define regBIFPLR0_1_PCIE_ESM_CAP_7_BASE_IDX                                                            5
#define regBIFPLR0_1_PCIE_DLF_ENH_CAP_LIST                                                              0x3fff7bfc2500
#define regBIFPLR0_1_PCIE_DLF_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR0_1_DATA_LINK_FEATURE_CAP                                                              0x3fff7bfc2501
#define regBIFPLR0_1_DATA_LINK_FEATURE_CAP_BASE_IDX                                                     5
#define regBIFPLR0_1_DATA_LINK_FEATURE_STATUS                                                           0x3fff7bfc2502
#define regBIFPLR0_1_DATA_LINK_FEATURE_STATUS_BASE_IDX                                                  5
#define regBIFPLR0_1_PCIE_PHY_16GT_ENH_CAP_LIST                                                         0x3fff7bfc2504
#define regBIFPLR0_1_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX                                                5
#define regBIFPLR0_1_LINK_CAP_16GT                                                                      0x3fff7bfc2505
#define regBIFPLR0_1_LINK_CAP_16GT_BASE_IDX                                                             5
#define regBIFPLR0_1_LINK_CNTL_16GT                                                                     0x3fff7bfc2506
#define regBIFPLR0_1_LINK_CNTL_16GT_BASE_IDX                                                            5
#define regBIFPLR0_1_LINK_STATUS_16GT                                                                   0x3fff7bfc2507
#define regBIFPLR0_1_LINK_STATUS_16GT_BASE_IDX                                                          5
#define regBIFPLR0_1_LOCAL_PARITY_MISMATCH_STATUS_16GT                                                  0x3fff7bfc2508
#define regBIFPLR0_1_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                         5
#define regBIFPLR0_1_RTM1_PARITY_MISMATCH_STATUS_16GT                                                   0x3fff7bfc2509
#define regBIFPLR0_1_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                          5
#define regBIFPLR0_1_RTM2_PARITY_MISMATCH_STATUS_16GT                                                   0x3fff7bfc250a
#define regBIFPLR0_1_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                          5
#define regBIFPLR0_1_LANE_0_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc250c
#define regBIFPLR0_1_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR0_1_LANE_1_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc250c
#define regBIFPLR0_1_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR0_1_LANE_2_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc250c
#define regBIFPLR0_1_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR0_1_LANE_3_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc250c
#define regBIFPLR0_1_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR0_1_LANE_4_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc250d
#define regBIFPLR0_1_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR0_1_LANE_5_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc250d
#define regBIFPLR0_1_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR0_1_LANE_6_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc250d
#define regBIFPLR0_1_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR0_1_LANE_7_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc250d
#define regBIFPLR0_1_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR0_1_LANE_8_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc250e
#define regBIFPLR0_1_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR0_1_LANE_9_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc250e
#define regBIFPLR0_1_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR0_1_LANE_10_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc250e
#define regBIFPLR0_1_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR0_1_LANE_11_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc250e
#define regBIFPLR0_1_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR0_1_LANE_12_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc250f
#define regBIFPLR0_1_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR0_1_LANE_13_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc250f
#define regBIFPLR0_1_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR0_1_LANE_14_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc250f
#define regBIFPLR0_1_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR0_1_LANE_15_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc250f
#define regBIFPLR0_1_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR0_1_PCIE_MARGINING_ENH_CAP_LIST                                                        0x3fff7bfc2510
#define regBIFPLR0_1_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX                                               5
#define regBIFPLR0_1_MARGINING_PORT_CAP                                                                 0x3fff7bfc2511
#define regBIFPLR0_1_MARGINING_PORT_CAP_BASE_IDX                                                        5
#define regBIFPLR0_1_MARGINING_PORT_STATUS                                                              0x3fff7bfc2511
#define regBIFPLR0_1_MARGINING_PORT_STATUS_BASE_IDX                                                     5
#define regBIFPLR0_1_LANE_0_MARGINING_LANE_CNTL                                                         0x3fff7bfc2512
#define regBIFPLR0_1_LANE_0_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR0_1_LANE_0_MARGINING_LANE_STATUS                                                       0x3fff7bfc2512
#define regBIFPLR0_1_LANE_0_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR0_1_LANE_1_MARGINING_LANE_CNTL                                                         0x3fff7bfc2513
#define regBIFPLR0_1_LANE_1_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR0_1_LANE_1_MARGINING_LANE_STATUS                                                       0x3fff7bfc2513
#define regBIFPLR0_1_LANE_1_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR0_1_LANE_2_MARGINING_LANE_CNTL                                                         0x3fff7bfc2514
#define regBIFPLR0_1_LANE_2_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR0_1_LANE_2_MARGINING_LANE_STATUS                                                       0x3fff7bfc2514
#define regBIFPLR0_1_LANE_2_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR0_1_LANE_3_MARGINING_LANE_CNTL                                                         0x3fff7bfc2515
#define regBIFPLR0_1_LANE_3_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR0_1_LANE_3_MARGINING_LANE_STATUS                                                       0x3fff7bfc2515
#define regBIFPLR0_1_LANE_3_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR0_1_LANE_4_MARGINING_LANE_CNTL                                                         0x3fff7bfc2516
#define regBIFPLR0_1_LANE_4_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR0_1_LANE_4_MARGINING_LANE_STATUS                                                       0x3fff7bfc2516
#define regBIFPLR0_1_LANE_4_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR0_1_LANE_5_MARGINING_LANE_CNTL                                                         0x3fff7bfc2517
#define regBIFPLR0_1_LANE_5_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR0_1_LANE_5_MARGINING_LANE_STATUS                                                       0x3fff7bfc2517
#define regBIFPLR0_1_LANE_5_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR0_1_LANE_6_MARGINING_LANE_CNTL                                                         0x3fff7bfc2518
#define regBIFPLR0_1_LANE_6_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR0_1_LANE_6_MARGINING_LANE_STATUS                                                       0x3fff7bfc2518
#define regBIFPLR0_1_LANE_6_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR0_1_LANE_7_MARGINING_LANE_CNTL                                                         0x3fff7bfc2519
#define regBIFPLR0_1_LANE_7_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR0_1_LANE_7_MARGINING_LANE_STATUS                                                       0x3fff7bfc2519
#define regBIFPLR0_1_LANE_7_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR0_1_LANE_8_MARGINING_LANE_CNTL                                                         0x3fff7bfc251a
#define regBIFPLR0_1_LANE_8_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR0_1_LANE_8_MARGINING_LANE_STATUS                                                       0x3fff7bfc251a
#define regBIFPLR0_1_LANE_8_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR0_1_LANE_9_MARGINING_LANE_CNTL                                                         0x3fff7bfc251b
#define regBIFPLR0_1_LANE_9_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR0_1_LANE_9_MARGINING_LANE_STATUS                                                       0x3fff7bfc251b
#define regBIFPLR0_1_LANE_9_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR0_1_LANE_10_MARGINING_LANE_CNTL                                                        0x3fff7bfc251c
#define regBIFPLR0_1_LANE_10_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR0_1_LANE_10_MARGINING_LANE_STATUS                                                      0x3fff7bfc251c
#define regBIFPLR0_1_LANE_10_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR0_1_LANE_11_MARGINING_LANE_CNTL                                                        0x3fff7bfc251d
#define regBIFPLR0_1_LANE_11_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR0_1_LANE_11_MARGINING_LANE_STATUS                                                      0x3fff7bfc251d
#define regBIFPLR0_1_LANE_11_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR0_1_LANE_12_MARGINING_LANE_CNTL                                                        0x3fff7bfc251e
#define regBIFPLR0_1_LANE_12_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR0_1_LANE_12_MARGINING_LANE_STATUS                                                      0x3fff7bfc251e
#define regBIFPLR0_1_LANE_12_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR0_1_LANE_13_MARGINING_LANE_CNTL                                                        0x3fff7bfc251f
#define regBIFPLR0_1_LANE_13_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR0_1_LANE_13_MARGINING_LANE_STATUS                                                      0x3fff7bfc251f
#define regBIFPLR0_1_LANE_13_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR0_1_LANE_14_MARGINING_LANE_CNTL                                                        0x3fff7bfc2520
#define regBIFPLR0_1_LANE_14_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR0_1_LANE_14_MARGINING_LANE_STATUS                                                      0x3fff7bfc2520
#define regBIFPLR0_1_LANE_14_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR0_1_LANE_15_MARGINING_LANE_CNTL                                                        0x3fff7bfc2521
#define regBIFPLR0_1_LANE_15_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR0_1_LANE_15_MARGINING_LANE_STATUS                                                      0x3fff7bfc2521
#define regBIFPLR0_1_LANE_15_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR0_1_PCIE_CCIX_CAP_LIST                                                                 0x3fff7bfc2522
#define regBIFPLR0_1_PCIE_CCIX_CAP_LIST_BASE_IDX                                                        5
#define regBIFPLR0_1_PCIE_CCIX_HEADER_1                                                                 0x3fff7bfc2523
#define regBIFPLR0_1_PCIE_CCIX_HEADER_1_BASE_IDX                                                        5
#define regBIFPLR0_1_PCIE_CCIX_HEADER_2                                                                 0x3fff7bfc2524
#define regBIFPLR0_1_PCIE_CCIX_HEADER_2_BASE_IDX                                                        5
#define regBIFPLR0_1_PCIE_CCIX_CAP                                                                      0x3fff7bfc2524
#define regBIFPLR0_1_PCIE_CCIX_CAP_BASE_IDX                                                             5
#define regBIFPLR0_1_PCIE_CCIX_ESM_REQD_CAP                                                             0x3fff7bfc2525
#define regBIFPLR0_1_PCIE_CCIX_ESM_REQD_CAP_BASE_IDX                                                    5
#define regBIFPLR0_1_PCIE_CCIX_ESM_OPTL_CAP                                                             0x3fff7bfc2526
#define regBIFPLR0_1_PCIE_CCIX_ESM_OPTL_CAP_BASE_IDX                                                    5
#define regBIFPLR0_1_PCIE_CCIX_ESM_STATUS                                                               0x3fff7bfc2527
#define regBIFPLR0_1_PCIE_CCIX_ESM_STATUS_BASE_IDX                                                      5
#define regBIFPLR0_1_PCIE_CCIX_ESM_CNTL                                                                 0x3fff7bfc2528
#define regBIFPLR0_1_PCIE_CCIX_ESM_CNTL_BASE_IDX                                                        5
#define regBIFPLR0_1_ESM_LANE_0_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc2529
#define regBIFPLR0_1_ESM_LANE_0_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR0_1_ESM_LANE_1_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc2529
#define regBIFPLR0_1_ESM_LANE_1_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR0_1_ESM_LANE_2_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc2529
#define regBIFPLR0_1_ESM_LANE_2_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR0_1_ESM_LANE_3_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc2529
#define regBIFPLR0_1_ESM_LANE_3_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR0_1_ESM_LANE_4_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc252a
#define regBIFPLR0_1_ESM_LANE_4_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR0_1_ESM_LANE_5_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc252a
#define regBIFPLR0_1_ESM_LANE_5_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR0_1_ESM_LANE_6_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc252a
#define regBIFPLR0_1_ESM_LANE_6_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR0_1_ESM_LANE_7_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc252a
#define regBIFPLR0_1_ESM_LANE_7_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR0_1_ESM_LANE_8_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc252b
#define regBIFPLR0_1_ESM_LANE_8_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR0_1_ESM_LANE_9_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc252b
#define regBIFPLR0_1_ESM_LANE_9_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR0_1_ESM_LANE_10_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc252b
#define regBIFPLR0_1_ESM_LANE_10_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR0_1_ESM_LANE_11_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc252b
#define regBIFPLR0_1_ESM_LANE_11_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR0_1_ESM_LANE_12_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc252c
#define regBIFPLR0_1_ESM_LANE_12_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR0_1_ESM_LANE_13_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc252c
#define regBIFPLR0_1_ESM_LANE_13_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR0_1_ESM_LANE_14_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc252c
#define regBIFPLR0_1_ESM_LANE_14_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR0_1_ESM_LANE_15_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc252c
#define regBIFPLR0_1_ESM_LANE_15_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR0_1_ESM_LANE_0_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc252d
#define regBIFPLR0_1_ESM_LANE_0_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR0_1_ESM_LANE_1_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc252d
#define regBIFPLR0_1_ESM_LANE_1_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR0_1_ESM_LANE_2_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc252d
#define regBIFPLR0_1_ESM_LANE_2_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR0_1_ESM_LANE_3_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc252d
#define regBIFPLR0_1_ESM_LANE_3_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR0_1_ESM_LANE_4_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc252e
#define regBIFPLR0_1_ESM_LANE_4_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR0_1_ESM_LANE_5_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc252e
#define regBIFPLR0_1_ESM_LANE_5_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR0_1_ESM_LANE_6_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc252e
#define regBIFPLR0_1_ESM_LANE_6_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR0_1_ESM_LANE_7_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc252e
#define regBIFPLR0_1_ESM_LANE_7_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR0_1_ESM_LANE_8_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc252f
#define regBIFPLR0_1_ESM_LANE_8_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR0_1_ESM_LANE_9_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc252f
#define regBIFPLR0_1_ESM_LANE_9_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR0_1_ESM_LANE_10_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc252f
#define regBIFPLR0_1_ESM_LANE_10_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR0_1_ESM_LANE_11_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc252f
#define regBIFPLR0_1_ESM_LANE_11_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR0_1_ESM_LANE_12_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc2530
#define regBIFPLR0_1_ESM_LANE_12_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR0_1_ESM_LANE_13_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc2530
#define regBIFPLR0_1_ESM_LANE_13_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR0_1_ESM_LANE_14_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc2530
#define regBIFPLR0_1_ESM_LANE_14_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR0_1_ESM_LANE_15_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc2530
#define regBIFPLR0_1_ESM_LANE_15_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR0_1_PCIE_CCIX_TRANS_CAP                                                                0x3fff7bfc2531
#define regBIFPLR0_1_PCIE_CCIX_TRANS_CAP_BASE_IDX                                                       5
#define regBIFPLR0_1_PCIE_CCIX_TRANS_CNTL                                                               0x3fff7bfc2532
#define regBIFPLR0_1_PCIE_CCIX_TRANS_CNTL_BASE_IDX                                                      5


// addressBlock: nbio_pcie0_bifplr1_cfgdecp
// base address: 0xfffe0000a000
#define regBIFPLR1_1_VENDOR_ID                                                                          0x3fff7bfc2800
#define regBIFPLR1_1_VENDOR_ID_BASE_IDX                                                                 5
#define regBIFPLR1_1_DEVICE_ID                                                                          0x3fff7bfc2800
#define regBIFPLR1_1_DEVICE_ID_BASE_IDX                                                                 5
#define regBIFPLR1_1_COMMAND                                                                            0x3fff7bfc2801
#define regBIFPLR1_1_COMMAND_BASE_IDX                                                                   5
#define regBIFPLR1_1_STATUS                                                                             0x3fff7bfc2801
#define regBIFPLR1_1_STATUS_BASE_IDX                                                                    5
#define regBIFPLR1_1_REVISION_ID                                                                        0x3fff7bfc2802
#define regBIFPLR1_1_REVISION_ID_BASE_IDX                                                               5
#define regBIFPLR1_1_PROG_INTERFACE                                                                     0x3fff7bfc2802
#define regBIFPLR1_1_PROG_INTERFACE_BASE_IDX                                                            5
#define regBIFPLR1_1_SUB_CLASS                                                                          0x3fff7bfc2802
#define regBIFPLR1_1_SUB_CLASS_BASE_IDX                                                                 5
#define regBIFPLR1_1_BASE_CLASS                                                                         0x3fff7bfc2802
#define regBIFPLR1_1_BASE_CLASS_BASE_IDX                                                                5
#define regBIFPLR1_1_CACHE_LINE                                                                         0x3fff7bfc2803
#define regBIFPLR1_1_CACHE_LINE_BASE_IDX                                                                5
#define regBIFPLR1_1_LATENCY                                                                            0x3fff7bfc2803
#define regBIFPLR1_1_LATENCY_BASE_IDX                                                                   5
#define regBIFPLR1_1_HEADER                                                                             0x3fff7bfc2803
#define regBIFPLR1_1_HEADER_BASE_IDX                                                                    5
#define regBIFPLR1_1_BIST                                                                               0x3fff7bfc2803
#define regBIFPLR1_1_BIST_BASE_IDX                                                                      5
#define regBIFPLR1_1_SUB_BUS_NUMBER_LATENCY                                                             0x3fff7bfc2806
#define regBIFPLR1_1_SUB_BUS_NUMBER_LATENCY_BASE_IDX                                                    5
#define regBIFPLR1_1_IO_BASE_LIMIT                                                                      0x3fff7bfc2807
#define regBIFPLR1_1_IO_BASE_LIMIT_BASE_IDX                                                             5
#define regBIFPLR1_1_SECONDARY_STATUS                                                                   0x3fff7bfc2807
#define regBIFPLR1_1_SECONDARY_STATUS_BASE_IDX                                                          5
#define regBIFPLR1_1_MEM_BASE_LIMIT                                                                     0x3fff7bfc2808
#define regBIFPLR1_1_MEM_BASE_LIMIT_BASE_IDX                                                            5
#define regBIFPLR1_1_PREF_BASE_LIMIT                                                                    0x3fff7bfc2809
#define regBIFPLR1_1_PREF_BASE_LIMIT_BASE_IDX                                                           5
#define regBIFPLR1_1_PREF_BASE_UPPER                                                                    0x3fff7bfc280a
#define regBIFPLR1_1_PREF_BASE_UPPER_BASE_IDX                                                           5
#define regBIFPLR1_1_PREF_LIMIT_UPPER                                                                   0x3fff7bfc280b
#define regBIFPLR1_1_PREF_LIMIT_UPPER_BASE_IDX                                                          5
#define regBIFPLR1_1_IO_BASE_LIMIT_HI                                                                   0x3fff7bfc280c
#define regBIFPLR1_1_IO_BASE_LIMIT_HI_BASE_IDX                                                          5
#define regBIFPLR1_1_CAP_PTR                                                                            0x3fff7bfc280d
#define regBIFPLR1_1_CAP_PTR_BASE_IDX                                                                   5
#define regBIFPLR1_1_ROM_BASE_ADDR                                                                      0x3fff7bfc280e
#define regBIFPLR1_1_ROM_BASE_ADDR_BASE_IDX                                                             5
#define regBIFPLR1_1_INTERRUPT_LINE                                                                     0x3fff7bfc280f
#define regBIFPLR1_1_INTERRUPT_LINE_BASE_IDX                                                            5
#define regBIFPLR1_1_INTERRUPT_PIN                                                                      0x3fff7bfc280f
#define regBIFPLR1_1_INTERRUPT_PIN_BASE_IDX                                                             5
#define regBIFPLR1_1_IRQ_BRIDGE_CNTL                                                                    0x3fff7bfc280f
#define regBIFPLR1_1_IRQ_BRIDGE_CNTL_BASE_IDX                                                           5
#define regBIFPLR1_1_EXT_BRIDGE_CNTL                                                                    0x3fff7bfc2810
#define regBIFPLR1_1_EXT_BRIDGE_CNTL_BASE_IDX                                                           5
#define regBIFPLR1_1_VENDOR_CAP_LIST                                                                    0x3fff7bfc2812
#define regBIFPLR1_1_VENDOR_CAP_LIST_BASE_IDX                                                           5
#define regBIFPLR1_1_ADAPTER_ID_W                                                                       0x3fff7bfc2813
#define regBIFPLR1_1_ADAPTER_ID_W_BASE_IDX                                                              5
#define regBIFPLR1_1_PMI_CAP_LIST                                                                       0x3fff7bfc2814
#define regBIFPLR1_1_PMI_CAP_LIST_BASE_IDX                                                              5
#define regBIFPLR1_1_PMI_CAP                                                                            0x3fff7bfc2814
#define regBIFPLR1_1_PMI_CAP_BASE_IDX                                                                   5
#define regBIFPLR1_1_PMI_STATUS_CNTL                                                                    0x3fff7bfc2815
#define regBIFPLR1_1_PMI_STATUS_CNTL_BASE_IDX                                                           5
#define regBIFPLR1_1_PCIE_CAP_LIST                                                                      0x3fff7bfc2816
#define regBIFPLR1_1_PCIE_CAP_LIST_BASE_IDX                                                             5
#define regBIFPLR1_1_PCIE_CAP                                                                           0x3fff7bfc2816
#define regBIFPLR1_1_PCIE_CAP_BASE_IDX                                                                  5
#define regBIFPLR1_1_DEVICE_CAP                                                                         0x3fff7bfc2817
#define regBIFPLR1_1_DEVICE_CAP_BASE_IDX                                                                5
#define regBIFPLR1_1_DEVICE_CNTL                                                                        0x3fff7bfc2818
#define regBIFPLR1_1_DEVICE_CNTL_BASE_IDX                                                               5
#define regBIFPLR1_1_DEVICE_STATUS                                                                      0x3fff7bfc2818
#define regBIFPLR1_1_DEVICE_STATUS_BASE_IDX                                                             5
#define regBIFPLR1_1_LINK_CAP                                                                           0x3fff7bfc2819
#define regBIFPLR1_1_LINK_CAP_BASE_IDX                                                                  5
#define regBIFPLR1_1_LINK_CNTL                                                                          0x3fff7bfc281a
#define regBIFPLR1_1_LINK_CNTL_BASE_IDX                                                                 5
#define regBIFPLR1_1_LINK_STATUS                                                                        0x3fff7bfc281a
#define regBIFPLR1_1_LINK_STATUS_BASE_IDX                                                               5
#define regBIFPLR1_1_SLOT_CAP                                                                           0x3fff7bfc281b
#define regBIFPLR1_1_SLOT_CAP_BASE_IDX                                                                  5
#define regBIFPLR1_1_SLOT_CNTL                                                                          0x3fff7bfc281c
#define regBIFPLR1_1_SLOT_CNTL_BASE_IDX                                                                 5
#define regBIFPLR1_1_SLOT_STATUS                                                                        0x3fff7bfc281c
#define regBIFPLR1_1_SLOT_STATUS_BASE_IDX                                                               5
#define regBIFPLR1_1_ROOT_CNTL                                                                          0x3fff7bfc281d
#define regBIFPLR1_1_ROOT_CNTL_BASE_IDX                                                                 5
#define regBIFPLR1_1_ROOT_CAP                                                                           0x3fff7bfc281d
#define regBIFPLR1_1_ROOT_CAP_BASE_IDX                                                                  5
#define regBIFPLR1_1_ROOT_STATUS                                                                        0x3fff7bfc281e
#define regBIFPLR1_1_ROOT_STATUS_BASE_IDX                                                               5
#define regBIFPLR1_1_DEVICE_CAP2                                                                        0x3fff7bfc281f
#define regBIFPLR1_1_DEVICE_CAP2_BASE_IDX                                                               5
#define regBIFPLR1_1_DEVICE_CNTL2                                                                       0x3fff7bfc2820
#define regBIFPLR1_1_DEVICE_CNTL2_BASE_IDX                                                              5
#define regBIFPLR1_1_DEVICE_STATUS2                                                                     0x3fff7bfc2820
#define regBIFPLR1_1_DEVICE_STATUS2_BASE_IDX                                                            5
#define regBIFPLR1_1_LINK_CAP2                                                                          0x3fff7bfc2821
#define regBIFPLR1_1_LINK_CAP2_BASE_IDX                                                                 5
#define regBIFPLR1_1_LINK_CNTL2                                                                         0x3fff7bfc2822
#define regBIFPLR1_1_LINK_CNTL2_BASE_IDX                                                                5
#define regBIFPLR1_1_LINK_STATUS2                                                                       0x3fff7bfc2822
#define regBIFPLR1_1_LINK_STATUS2_BASE_IDX                                                              5
#define regBIFPLR1_1_SLOT_CAP2                                                                          0x3fff7bfc2823
#define regBIFPLR1_1_SLOT_CAP2_BASE_IDX                                                                 5
#define regBIFPLR1_1_SLOT_CNTL2                                                                         0x3fff7bfc2824
#define regBIFPLR1_1_SLOT_CNTL2_BASE_IDX                                                                5
#define regBIFPLR1_1_SLOT_STATUS2                                                                       0x3fff7bfc2824
#define regBIFPLR1_1_SLOT_STATUS2_BASE_IDX                                                              5
#define regBIFPLR1_1_MSI_CAP_LIST                                                                       0x3fff7bfc2828
#define regBIFPLR1_1_MSI_CAP_LIST_BASE_IDX                                                              5
#define regBIFPLR1_1_MSI_MSG_CNTL                                                                       0x3fff7bfc2828
#define regBIFPLR1_1_MSI_MSG_CNTL_BASE_IDX                                                              5
#define regBIFPLR1_1_MSI_MSG_ADDR_LO                                                                    0x3fff7bfc2829
#define regBIFPLR1_1_MSI_MSG_ADDR_LO_BASE_IDX                                                           5
#define regBIFPLR1_1_MSI_MSG_ADDR_HI                                                                    0x3fff7bfc282a
#define regBIFPLR1_1_MSI_MSG_ADDR_HI_BASE_IDX                                                           5
#define regBIFPLR1_1_MSI_MSG_DATA                                                                       0x3fff7bfc282a
#define regBIFPLR1_1_MSI_MSG_DATA_BASE_IDX                                                              5
#define regBIFPLR1_1_MSI_MSG_DATA_64                                                                    0x3fff7bfc282b
#define regBIFPLR1_1_MSI_MSG_DATA_64_BASE_IDX                                                           5
#define regBIFPLR1_1_SSID_CAP_LIST                                                                      0x3fff7bfc2830
#define regBIFPLR1_1_SSID_CAP_LIST_BASE_IDX                                                             5
#define regBIFPLR1_1_SSID_CAP                                                                           0x3fff7bfc2831
#define regBIFPLR1_1_SSID_CAP_BASE_IDX                                                                  5
#define regBIFPLR1_1_MSI_MAP_CAP_LIST                                                                   0x3fff7bfc2832
#define regBIFPLR1_1_MSI_MAP_CAP_LIST_BASE_IDX                                                          5
#define regBIFPLR1_1_MSI_MAP_CAP                                                                        0x3fff7bfc2832
#define regBIFPLR1_1_MSI_MAP_CAP_BASE_IDX                                                               5
#define regBIFPLR1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                                  0x3fff7bfc2840
#define regBIFPLR1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIFPLR1_1_PCIE_VENDOR_SPECIFIC_HDR                                                           0x3fff7bfc2841
#define regBIFPLR1_1_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                                  5
#define regBIFPLR1_1_PCIE_VENDOR_SPECIFIC1                                                              0x3fff7bfc2842
#define regBIFPLR1_1_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                                     5
#define regBIFPLR1_1_PCIE_VENDOR_SPECIFIC2                                                              0x3fff7bfc2843
#define regBIFPLR1_1_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                                     5
#define regBIFPLR1_1_PCIE_VC_ENH_CAP_LIST                                                               0x3fff7bfc2844
#define regBIFPLR1_1_PCIE_VC_ENH_CAP_LIST_BASE_IDX                                                      5
#define regBIFPLR1_1_PCIE_PORT_VC_CAP_REG1                                                              0x3fff7bfc2845
#define regBIFPLR1_1_PCIE_PORT_VC_CAP_REG1_BASE_IDX                                                     5
#define regBIFPLR1_1_PCIE_PORT_VC_CAP_REG2                                                              0x3fff7bfc2846
#define regBIFPLR1_1_PCIE_PORT_VC_CAP_REG2_BASE_IDX                                                     5
#define regBIFPLR1_1_PCIE_PORT_VC_CNTL                                                                  0x3fff7bfc2847
#define regBIFPLR1_1_PCIE_PORT_VC_CNTL_BASE_IDX                                                         5
#define regBIFPLR1_1_PCIE_PORT_VC_STATUS                                                                0x3fff7bfc2847
#define regBIFPLR1_1_PCIE_PORT_VC_STATUS_BASE_IDX                                                       5
#define regBIFPLR1_1_PCIE_VC0_RESOURCE_CAP                                                              0x3fff7bfc2848
#define regBIFPLR1_1_PCIE_VC0_RESOURCE_CAP_BASE_IDX                                                     5
#define regBIFPLR1_1_PCIE_VC0_RESOURCE_CNTL                                                             0x3fff7bfc2849
#define regBIFPLR1_1_PCIE_VC0_RESOURCE_CNTL_BASE_IDX                                                    5
#define regBIFPLR1_1_PCIE_VC0_RESOURCE_STATUS                                                           0x3fff7bfc284a
#define regBIFPLR1_1_PCIE_VC0_RESOURCE_STATUS_BASE_IDX                                                  5
#define regBIFPLR1_1_PCIE_VC1_RESOURCE_CAP                                                              0x3fff7bfc284b
#define regBIFPLR1_1_PCIE_VC1_RESOURCE_CAP_BASE_IDX                                                     5
#define regBIFPLR1_1_PCIE_VC1_RESOURCE_CNTL                                                             0x3fff7bfc284c
#define regBIFPLR1_1_PCIE_VC1_RESOURCE_CNTL_BASE_IDX                                                    5
#define regBIFPLR1_1_PCIE_VC1_RESOURCE_STATUS                                                           0x3fff7bfc284d
#define regBIFPLR1_1_PCIE_VC1_RESOURCE_STATUS_BASE_IDX                                                  5
#define regBIFPLR1_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                                   0x3fff7bfc2850
#define regBIFPLR1_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX                                          5
#define regBIFPLR1_1_PCIE_DEV_SERIAL_NUM_DW1                                                            0x3fff7bfc2851
#define regBIFPLR1_1_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX                                                   5
#define regBIFPLR1_1_PCIE_DEV_SERIAL_NUM_DW2                                                            0x3fff7bfc2852
#define regBIFPLR1_1_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX                                                   5
#define regBIFPLR1_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                                      0x3fff7bfc2854
#define regBIFPLR1_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                             5
#define regBIFPLR1_1_PCIE_UNCORR_ERR_STATUS                                                             0x3fff7bfc2855
#define regBIFPLR1_1_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                                    5
#define regBIFPLR1_1_PCIE_UNCORR_ERR_MASK                                                               0x3fff7bfc2856
#define regBIFPLR1_1_PCIE_UNCORR_ERR_MASK_BASE_IDX                                                      5
#define regBIFPLR1_1_PCIE_UNCORR_ERR_SEVERITY                                                           0x3fff7bfc2857
#define regBIFPLR1_1_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                                  5
#define regBIFPLR1_1_PCIE_CORR_ERR_STATUS                                                               0x3fff7bfc2858
#define regBIFPLR1_1_PCIE_CORR_ERR_STATUS_BASE_IDX                                                      5
#define regBIFPLR1_1_PCIE_CORR_ERR_MASK                                                                 0x3fff7bfc2859
#define regBIFPLR1_1_PCIE_CORR_ERR_MASK_BASE_IDX                                                        5
#define regBIFPLR1_1_PCIE_ADV_ERR_CAP_CNTL                                                              0x3fff7bfc285a
#define regBIFPLR1_1_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                                     5
#define regBIFPLR1_1_PCIE_HDR_LOG0                                                                      0x3fff7bfc285b
#define regBIFPLR1_1_PCIE_HDR_LOG0_BASE_IDX                                                             5
#define regBIFPLR1_1_PCIE_HDR_LOG1                                                                      0x3fff7bfc285c
#define regBIFPLR1_1_PCIE_HDR_LOG1_BASE_IDX                                                             5
#define regBIFPLR1_1_PCIE_HDR_LOG2                                                                      0x3fff7bfc285d
#define regBIFPLR1_1_PCIE_HDR_LOG2_BASE_IDX                                                             5
#define regBIFPLR1_1_PCIE_HDR_LOG3                                                                      0x3fff7bfc285e
#define regBIFPLR1_1_PCIE_HDR_LOG3_BASE_IDX                                                             5
#define regBIFPLR1_1_PCIE_ROOT_ERR_CMD                                                                  0x3fff7bfc285f
#define regBIFPLR1_1_PCIE_ROOT_ERR_CMD_BASE_IDX                                                         5
#define regBIFPLR1_1_PCIE_ROOT_ERR_STATUS                                                               0x3fff7bfc2860
#define regBIFPLR1_1_PCIE_ROOT_ERR_STATUS_BASE_IDX                                                      5
#define regBIFPLR1_1_PCIE_ERR_SRC_ID                                                                    0x3fff7bfc2861
#define regBIFPLR1_1_PCIE_ERR_SRC_ID_BASE_IDX                                                           5
#define regBIFPLR1_1_PCIE_TLP_PREFIX_LOG0                                                               0x3fff7bfc2862
#define regBIFPLR1_1_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                                      5
#define regBIFPLR1_1_PCIE_TLP_PREFIX_LOG1                                                               0x3fff7bfc2863
#define regBIFPLR1_1_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                                      5
#define regBIFPLR1_1_PCIE_TLP_PREFIX_LOG2                                                               0x3fff7bfc2864
#define regBIFPLR1_1_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                                      5
#define regBIFPLR1_1_PCIE_TLP_PREFIX_LOG3                                                               0x3fff7bfc2865
#define regBIFPLR1_1_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                                      5
#define regBIFPLR1_1_PCIE_SECONDARY_ENH_CAP_LIST                                                        0x3fff7bfc289c
#define regBIFPLR1_1_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX                                               5
#define regBIFPLR1_1_PCIE_LINK_CNTL3                                                                    0x3fff7bfc289d
#define regBIFPLR1_1_PCIE_LINK_CNTL3_BASE_IDX                                                           5
#define regBIFPLR1_1_PCIE_LANE_ERROR_STATUS                                                             0x3fff7bfc289e
#define regBIFPLR1_1_PCIE_LANE_ERROR_STATUS_BASE_IDX                                                    5
#define regBIFPLR1_1_PCIE_LANE_0_EQUALIZATION_CNTL                                                      0x3fff7bfc289f
#define regBIFPLR1_1_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR1_1_PCIE_LANE_1_EQUALIZATION_CNTL                                                      0x3fff7bfc289f
#define regBIFPLR1_1_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR1_1_PCIE_LANE_2_EQUALIZATION_CNTL                                                      0x3fff7bfc28a0
#define regBIFPLR1_1_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR1_1_PCIE_LANE_3_EQUALIZATION_CNTL                                                      0x3fff7bfc28a0
#define regBIFPLR1_1_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR1_1_PCIE_LANE_4_EQUALIZATION_CNTL                                                      0x3fff7bfc28a1
#define regBIFPLR1_1_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR1_1_PCIE_LANE_5_EQUALIZATION_CNTL                                                      0x3fff7bfc28a1
#define regBIFPLR1_1_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR1_1_PCIE_LANE_6_EQUALIZATION_CNTL                                                      0x3fff7bfc28a2
#define regBIFPLR1_1_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR1_1_PCIE_LANE_7_EQUALIZATION_CNTL                                                      0x3fff7bfc28a2
#define regBIFPLR1_1_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR1_1_PCIE_LANE_8_EQUALIZATION_CNTL                                                      0x3fff7bfc28a3
#define regBIFPLR1_1_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR1_1_PCIE_LANE_9_EQUALIZATION_CNTL                                                      0x3fff7bfc28a3
#define regBIFPLR1_1_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR1_1_PCIE_LANE_10_EQUALIZATION_CNTL                                                     0x3fff7bfc28a4
#define regBIFPLR1_1_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR1_1_PCIE_LANE_11_EQUALIZATION_CNTL                                                     0x3fff7bfc28a4
#define regBIFPLR1_1_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR1_1_PCIE_LANE_12_EQUALIZATION_CNTL                                                     0x3fff7bfc28a5
#define regBIFPLR1_1_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR1_1_PCIE_LANE_13_EQUALIZATION_CNTL                                                     0x3fff7bfc28a5
#define regBIFPLR1_1_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR1_1_PCIE_LANE_14_EQUALIZATION_CNTL                                                     0x3fff7bfc28a6
#define regBIFPLR1_1_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR1_1_PCIE_LANE_15_EQUALIZATION_CNTL                                                     0x3fff7bfc28a6
#define regBIFPLR1_1_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR1_1_PCIE_ACS_ENH_CAP_LIST                                                              0x3fff7bfc28a8
#define regBIFPLR1_1_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR1_1_PCIE_ACS_CAP                                                                       0x3fff7bfc28a9
#define regBIFPLR1_1_PCIE_ACS_CAP_BASE_IDX                                                              5
#define regBIFPLR1_1_PCIE_ACS_CNTL                                                                      0x3fff7bfc28a9
#define regBIFPLR1_1_PCIE_ACS_CNTL_BASE_IDX                                                             5
#define regBIFPLR1_1_PCIE_MC_ENH_CAP_LIST                                                               0x3fff7bfc28bc
#define regBIFPLR1_1_PCIE_MC_ENH_CAP_LIST_BASE_IDX                                                      5
#define regBIFPLR1_1_PCIE_MC_CAP                                                                        0x3fff7bfc28bd
#define regBIFPLR1_1_PCIE_MC_CAP_BASE_IDX                                                               5
#define regBIFPLR1_1_PCIE_MC_CNTL                                                                       0x3fff7bfc28bd
#define regBIFPLR1_1_PCIE_MC_CNTL_BASE_IDX                                                              5
#define regBIFPLR1_1_PCIE_MC_ADDR0                                                                      0x3fff7bfc28be
#define regBIFPLR1_1_PCIE_MC_ADDR0_BASE_IDX                                                             5
#define regBIFPLR1_1_PCIE_MC_ADDR1                                                                      0x3fff7bfc28bf
#define regBIFPLR1_1_PCIE_MC_ADDR1_BASE_IDX                                                             5
#define regBIFPLR1_1_PCIE_MC_RCV0                                                                       0x3fff7bfc28c0
#define regBIFPLR1_1_PCIE_MC_RCV0_BASE_IDX                                                              5
#define regBIFPLR1_1_PCIE_MC_RCV1                                                                       0x3fff7bfc28c1
#define regBIFPLR1_1_PCIE_MC_RCV1_BASE_IDX                                                              5
#define regBIFPLR1_1_PCIE_MC_BLOCK_ALL0                                                                 0x3fff7bfc28c2
#define regBIFPLR1_1_PCIE_MC_BLOCK_ALL0_BASE_IDX                                                        5
#define regBIFPLR1_1_PCIE_MC_BLOCK_ALL1                                                                 0x3fff7bfc28c3
#define regBIFPLR1_1_PCIE_MC_BLOCK_ALL1_BASE_IDX                                                        5
#define regBIFPLR1_1_PCIE_MC_BLOCK_UNTRANSLATED_0                                                       0x3fff7bfc28c4
#define regBIFPLR1_1_PCIE_MC_BLOCK_UNTRANSLATED_0_BASE_IDX                                              5
#define regBIFPLR1_1_PCIE_MC_BLOCK_UNTRANSLATED_1                                                       0x3fff7bfc28c5
#define regBIFPLR1_1_PCIE_MC_BLOCK_UNTRANSLATED_1_BASE_IDX                                              5
#define regBIFPLR1_1_PCIE_MC_OVERLAY_BAR0                                                               0x3fff7bfc28c6
#define regBIFPLR1_1_PCIE_MC_OVERLAY_BAR0_BASE_IDX                                                      5
#define regBIFPLR1_1_PCIE_MC_OVERLAY_BAR1                                                               0x3fff7bfc28c7
#define regBIFPLR1_1_PCIE_MC_OVERLAY_BAR1_BASE_IDX                                                      5
#define regBIFPLR1_1_PCIE_L1_PM_SUB_CAP_LIST                                                            0x3fff7bfc28dc
#define regBIFPLR1_1_PCIE_L1_PM_SUB_CAP_LIST_BASE_IDX                                                   5
#define regBIFPLR1_1_PCIE_L1_PM_SUB_CAP                                                                 0x3fff7bfc28dd
#define regBIFPLR1_1_PCIE_L1_PM_SUB_CAP_BASE_IDX                                                        5
#define regBIFPLR1_1_PCIE_L1_PM_SUB_CNTL                                                                0x3fff7bfc28de
#define regBIFPLR1_1_PCIE_L1_PM_SUB_CNTL_BASE_IDX                                                       5
#define regBIFPLR1_1_PCIE_L1_PM_SUB_CNTL2                                                               0x3fff7bfc28df
#define regBIFPLR1_1_PCIE_L1_PM_SUB_CNTL2_BASE_IDX                                                      5
#define regBIFPLR1_1_PCIE_DPC_ENH_CAP_LIST                                                              0x3fff7bfc28e0
#define regBIFPLR1_1_PCIE_DPC_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR1_1_PCIE_DPC_CAP_LIST                                                                  0x3fff7bfc28e1
#define regBIFPLR1_1_PCIE_DPC_CAP_LIST_BASE_IDX                                                         5
#define regBIFPLR1_1_PCIE_DPC_CNTL                                                                      0x3fff7bfc28e1
#define regBIFPLR1_1_PCIE_DPC_CNTL_BASE_IDX                                                             5
#define regBIFPLR1_1_PCIE_DPC_STATUS                                                                    0x3fff7bfc28e2
#define regBIFPLR1_1_PCIE_DPC_STATUS_BASE_IDX                                                           5
#define regBIFPLR1_1_PCIE_DPC_ERROR_SOURCE_ID                                                           0x3fff7bfc28e2
#define regBIFPLR1_1_PCIE_DPC_ERROR_SOURCE_ID_BASE_IDX                                                  5
#define regBIFPLR1_1_PCIE_RP_PIO_STATUS                                                                 0x3fff7bfc28e3
#define regBIFPLR1_1_PCIE_RP_PIO_STATUS_BASE_IDX                                                        5
#define regBIFPLR1_1_PCIE_RP_PIO_MASK                                                                   0x3fff7bfc28e4
#define regBIFPLR1_1_PCIE_RP_PIO_MASK_BASE_IDX                                                          5
#define regBIFPLR1_1_PCIE_RP_PIO_SEVERITY                                                               0x3fff7bfc28e5
#define regBIFPLR1_1_PCIE_RP_PIO_SEVERITY_BASE_IDX                                                      5
#define regBIFPLR1_1_PCIE_RP_PIO_SYSERROR                                                               0x3fff7bfc28e6
#define regBIFPLR1_1_PCIE_RP_PIO_SYSERROR_BASE_IDX                                                      5
#define regBIFPLR1_1_PCIE_RP_PIO_EXCEPTION                                                              0x3fff7bfc28e7
#define regBIFPLR1_1_PCIE_RP_PIO_EXCEPTION_BASE_IDX                                                     5
#define regBIFPLR1_1_PCIE_RP_PIO_HDR_LOG0                                                               0x3fff7bfc28e8
#define regBIFPLR1_1_PCIE_RP_PIO_HDR_LOG0_BASE_IDX                                                      5
#define regBIFPLR1_1_PCIE_RP_PIO_HDR_LOG1                                                               0x3fff7bfc28e9
#define regBIFPLR1_1_PCIE_RP_PIO_HDR_LOG1_BASE_IDX                                                      5
#define regBIFPLR1_1_PCIE_RP_PIO_HDR_LOG2                                                               0x3fff7bfc28ea
#define regBIFPLR1_1_PCIE_RP_PIO_HDR_LOG2_BASE_IDX                                                      5
#define regBIFPLR1_1_PCIE_RP_PIO_HDR_LOG3                                                               0x3fff7bfc28eb
#define regBIFPLR1_1_PCIE_RP_PIO_HDR_LOG3_BASE_IDX                                                      5
#define regBIFPLR1_1_PCIE_RP_PIO_PREFIX_LOG0                                                            0x3fff7bfc28ed
#define regBIFPLR1_1_PCIE_RP_PIO_PREFIX_LOG0_BASE_IDX                                                   5
#define regBIFPLR1_1_PCIE_RP_PIO_PREFIX_LOG1                                                            0x3fff7bfc28ee
#define regBIFPLR1_1_PCIE_RP_PIO_PREFIX_LOG1_BASE_IDX                                                   5
#define regBIFPLR1_1_PCIE_RP_PIO_PREFIX_LOG2                                                            0x3fff7bfc28ef
#define regBIFPLR1_1_PCIE_RP_PIO_PREFIX_LOG2_BASE_IDX                                                   5
#define regBIFPLR1_1_PCIE_RP_PIO_PREFIX_LOG3                                                            0x3fff7bfc28f0
#define regBIFPLR1_1_PCIE_RP_PIO_PREFIX_LOG3_BASE_IDX                                                   5
#define regBIFPLR1_1_PCIE_ESM_CAP_LIST                                                                  0x3fff7bfc28f1
#define regBIFPLR1_1_PCIE_ESM_CAP_LIST_BASE_IDX                                                         5
#define regBIFPLR1_1_PCIE_ESM_HEADER_1                                                                  0x3fff7bfc28f2
#define regBIFPLR1_1_PCIE_ESM_HEADER_1_BASE_IDX                                                         5
#define regBIFPLR1_1_PCIE_ESM_HEADER_2                                                                  0x3fff7bfc28f3
#define regBIFPLR1_1_PCIE_ESM_HEADER_2_BASE_IDX                                                         5
#define regBIFPLR1_1_PCIE_ESM_STATUS                                                                    0x3fff7bfc28f3
#define regBIFPLR1_1_PCIE_ESM_STATUS_BASE_IDX                                                           5
#define regBIFPLR1_1_PCIE_ESM_CTRL                                                                      0x3fff7bfc28f4
#define regBIFPLR1_1_PCIE_ESM_CTRL_BASE_IDX                                                             5
#define regBIFPLR1_1_PCIE_ESM_CAP_1                                                                     0x3fff7bfc28f5
#define regBIFPLR1_1_PCIE_ESM_CAP_1_BASE_IDX                                                            5
#define regBIFPLR1_1_PCIE_ESM_CAP_2                                                                     0x3fff7bfc28f6
#define regBIFPLR1_1_PCIE_ESM_CAP_2_BASE_IDX                                                            5
#define regBIFPLR1_1_PCIE_ESM_CAP_3                                                                     0x3fff7bfc28f7
#define regBIFPLR1_1_PCIE_ESM_CAP_3_BASE_IDX                                                            5
#define regBIFPLR1_1_PCIE_ESM_CAP_4                                                                     0x3fff7bfc28f8
#define regBIFPLR1_1_PCIE_ESM_CAP_4_BASE_IDX                                                            5
#define regBIFPLR1_1_PCIE_ESM_CAP_5                                                                     0x3fff7bfc28f9
#define regBIFPLR1_1_PCIE_ESM_CAP_5_BASE_IDX                                                            5
#define regBIFPLR1_1_PCIE_ESM_CAP_6                                                                     0x3fff7bfc28fa
#define regBIFPLR1_1_PCIE_ESM_CAP_6_BASE_IDX                                                            5
#define regBIFPLR1_1_PCIE_ESM_CAP_7                                                                     0x3fff7bfc28fb
#define regBIFPLR1_1_PCIE_ESM_CAP_7_BASE_IDX                                                            5
#define regBIFPLR1_1_PCIE_DLF_ENH_CAP_LIST                                                              0x3fff7bfc2900
#define regBIFPLR1_1_PCIE_DLF_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR1_1_DATA_LINK_FEATURE_CAP                                                              0x3fff7bfc2901
#define regBIFPLR1_1_DATA_LINK_FEATURE_CAP_BASE_IDX                                                     5
#define regBIFPLR1_1_DATA_LINK_FEATURE_STATUS                                                           0x3fff7bfc2902
#define regBIFPLR1_1_DATA_LINK_FEATURE_STATUS_BASE_IDX                                                  5
#define regBIFPLR1_1_PCIE_PHY_16GT_ENH_CAP_LIST                                                         0x3fff7bfc2904
#define regBIFPLR1_1_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX                                                5
#define regBIFPLR1_1_LINK_CAP_16GT                                                                      0x3fff7bfc2905
#define regBIFPLR1_1_LINK_CAP_16GT_BASE_IDX                                                             5
#define regBIFPLR1_1_LINK_CNTL_16GT                                                                     0x3fff7bfc2906
#define regBIFPLR1_1_LINK_CNTL_16GT_BASE_IDX                                                            5
#define regBIFPLR1_1_LINK_STATUS_16GT                                                                   0x3fff7bfc2907
#define regBIFPLR1_1_LINK_STATUS_16GT_BASE_IDX                                                          5
#define regBIFPLR1_1_LOCAL_PARITY_MISMATCH_STATUS_16GT                                                  0x3fff7bfc2908
#define regBIFPLR1_1_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                         5
#define regBIFPLR1_1_RTM1_PARITY_MISMATCH_STATUS_16GT                                                   0x3fff7bfc2909
#define regBIFPLR1_1_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                          5
#define regBIFPLR1_1_RTM2_PARITY_MISMATCH_STATUS_16GT                                                   0x3fff7bfc290a
#define regBIFPLR1_1_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                          5
#define regBIFPLR1_1_LANE_0_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc290c
#define regBIFPLR1_1_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR1_1_LANE_1_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc290c
#define regBIFPLR1_1_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR1_1_LANE_2_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc290c
#define regBIFPLR1_1_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR1_1_LANE_3_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc290c
#define regBIFPLR1_1_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR1_1_LANE_4_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc290d
#define regBIFPLR1_1_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR1_1_LANE_5_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc290d
#define regBIFPLR1_1_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR1_1_LANE_6_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc290d
#define regBIFPLR1_1_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR1_1_LANE_7_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc290d
#define regBIFPLR1_1_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR1_1_LANE_8_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc290e
#define regBIFPLR1_1_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR1_1_LANE_9_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc290e
#define regBIFPLR1_1_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR1_1_LANE_10_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc290e
#define regBIFPLR1_1_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR1_1_LANE_11_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc290e
#define regBIFPLR1_1_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR1_1_LANE_12_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc290f
#define regBIFPLR1_1_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR1_1_LANE_13_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc290f
#define regBIFPLR1_1_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR1_1_LANE_14_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc290f
#define regBIFPLR1_1_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR1_1_LANE_15_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc290f
#define regBIFPLR1_1_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR1_1_PCIE_MARGINING_ENH_CAP_LIST                                                        0x3fff7bfc2910
#define regBIFPLR1_1_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX                                               5
#define regBIFPLR1_1_MARGINING_PORT_CAP                                                                 0x3fff7bfc2911
#define regBIFPLR1_1_MARGINING_PORT_CAP_BASE_IDX                                                        5
#define regBIFPLR1_1_MARGINING_PORT_STATUS                                                              0x3fff7bfc2911
#define regBIFPLR1_1_MARGINING_PORT_STATUS_BASE_IDX                                                     5
#define regBIFPLR1_1_LANE_0_MARGINING_LANE_CNTL                                                         0x3fff7bfc2912
#define regBIFPLR1_1_LANE_0_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR1_1_LANE_0_MARGINING_LANE_STATUS                                                       0x3fff7bfc2912
#define regBIFPLR1_1_LANE_0_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR1_1_LANE_1_MARGINING_LANE_CNTL                                                         0x3fff7bfc2913
#define regBIFPLR1_1_LANE_1_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR1_1_LANE_1_MARGINING_LANE_STATUS                                                       0x3fff7bfc2913
#define regBIFPLR1_1_LANE_1_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR1_1_LANE_2_MARGINING_LANE_CNTL                                                         0x3fff7bfc2914
#define regBIFPLR1_1_LANE_2_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR1_1_LANE_2_MARGINING_LANE_STATUS                                                       0x3fff7bfc2914
#define regBIFPLR1_1_LANE_2_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR1_1_LANE_3_MARGINING_LANE_CNTL                                                         0x3fff7bfc2915
#define regBIFPLR1_1_LANE_3_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR1_1_LANE_3_MARGINING_LANE_STATUS                                                       0x3fff7bfc2915
#define regBIFPLR1_1_LANE_3_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR1_1_LANE_4_MARGINING_LANE_CNTL                                                         0x3fff7bfc2916
#define regBIFPLR1_1_LANE_4_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR1_1_LANE_4_MARGINING_LANE_STATUS                                                       0x3fff7bfc2916
#define regBIFPLR1_1_LANE_4_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR1_1_LANE_5_MARGINING_LANE_CNTL                                                         0x3fff7bfc2917
#define regBIFPLR1_1_LANE_5_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR1_1_LANE_5_MARGINING_LANE_STATUS                                                       0x3fff7bfc2917
#define regBIFPLR1_1_LANE_5_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR1_1_LANE_6_MARGINING_LANE_CNTL                                                         0x3fff7bfc2918
#define regBIFPLR1_1_LANE_6_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR1_1_LANE_6_MARGINING_LANE_STATUS                                                       0x3fff7bfc2918
#define regBIFPLR1_1_LANE_6_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR1_1_LANE_7_MARGINING_LANE_CNTL                                                         0x3fff7bfc2919
#define regBIFPLR1_1_LANE_7_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR1_1_LANE_7_MARGINING_LANE_STATUS                                                       0x3fff7bfc2919
#define regBIFPLR1_1_LANE_7_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR1_1_LANE_8_MARGINING_LANE_CNTL                                                         0x3fff7bfc291a
#define regBIFPLR1_1_LANE_8_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR1_1_LANE_8_MARGINING_LANE_STATUS                                                       0x3fff7bfc291a
#define regBIFPLR1_1_LANE_8_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR1_1_LANE_9_MARGINING_LANE_CNTL                                                         0x3fff7bfc291b
#define regBIFPLR1_1_LANE_9_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR1_1_LANE_9_MARGINING_LANE_STATUS                                                       0x3fff7bfc291b
#define regBIFPLR1_1_LANE_9_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR1_1_LANE_10_MARGINING_LANE_CNTL                                                        0x3fff7bfc291c
#define regBIFPLR1_1_LANE_10_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR1_1_LANE_10_MARGINING_LANE_STATUS                                                      0x3fff7bfc291c
#define regBIFPLR1_1_LANE_10_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR1_1_LANE_11_MARGINING_LANE_CNTL                                                        0x3fff7bfc291d
#define regBIFPLR1_1_LANE_11_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR1_1_LANE_11_MARGINING_LANE_STATUS                                                      0x3fff7bfc291d
#define regBIFPLR1_1_LANE_11_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR1_1_LANE_12_MARGINING_LANE_CNTL                                                        0x3fff7bfc291e
#define regBIFPLR1_1_LANE_12_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR1_1_LANE_12_MARGINING_LANE_STATUS                                                      0x3fff7bfc291e
#define regBIFPLR1_1_LANE_12_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR1_1_LANE_13_MARGINING_LANE_CNTL                                                        0x3fff7bfc291f
#define regBIFPLR1_1_LANE_13_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR1_1_LANE_13_MARGINING_LANE_STATUS                                                      0x3fff7bfc291f
#define regBIFPLR1_1_LANE_13_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR1_1_LANE_14_MARGINING_LANE_CNTL                                                        0x3fff7bfc2920
#define regBIFPLR1_1_LANE_14_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR1_1_LANE_14_MARGINING_LANE_STATUS                                                      0x3fff7bfc2920
#define regBIFPLR1_1_LANE_14_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR1_1_LANE_15_MARGINING_LANE_CNTL                                                        0x3fff7bfc2921
#define regBIFPLR1_1_LANE_15_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR1_1_LANE_15_MARGINING_LANE_STATUS                                                      0x3fff7bfc2921
#define regBIFPLR1_1_LANE_15_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR1_1_PCIE_CCIX_CAP_LIST                                                                 0x3fff7bfc2922
#define regBIFPLR1_1_PCIE_CCIX_CAP_LIST_BASE_IDX                                                        5
#define regBIFPLR1_1_PCIE_CCIX_HEADER_1                                                                 0x3fff7bfc2923
#define regBIFPLR1_1_PCIE_CCIX_HEADER_1_BASE_IDX                                                        5
#define regBIFPLR1_1_PCIE_CCIX_HEADER_2                                                                 0x3fff7bfc2924
#define regBIFPLR1_1_PCIE_CCIX_HEADER_2_BASE_IDX                                                        5
#define regBIFPLR1_1_PCIE_CCIX_CAP                                                                      0x3fff7bfc2924
#define regBIFPLR1_1_PCIE_CCIX_CAP_BASE_IDX                                                             5
#define regBIFPLR1_1_PCIE_CCIX_ESM_REQD_CAP                                                             0x3fff7bfc2925
#define regBIFPLR1_1_PCIE_CCIX_ESM_REQD_CAP_BASE_IDX                                                    5
#define regBIFPLR1_1_PCIE_CCIX_ESM_OPTL_CAP                                                             0x3fff7bfc2926
#define regBIFPLR1_1_PCIE_CCIX_ESM_OPTL_CAP_BASE_IDX                                                    5
#define regBIFPLR1_1_PCIE_CCIX_ESM_STATUS                                                               0x3fff7bfc2927
#define regBIFPLR1_1_PCIE_CCIX_ESM_STATUS_BASE_IDX                                                      5
#define regBIFPLR1_1_PCIE_CCIX_ESM_CNTL                                                                 0x3fff7bfc2928
#define regBIFPLR1_1_PCIE_CCIX_ESM_CNTL_BASE_IDX                                                        5
#define regBIFPLR1_1_ESM_LANE_0_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc2929
#define regBIFPLR1_1_ESM_LANE_0_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR1_1_ESM_LANE_1_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc2929
#define regBIFPLR1_1_ESM_LANE_1_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR1_1_ESM_LANE_2_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc2929
#define regBIFPLR1_1_ESM_LANE_2_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR1_1_ESM_LANE_3_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc2929
#define regBIFPLR1_1_ESM_LANE_3_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR1_1_ESM_LANE_4_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc292a
#define regBIFPLR1_1_ESM_LANE_4_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR1_1_ESM_LANE_5_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc292a
#define regBIFPLR1_1_ESM_LANE_5_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR1_1_ESM_LANE_6_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc292a
#define regBIFPLR1_1_ESM_LANE_6_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR1_1_ESM_LANE_7_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc292a
#define regBIFPLR1_1_ESM_LANE_7_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR1_1_ESM_LANE_8_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc292b
#define regBIFPLR1_1_ESM_LANE_8_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR1_1_ESM_LANE_9_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc292b
#define regBIFPLR1_1_ESM_LANE_9_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR1_1_ESM_LANE_10_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc292b
#define regBIFPLR1_1_ESM_LANE_10_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR1_1_ESM_LANE_11_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc292b
#define regBIFPLR1_1_ESM_LANE_11_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR1_1_ESM_LANE_12_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc292c
#define regBIFPLR1_1_ESM_LANE_12_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR1_1_ESM_LANE_13_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc292c
#define regBIFPLR1_1_ESM_LANE_13_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR1_1_ESM_LANE_14_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc292c
#define regBIFPLR1_1_ESM_LANE_14_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR1_1_ESM_LANE_15_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc292c
#define regBIFPLR1_1_ESM_LANE_15_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR1_1_ESM_LANE_0_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc292d
#define regBIFPLR1_1_ESM_LANE_0_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR1_1_ESM_LANE_1_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc292d
#define regBIFPLR1_1_ESM_LANE_1_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR1_1_ESM_LANE_2_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc292d
#define regBIFPLR1_1_ESM_LANE_2_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR1_1_ESM_LANE_3_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc292d
#define regBIFPLR1_1_ESM_LANE_3_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR1_1_ESM_LANE_4_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc292e
#define regBIFPLR1_1_ESM_LANE_4_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR1_1_ESM_LANE_5_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc292e
#define regBIFPLR1_1_ESM_LANE_5_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR1_1_ESM_LANE_6_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc292e
#define regBIFPLR1_1_ESM_LANE_6_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR1_1_ESM_LANE_7_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc292e
#define regBIFPLR1_1_ESM_LANE_7_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR1_1_ESM_LANE_8_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc292f
#define regBIFPLR1_1_ESM_LANE_8_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR1_1_ESM_LANE_9_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc292f
#define regBIFPLR1_1_ESM_LANE_9_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR1_1_ESM_LANE_10_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc292f
#define regBIFPLR1_1_ESM_LANE_10_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR1_1_ESM_LANE_11_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc292f
#define regBIFPLR1_1_ESM_LANE_11_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR1_1_ESM_LANE_12_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc2930
#define regBIFPLR1_1_ESM_LANE_12_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR1_1_ESM_LANE_13_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc2930
#define regBIFPLR1_1_ESM_LANE_13_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR1_1_ESM_LANE_14_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc2930
#define regBIFPLR1_1_ESM_LANE_14_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR1_1_ESM_LANE_15_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc2930
#define regBIFPLR1_1_ESM_LANE_15_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR1_1_PCIE_CCIX_TRANS_CAP                                                                0x3fff7bfc2931
#define regBIFPLR1_1_PCIE_CCIX_TRANS_CAP_BASE_IDX                                                       5
#define regBIFPLR1_1_PCIE_CCIX_TRANS_CNTL                                                               0x3fff7bfc2932
#define regBIFPLR1_1_PCIE_CCIX_TRANS_CNTL_BASE_IDX                                                      5


// addressBlock: nbio_pcie0_bifplr2_cfgdecp
// base address: 0xfffe0000b000
#define regBIFPLR2_1_VENDOR_ID                                                                          0x3fff7bfc2c00
#define regBIFPLR2_1_VENDOR_ID_BASE_IDX                                                                 5
#define regBIFPLR2_1_DEVICE_ID                                                                          0x3fff7bfc2c00
#define regBIFPLR2_1_DEVICE_ID_BASE_IDX                                                                 5
#define regBIFPLR2_1_COMMAND                                                                            0x3fff7bfc2c01
#define regBIFPLR2_1_COMMAND_BASE_IDX                                                                   5
#define regBIFPLR2_1_STATUS                                                                             0x3fff7bfc2c01
#define regBIFPLR2_1_STATUS_BASE_IDX                                                                    5
#define regBIFPLR2_1_REVISION_ID                                                                        0x3fff7bfc2c02
#define regBIFPLR2_1_REVISION_ID_BASE_IDX                                                               5
#define regBIFPLR2_1_PROG_INTERFACE                                                                     0x3fff7bfc2c02
#define regBIFPLR2_1_PROG_INTERFACE_BASE_IDX                                                            5
#define regBIFPLR2_1_SUB_CLASS                                                                          0x3fff7bfc2c02
#define regBIFPLR2_1_SUB_CLASS_BASE_IDX                                                                 5
#define regBIFPLR2_1_BASE_CLASS                                                                         0x3fff7bfc2c02
#define regBIFPLR2_1_BASE_CLASS_BASE_IDX                                                                5
#define regBIFPLR2_1_CACHE_LINE                                                                         0x3fff7bfc2c03
#define regBIFPLR2_1_CACHE_LINE_BASE_IDX                                                                5
#define regBIFPLR2_1_LATENCY                                                                            0x3fff7bfc2c03
#define regBIFPLR2_1_LATENCY_BASE_IDX                                                                   5
#define regBIFPLR2_1_HEADER                                                                             0x3fff7bfc2c03
#define regBIFPLR2_1_HEADER_BASE_IDX                                                                    5
#define regBIFPLR2_1_BIST                                                                               0x3fff7bfc2c03
#define regBIFPLR2_1_BIST_BASE_IDX                                                                      5
#define regBIFPLR2_1_SUB_BUS_NUMBER_LATENCY                                                             0x3fff7bfc2c06
#define regBIFPLR2_1_SUB_BUS_NUMBER_LATENCY_BASE_IDX                                                    5
#define regBIFPLR2_1_IO_BASE_LIMIT                                                                      0x3fff7bfc2c07
#define regBIFPLR2_1_IO_BASE_LIMIT_BASE_IDX                                                             5
#define regBIFPLR2_1_SECONDARY_STATUS                                                                   0x3fff7bfc2c07
#define regBIFPLR2_1_SECONDARY_STATUS_BASE_IDX                                                          5
#define regBIFPLR2_1_MEM_BASE_LIMIT                                                                     0x3fff7bfc2c08
#define regBIFPLR2_1_MEM_BASE_LIMIT_BASE_IDX                                                            5
#define regBIFPLR2_1_PREF_BASE_LIMIT                                                                    0x3fff7bfc2c09
#define regBIFPLR2_1_PREF_BASE_LIMIT_BASE_IDX                                                           5
#define regBIFPLR2_1_PREF_BASE_UPPER                                                                    0x3fff7bfc2c0a
#define regBIFPLR2_1_PREF_BASE_UPPER_BASE_IDX                                                           5
#define regBIFPLR2_1_PREF_LIMIT_UPPER                                                                   0x3fff7bfc2c0b
#define regBIFPLR2_1_PREF_LIMIT_UPPER_BASE_IDX                                                          5
#define regBIFPLR2_1_IO_BASE_LIMIT_HI                                                                   0x3fff7bfc2c0c
#define regBIFPLR2_1_IO_BASE_LIMIT_HI_BASE_IDX                                                          5
#define regBIFPLR2_1_CAP_PTR                                                                            0x3fff7bfc2c0d
#define regBIFPLR2_1_CAP_PTR_BASE_IDX                                                                   5
#define regBIFPLR2_1_ROM_BASE_ADDR                                                                      0x3fff7bfc2c0e
#define regBIFPLR2_1_ROM_BASE_ADDR_BASE_IDX                                                             5
#define regBIFPLR2_1_INTERRUPT_LINE                                                                     0x3fff7bfc2c0f
#define regBIFPLR2_1_INTERRUPT_LINE_BASE_IDX                                                            5
#define regBIFPLR2_1_INTERRUPT_PIN                                                                      0x3fff7bfc2c0f
#define regBIFPLR2_1_INTERRUPT_PIN_BASE_IDX                                                             5
#define regBIFPLR2_1_IRQ_BRIDGE_CNTL                                                                    0x3fff7bfc2c0f
#define regBIFPLR2_1_IRQ_BRIDGE_CNTL_BASE_IDX                                                           5
#define regBIFPLR2_1_EXT_BRIDGE_CNTL                                                                    0x3fff7bfc2c10
#define regBIFPLR2_1_EXT_BRIDGE_CNTL_BASE_IDX                                                           5
#define regBIFPLR2_1_VENDOR_CAP_LIST                                                                    0x3fff7bfc2c12
#define regBIFPLR2_1_VENDOR_CAP_LIST_BASE_IDX                                                           5
#define regBIFPLR2_1_ADAPTER_ID_W                                                                       0x3fff7bfc2c13
#define regBIFPLR2_1_ADAPTER_ID_W_BASE_IDX                                                              5
#define regBIFPLR2_1_PMI_CAP_LIST                                                                       0x3fff7bfc2c14
#define regBIFPLR2_1_PMI_CAP_LIST_BASE_IDX                                                              5
#define regBIFPLR2_1_PMI_CAP                                                                            0x3fff7bfc2c14
#define regBIFPLR2_1_PMI_CAP_BASE_IDX                                                                   5
#define regBIFPLR2_1_PMI_STATUS_CNTL                                                                    0x3fff7bfc2c15
#define regBIFPLR2_1_PMI_STATUS_CNTL_BASE_IDX                                                           5
#define regBIFPLR2_1_PCIE_CAP_LIST                                                                      0x3fff7bfc2c16
#define regBIFPLR2_1_PCIE_CAP_LIST_BASE_IDX                                                             5
#define regBIFPLR2_1_PCIE_CAP                                                                           0x3fff7bfc2c16
#define regBIFPLR2_1_PCIE_CAP_BASE_IDX                                                                  5
#define regBIFPLR2_1_DEVICE_CAP                                                                         0x3fff7bfc2c17
#define regBIFPLR2_1_DEVICE_CAP_BASE_IDX                                                                5
#define regBIFPLR2_1_DEVICE_CNTL                                                                        0x3fff7bfc2c18
#define regBIFPLR2_1_DEVICE_CNTL_BASE_IDX                                                               5
#define regBIFPLR2_1_DEVICE_STATUS                                                                      0x3fff7bfc2c18
#define regBIFPLR2_1_DEVICE_STATUS_BASE_IDX                                                             5
#define regBIFPLR2_1_LINK_CAP                                                                           0x3fff7bfc2c19
#define regBIFPLR2_1_LINK_CAP_BASE_IDX                                                                  5
#define regBIFPLR2_1_LINK_CNTL                                                                          0x3fff7bfc2c1a
#define regBIFPLR2_1_LINK_CNTL_BASE_IDX                                                                 5
#define regBIFPLR2_1_LINK_STATUS                                                                        0x3fff7bfc2c1a
#define regBIFPLR2_1_LINK_STATUS_BASE_IDX                                                               5
#define regBIFPLR2_1_SLOT_CAP                                                                           0x3fff7bfc2c1b
#define regBIFPLR2_1_SLOT_CAP_BASE_IDX                                                                  5
#define regBIFPLR2_1_SLOT_CNTL                                                                          0x3fff7bfc2c1c
#define regBIFPLR2_1_SLOT_CNTL_BASE_IDX                                                                 5
#define regBIFPLR2_1_SLOT_STATUS                                                                        0x3fff7bfc2c1c
#define regBIFPLR2_1_SLOT_STATUS_BASE_IDX                                                               5
#define regBIFPLR2_1_ROOT_CNTL                                                                          0x3fff7bfc2c1d
#define regBIFPLR2_1_ROOT_CNTL_BASE_IDX                                                                 5
#define regBIFPLR2_1_ROOT_CAP                                                                           0x3fff7bfc2c1d
#define regBIFPLR2_1_ROOT_CAP_BASE_IDX                                                                  5
#define regBIFPLR2_1_ROOT_STATUS                                                                        0x3fff7bfc2c1e
#define regBIFPLR2_1_ROOT_STATUS_BASE_IDX                                                               5
#define regBIFPLR2_1_DEVICE_CAP2                                                                        0x3fff7bfc2c1f
#define regBIFPLR2_1_DEVICE_CAP2_BASE_IDX                                                               5
#define regBIFPLR2_1_DEVICE_CNTL2                                                                       0x3fff7bfc2c20
#define regBIFPLR2_1_DEVICE_CNTL2_BASE_IDX                                                              5
#define regBIFPLR2_1_DEVICE_STATUS2                                                                     0x3fff7bfc2c20
#define regBIFPLR2_1_DEVICE_STATUS2_BASE_IDX                                                            5
#define regBIFPLR2_1_LINK_CAP2                                                                          0x3fff7bfc2c21
#define regBIFPLR2_1_LINK_CAP2_BASE_IDX                                                                 5
#define regBIFPLR2_1_LINK_CNTL2                                                                         0x3fff7bfc2c22
#define regBIFPLR2_1_LINK_CNTL2_BASE_IDX                                                                5
#define regBIFPLR2_1_LINK_STATUS2                                                                       0x3fff7bfc2c22
#define regBIFPLR2_1_LINK_STATUS2_BASE_IDX                                                              5
#define regBIFPLR2_1_SLOT_CAP2                                                                          0x3fff7bfc2c23
#define regBIFPLR2_1_SLOT_CAP2_BASE_IDX                                                                 5
#define regBIFPLR2_1_SLOT_CNTL2                                                                         0x3fff7bfc2c24
#define regBIFPLR2_1_SLOT_CNTL2_BASE_IDX                                                                5
#define regBIFPLR2_1_SLOT_STATUS2                                                                       0x3fff7bfc2c24
#define regBIFPLR2_1_SLOT_STATUS2_BASE_IDX                                                              5
#define regBIFPLR2_1_MSI_CAP_LIST                                                                       0x3fff7bfc2c28
#define regBIFPLR2_1_MSI_CAP_LIST_BASE_IDX                                                              5
#define regBIFPLR2_1_MSI_MSG_CNTL                                                                       0x3fff7bfc2c28
#define regBIFPLR2_1_MSI_MSG_CNTL_BASE_IDX                                                              5
#define regBIFPLR2_1_MSI_MSG_ADDR_LO                                                                    0x3fff7bfc2c29
#define regBIFPLR2_1_MSI_MSG_ADDR_LO_BASE_IDX                                                           5
#define regBIFPLR2_1_MSI_MSG_ADDR_HI                                                                    0x3fff7bfc2c2a
#define regBIFPLR2_1_MSI_MSG_ADDR_HI_BASE_IDX                                                           5
#define regBIFPLR2_1_MSI_MSG_DATA                                                                       0x3fff7bfc2c2a
#define regBIFPLR2_1_MSI_MSG_DATA_BASE_IDX                                                              5
#define regBIFPLR2_1_MSI_MSG_DATA_64                                                                    0x3fff7bfc2c2b
#define regBIFPLR2_1_MSI_MSG_DATA_64_BASE_IDX                                                           5
#define regBIFPLR2_1_SSID_CAP_LIST                                                                      0x3fff7bfc2c30
#define regBIFPLR2_1_SSID_CAP_LIST_BASE_IDX                                                             5
#define regBIFPLR2_1_SSID_CAP                                                                           0x3fff7bfc2c31
#define regBIFPLR2_1_SSID_CAP_BASE_IDX                                                                  5
#define regBIFPLR2_1_MSI_MAP_CAP_LIST                                                                   0x3fff7bfc2c32
#define regBIFPLR2_1_MSI_MAP_CAP_LIST_BASE_IDX                                                          5
#define regBIFPLR2_1_MSI_MAP_CAP                                                                        0x3fff7bfc2c32
#define regBIFPLR2_1_MSI_MAP_CAP_BASE_IDX                                                               5
#define regBIFPLR2_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                                  0x3fff7bfc2c40
#define regBIFPLR2_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIFPLR2_1_PCIE_VENDOR_SPECIFIC_HDR                                                           0x3fff7bfc2c41
#define regBIFPLR2_1_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                                  5
#define regBIFPLR2_1_PCIE_VENDOR_SPECIFIC1                                                              0x3fff7bfc2c42
#define regBIFPLR2_1_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                                     5
#define regBIFPLR2_1_PCIE_VENDOR_SPECIFIC2                                                              0x3fff7bfc2c43
#define regBIFPLR2_1_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                                     5
#define regBIFPLR2_1_PCIE_VC_ENH_CAP_LIST                                                               0x3fff7bfc2c44
#define regBIFPLR2_1_PCIE_VC_ENH_CAP_LIST_BASE_IDX                                                      5
#define regBIFPLR2_1_PCIE_PORT_VC_CAP_REG1                                                              0x3fff7bfc2c45
#define regBIFPLR2_1_PCIE_PORT_VC_CAP_REG1_BASE_IDX                                                     5
#define regBIFPLR2_1_PCIE_PORT_VC_CAP_REG2                                                              0x3fff7bfc2c46
#define regBIFPLR2_1_PCIE_PORT_VC_CAP_REG2_BASE_IDX                                                     5
#define regBIFPLR2_1_PCIE_PORT_VC_CNTL                                                                  0x3fff7bfc2c47
#define regBIFPLR2_1_PCIE_PORT_VC_CNTL_BASE_IDX                                                         5
#define regBIFPLR2_1_PCIE_PORT_VC_STATUS                                                                0x3fff7bfc2c47
#define regBIFPLR2_1_PCIE_PORT_VC_STATUS_BASE_IDX                                                       5
#define regBIFPLR2_1_PCIE_VC0_RESOURCE_CAP                                                              0x3fff7bfc2c48
#define regBIFPLR2_1_PCIE_VC0_RESOURCE_CAP_BASE_IDX                                                     5
#define regBIFPLR2_1_PCIE_VC0_RESOURCE_CNTL                                                             0x3fff7bfc2c49
#define regBIFPLR2_1_PCIE_VC0_RESOURCE_CNTL_BASE_IDX                                                    5
#define regBIFPLR2_1_PCIE_VC0_RESOURCE_STATUS                                                           0x3fff7bfc2c4a
#define regBIFPLR2_1_PCIE_VC0_RESOURCE_STATUS_BASE_IDX                                                  5
#define regBIFPLR2_1_PCIE_VC1_RESOURCE_CAP                                                              0x3fff7bfc2c4b
#define regBIFPLR2_1_PCIE_VC1_RESOURCE_CAP_BASE_IDX                                                     5
#define regBIFPLR2_1_PCIE_VC1_RESOURCE_CNTL                                                             0x3fff7bfc2c4c
#define regBIFPLR2_1_PCIE_VC1_RESOURCE_CNTL_BASE_IDX                                                    5
#define regBIFPLR2_1_PCIE_VC1_RESOURCE_STATUS                                                           0x3fff7bfc2c4d
#define regBIFPLR2_1_PCIE_VC1_RESOURCE_STATUS_BASE_IDX                                                  5
#define regBIFPLR2_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                                   0x3fff7bfc2c50
#define regBIFPLR2_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX                                          5
#define regBIFPLR2_1_PCIE_DEV_SERIAL_NUM_DW1                                                            0x3fff7bfc2c51
#define regBIFPLR2_1_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX                                                   5
#define regBIFPLR2_1_PCIE_DEV_SERIAL_NUM_DW2                                                            0x3fff7bfc2c52
#define regBIFPLR2_1_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX                                                   5
#define regBIFPLR2_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                                      0x3fff7bfc2c54
#define regBIFPLR2_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                             5
#define regBIFPLR2_1_PCIE_UNCORR_ERR_STATUS                                                             0x3fff7bfc2c55
#define regBIFPLR2_1_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                                    5
#define regBIFPLR2_1_PCIE_UNCORR_ERR_MASK                                                               0x3fff7bfc2c56
#define regBIFPLR2_1_PCIE_UNCORR_ERR_MASK_BASE_IDX                                                      5
#define regBIFPLR2_1_PCIE_UNCORR_ERR_SEVERITY                                                           0x3fff7bfc2c57
#define regBIFPLR2_1_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                                  5
#define regBIFPLR2_1_PCIE_CORR_ERR_STATUS                                                               0x3fff7bfc2c58
#define regBIFPLR2_1_PCIE_CORR_ERR_STATUS_BASE_IDX                                                      5
#define regBIFPLR2_1_PCIE_CORR_ERR_MASK                                                                 0x3fff7bfc2c59
#define regBIFPLR2_1_PCIE_CORR_ERR_MASK_BASE_IDX                                                        5
#define regBIFPLR2_1_PCIE_ADV_ERR_CAP_CNTL                                                              0x3fff7bfc2c5a
#define regBIFPLR2_1_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                                     5
#define regBIFPLR2_1_PCIE_HDR_LOG0                                                                      0x3fff7bfc2c5b
#define regBIFPLR2_1_PCIE_HDR_LOG0_BASE_IDX                                                             5
#define regBIFPLR2_1_PCIE_HDR_LOG1                                                                      0x3fff7bfc2c5c
#define regBIFPLR2_1_PCIE_HDR_LOG1_BASE_IDX                                                             5
#define regBIFPLR2_1_PCIE_HDR_LOG2                                                                      0x3fff7bfc2c5d
#define regBIFPLR2_1_PCIE_HDR_LOG2_BASE_IDX                                                             5
#define regBIFPLR2_1_PCIE_HDR_LOG3                                                                      0x3fff7bfc2c5e
#define regBIFPLR2_1_PCIE_HDR_LOG3_BASE_IDX                                                             5
#define regBIFPLR2_1_PCIE_ROOT_ERR_CMD                                                                  0x3fff7bfc2c5f
#define regBIFPLR2_1_PCIE_ROOT_ERR_CMD_BASE_IDX                                                         5
#define regBIFPLR2_1_PCIE_ROOT_ERR_STATUS                                                               0x3fff7bfc2c60
#define regBIFPLR2_1_PCIE_ROOT_ERR_STATUS_BASE_IDX                                                      5
#define regBIFPLR2_1_PCIE_ERR_SRC_ID                                                                    0x3fff7bfc2c61
#define regBIFPLR2_1_PCIE_ERR_SRC_ID_BASE_IDX                                                           5
#define regBIFPLR2_1_PCIE_TLP_PREFIX_LOG0                                                               0x3fff7bfc2c62
#define regBIFPLR2_1_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                                      5
#define regBIFPLR2_1_PCIE_TLP_PREFIX_LOG1                                                               0x3fff7bfc2c63
#define regBIFPLR2_1_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                                      5
#define regBIFPLR2_1_PCIE_TLP_PREFIX_LOG2                                                               0x3fff7bfc2c64
#define regBIFPLR2_1_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                                      5
#define regBIFPLR2_1_PCIE_TLP_PREFIX_LOG3                                                               0x3fff7bfc2c65
#define regBIFPLR2_1_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                                      5
#define regBIFPLR2_1_PCIE_SECONDARY_ENH_CAP_LIST                                                        0x3fff7bfc2c9c
#define regBIFPLR2_1_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX                                               5
#define regBIFPLR2_1_PCIE_LINK_CNTL3                                                                    0x3fff7bfc2c9d
#define regBIFPLR2_1_PCIE_LINK_CNTL3_BASE_IDX                                                           5
#define regBIFPLR2_1_PCIE_LANE_ERROR_STATUS                                                             0x3fff7bfc2c9e
#define regBIFPLR2_1_PCIE_LANE_ERROR_STATUS_BASE_IDX                                                    5
#define regBIFPLR2_1_PCIE_LANE_0_EQUALIZATION_CNTL                                                      0x3fff7bfc2c9f
#define regBIFPLR2_1_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR2_1_PCIE_LANE_1_EQUALIZATION_CNTL                                                      0x3fff7bfc2c9f
#define regBIFPLR2_1_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR2_1_PCIE_LANE_2_EQUALIZATION_CNTL                                                      0x3fff7bfc2ca0
#define regBIFPLR2_1_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR2_1_PCIE_LANE_3_EQUALIZATION_CNTL                                                      0x3fff7bfc2ca0
#define regBIFPLR2_1_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR2_1_PCIE_LANE_4_EQUALIZATION_CNTL                                                      0x3fff7bfc2ca1
#define regBIFPLR2_1_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR2_1_PCIE_LANE_5_EQUALIZATION_CNTL                                                      0x3fff7bfc2ca1
#define regBIFPLR2_1_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR2_1_PCIE_LANE_6_EQUALIZATION_CNTL                                                      0x3fff7bfc2ca2
#define regBIFPLR2_1_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR2_1_PCIE_LANE_7_EQUALIZATION_CNTL                                                      0x3fff7bfc2ca2
#define regBIFPLR2_1_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR2_1_PCIE_LANE_8_EQUALIZATION_CNTL                                                      0x3fff7bfc2ca3
#define regBIFPLR2_1_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR2_1_PCIE_LANE_9_EQUALIZATION_CNTL                                                      0x3fff7bfc2ca3
#define regBIFPLR2_1_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR2_1_PCIE_LANE_10_EQUALIZATION_CNTL                                                     0x3fff7bfc2ca4
#define regBIFPLR2_1_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR2_1_PCIE_LANE_11_EQUALIZATION_CNTL                                                     0x3fff7bfc2ca4
#define regBIFPLR2_1_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR2_1_PCIE_LANE_12_EQUALIZATION_CNTL                                                     0x3fff7bfc2ca5
#define regBIFPLR2_1_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR2_1_PCIE_LANE_13_EQUALIZATION_CNTL                                                     0x3fff7bfc2ca5
#define regBIFPLR2_1_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR2_1_PCIE_LANE_14_EQUALIZATION_CNTL                                                     0x3fff7bfc2ca6
#define regBIFPLR2_1_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR2_1_PCIE_LANE_15_EQUALIZATION_CNTL                                                     0x3fff7bfc2ca6
#define regBIFPLR2_1_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR2_1_PCIE_ACS_ENH_CAP_LIST                                                              0x3fff7bfc2ca8
#define regBIFPLR2_1_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR2_1_PCIE_ACS_CAP                                                                       0x3fff7bfc2ca9
#define regBIFPLR2_1_PCIE_ACS_CAP_BASE_IDX                                                              5
#define regBIFPLR2_1_PCIE_ACS_CNTL                                                                      0x3fff7bfc2ca9
#define regBIFPLR2_1_PCIE_ACS_CNTL_BASE_IDX                                                             5
#define regBIFPLR2_1_PCIE_MC_ENH_CAP_LIST                                                               0x3fff7bfc2cbc
#define regBIFPLR2_1_PCIE_MC_ENH_CAP_LIST_BASE_IDX                                                      5
#define regBIFPLR2_1_PCIE_MC_CAP                                                                        0x3fff7bfc2cbd
#define regBIFPLR2_1_PCIE_MC_CAP_BASE_IDX                                                               5
#define regBIFPLR2_1_PCIE_MC_CNTL                                                                       0x3fff7bfc2cbd
#define regBIFPLR2_1_PCIE_MC_CNTL_BASE_IDX                                                              5
#define regBIFPLR2_1_PCIE_MC_ADDR0                                                                      0x3fff7bfc2cbe
#define regBIFPLR2_1_PCIE_MC_ADDR0_BASE_IDX                                                             5
#define regBIFPLR2_1_PCIE_MC_ADDR1                                                                      0x3fff7bfc2cbf
#define regBIFPLR2_1_PCIE_MC_ADDR1_BASE_IDX                                                             5
#define regBIFPLR2_1_PCIE_MC_RCV0                                                                       0x3fff7bfc2cc0
#define regBIFPLR2_1_PCIE_MC_RCV0_BASE_IDX                                                              5
#define regBIFPLR2_1_PCIE_MC_RCV1                                                                       0x3fff7bfc2cc1
#define regBIFPLR2_1_PCIE_MC_RCV1_BASE_IDX                                                              5
#define regBIFPLR2_1_PCIE_MC_BLOCK_ALL0                                                                 0x3fff7bfc2cc2
#define regBIFPLR2_1_PCIE_MC_BLOCK_ALL0_BASE_IDX                                                        5
#define regBIFPLR2_1_PCIE_MC_BLOCK_ALL1                                                                 0x3fff7bfc2cc3
#define regBIFPLR2_1_PCIE_MC_BLOCK_ALL1_BASE_IDX                                                        5
#define regBIFPLR2_1_PCIE_MC_BLOCK_UNTRANSLATED_0                                                       0x3fff7bfc2cc4
#define regBIFPLR2_1_PCIE_MC_BLOCK_UNTRANSLATED_0_BASE_IDX                                              5
#define regBIFPLR2_1_PCIE_MC_BLOCK_UNTRANSLATED_1                                                       0x3fff7bfc2cc5
#define regBIFPLR2_1_PCIE_MC_BLOCK_UNTRANSLATED_1_BASE_IDX                                              5
#define regBIFPLR2_1_PCIE_MC_OVERLAY_BAR0                                                               0x3fff7bfc2cc6
#define regBIFPLR2_1_PCIE_MC_OVERLAY_BAR0_BASE_IDX                                                      5
#define regBIFPLR2_1_PCIE_MC_OVERLAY_BAR1                                                               0x3fff7bfc2cc7
#define regBIFPLR2_1_PCIE_MC_OVERLAY_BAR1_BASE_IDX                                                      5
#define regBIFPLR2_1_PCIE_L1_PM_SUB_CAP_LIST                                                            0x3fff7bfc2cdc
#define regBIFPLR2_1_PCIE_L1_PM_SUB_CAP_LIST_BASE_IDX                                                   5
#define regBIFPLR2_1_PCIE_L1_PM_SUB_CAP                                                                 0x3fff7bfc2cdd
#define regBIFPLR2_1_PCIE_L1_PM_SUB_CAP_BASE_IDX                                                        5
#define regBIFPLR2_1_PCIE_L1_PM_SUB_CNTL                                                                0x3fff7bfc2cde
#define regBIFPLR2_1_PCIE_L1_PM_SUB_CNTL_BASE_IDX                                                       5
#define regBIFPLR2_1_PCIE_L1_PM_SUB_CNTL2                                                               0x3fff7bfc2cdf
#define regBIFPLR2_1_PCIE_L1_PM_SUB_CNTL2_BASE_IDX                                                      5
#define regBIFPLR2_1_PCIE_DPC_ENH_CAP_LIST                                                              0x3fff7bfc2ce0
#define regBIFPLR2_1_PCIE_DPC_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR2_1_PCIE_DPC_CAP_LIST                                                                  0x3fff7bfc2ce1
#define regBIFPLR2_1_PCIE_DPC_CAP_LIST_BASE_IDX                                                         5
#define regBIFPLR2_1_PCIE_DPC_CNTL                                                                      0x3fff7bfc2ce1
#define regBIFPLR2_1_PCIE_DPC_CNTL_BASE_IDX                                                             5
#define regBIFPLR2_1_PCIE_DPC_STATUS                                                                    0x3fff7bfc2ce2
#define regBIFPLR2_1_PCIE_DPC_STATUS_BASE_IDX                                                           5
#define regBIFPLR2_1_PCIE_DPC_ERROR_SOURCE_ID                                                           0x3fff7bfc2ce2
#define regBIFPLR2_1_PCIE_DPC_ERROR_SOURCE_ID_BASE_IDX                                                  5
#define regBIFPLR2_1_PCIE_RP_PIO_STATUS                                                                 0x3fff7bfc2ce3
#define regBIFPLR2_1_PCIE_RP_PIO_STATUS_BASE_IDX                                                        5
#define regBIFPLR2_1_PCIE_RP_PIO_MASK                                                                   0x3fff7bfc2ce4
#define regBIFPLR2_1_PCIE_RP_PIO_MASK_BASE_IDX                                                          5
#define regBIFPLR2_1_PCIE_RP_PIO_SEVERITY                                                               0x3fff7bfc2ce5
#define regBIFPLR2_1_PCIE_RP_PIO_SEVERITY_BASE_IDX                                                      5
#define regBIFPLR2_1_PCIE_RP_PIO_SYSERROR                                                               0x3fff7bfc2ce6
#define regBIFPLR2_1_PCIE_RP_PIO_SYSERROR_BASE_IDX                                                      5
#define regBIFPLR2_1_PCIE_RP_PIO_EXCEPTION                                                              0x3fff7bfc2ce7
#define regBIFPLR2_1_PCIE_RP_PIO_EXCEPTION_BASE_IDX                                                     5
#define regBIFPLR2_1_PCIE_RP_PIO_HDR_LOG0                                                               0x3fff7bfc2ce8
#define regBIFPLR2_1_PCIE_RP_PIO_HDR_LOG0_BASE_IDX                                                      5
#define regBIFPLR2_1_PCIE_RP_PIO_HDR_LOG1                                                               0x3fff7bfc2ce9
#define regBIFPLR2_1_PCIE_RP_PIO_HDR_LOG1_BASE_IDX                                                      5
#define regBIFPLR2_1_PCIE_RP_PIO_HDR_LOG2                                                               0x3fff7bfc2cea
#define regBIFPLR2_1_PCIE_RP_PIO_HDR_LOG2_BASE_IDX                                                      5
#define regBIFPLR2_1_PCIE_RP_PIO_HDR_LOG3                                                               0x3fff7bfc2ceb
#define regBIFPLR2_1_PCIE_RP_PIO_HDR_LOG3_BASE_IDX                                                      5
#define regBIFPLR2_1_PCIE_RP_PIO_PREFIX_LOG0                                                            0x3fff7bfc2ced
#define regBIFPLR2_1_PCIE_RP_PIO_PREFIX_LOG0_BASE_IDX                                                   5
#define regBIFPLR2_1_PCIE_RP_PIO_PREFIX_LOG1                                                            0x3fff7bfc2cee
#define regBIFPLR2_1_PCIE_RP_PIO_PREFIX_LOG1_BASE_IDX                                                   5
#define regBIFPLR2_1_PCIE_RP_PIO_PREFIX_LOG2                                                            0x3fff7bfc2cef
#define regBIFPLR2_1_PCIE_RP_PIO_PREFIX_LOG2_BASE_IDX                                                   5
#define regBIFPLR2_1_PCIE_RP_PIO_PREFIX_LOG3                                                            0x3fff7bfc2cf0
#define regBIFPLR2_1_PCIE_RP_PIO_PREFIX_LOG3_BASE_IDX                                                   5
#define regBIFPLR2_1_PCIE_ESM_CAP_LIST                                                                  0x3fff7bfc2cf1
#define regBIFPLR2_1_PCIE_ESM_CAP_LIST_BASE_IDX                                                         5
#define regBIFPLR2_1_PCIE_ESM_HEADER_1                                                                  0x3fff7bfc2cf2
#define regBIFPLR2_1_PCIE_ESM_HEADER_1_BASE_IDX                                                         5
#define regBIFPLR2_1_PCIE_ESM_HEADER_2                                                                  0x3fff7bfc2cf3
#define regBIFPLR2_1_PCIE_ESM_HEADER_2_BASE_IDX                                                         5
#define regBIFPLR2_1_PCIE_ESM_STATUS                                                                    0x3fff7bfc2cf3
#define regBIFPLR2_1_PCIE_ESM_STATUS_BASE_IDX                                                           5
#define regBIFPLR2_1_PCIE_ESM_CTRL                                                                      0x3fff7bfc2cf4
#define regBIFPLR2_1_PCIE_ESM_CTRL_BASE_IDX                                                             5
#define regBIFPLR2_1_PCIE_ESM_CAP_1                                                                     0x3fff7bfc2cf5
#define regBIFPLR2_1_PCIE_ESM_CAP_1_BASE_IDX                                                            5
#define regBIFPLR2_1_PCIE_ESM_CAP_2                                                                     0x3fff7bfc2cf6
#define regBIFPLR2_1_PCIE_ESM_CAP_2_BASE_IDX                                                            5
#define regBIFPLR2_1_PCIE_ESM_CAP_3                                                                     0x3fff7bfc2cf7
#define regBIFPLR2_1_PCIE_ESM_CAP_3_BASE_IDX                                                            5
#define regBIFPLR2_1_PCIE_ESM_CAP_4                                                                     0x3fff7bfc2cf8
#define regBIFPLR2_1_PCIE_ESM_CAP_4_BASE_IDX                                                            5
#define regBIFPLR2_1_PCIE_ESM_CAP_5                                                                     0x3fff7bfc2cf9
#define regBIFPLR2_1_PCIE_ESM_CAP_5_BASE_IDX                                                            5
#define regBIFPLR2_1_PCIE_ESM_CAP_6                                                                     0x3fff7bfc2cfa
#define regBIFPLR2_1_PCIE_ESM_CAP_6_BASE_IDX                                                            5
#define regBIFPLR2_1_PCIE_ESM_CAP_7                                                                     0x3fff7bfc2cfb
#define regBIFPLR2_1_PCIE_ESM_CAP_7_BASE_IDX                                                            5
#define regBIFPLR2_1_PCIE_DLF_ENH_CAP_LIST                                                              0x3fff7bfc2d00
#define regBIFPLR2_1_PCIE_DLF_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR2_1_DATA_LINK_FEATURE_CAP                                                              0x3fff7bfc2d01
#define regBIFPLR2_1_DATA_LINK_FEATURE_CAP_BASE_IDX                                                     5
#define regBIFPLR2_1_DATA_LINK_FEATURE_STATUS                                                           0x3fff7bfc2d02
#define regBIFPLR2_1_DATA_LINK_FEATURE_STATUS_BASE_IDX                                                  5
#define regBIFPLR2_1_PCIE_PHY_16GT_ENH_CAP_LIST                                                         0x3fff7bfc2d04
#define regBIFPLR2_1_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX                                                5
#define regBIFPLR2_1_LINK_CAP_16GT                                                                      0x3fff7bfc2d05
#define regBIFPLR2_1_LINK_CAP_16GT_BASE_IDX                                                             5
#define regBIFPLR2_1_LINK_CNTL_16GT                                                                     0x3fff7bfc2d06
#define regBIFPLR2_1_LINK_CNTL_16GT_BASE_IDX                                                            5
#define regBIFPLR2_1_LINK_STATUS_16GT                                                                   0x3fff7bfc2d07
#define regBIFPLR2_1_LINK_STATUS_16GT_BASE_IDX                                                          5
#define regBIFPLR2_1_LOCAL_PARITY_MISMATCH_STATUS_16GT                                                  0x3fff7bfc2d08
#define regBIFPLR2_1_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                         5
#define regBIFPLR2_1_RTM1_PARITY_MISMATCH_STATUS_16GT                                                   0x3fff7bfc2d09
#define regBIFPLR2_1_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                          5
#define regBIFPLR2_1_RTM2_PARITY_MISMATCH_STATUS_16GT                                                   0x3fff7bfc2d0a
#define regBIFPLR2_1_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                          5
#define regBIFPLR2_1_LANE_0_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc2d0c
#define regBIFPLR2_1_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR2_1_LANE_1_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc2d0c
#define regBIFPLR2_1_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR2_1_LANE_2_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc2d0c
#define regBIFPLR2_1_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR2_1_LANE_3_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc2d0c
#define regBIFPLR2_1_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR2_1_LANE_4_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc2d0d
#define regBIFPLR2_1_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR2_1_LANE_5_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc2d0d
#define regBIFPLR2_1_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR2_1_LANE_6_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc2d0d
#define regBIFPLR2_1_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR2_1_LANE_7_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc2d0d
#define regBIFPLR2_1_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR2_1_LANE_8_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc2d0e
#define regBIFPLR2_1_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR2_1_LANE_9_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc2d0e
#define regBIFPLR2_1_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR2_1_LANE_10_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc2d0e
#define regBIFPLR2_1_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR2_1_LANE_11_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc2d0e
#define regBIFPLR2_1_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR2_1_LANE_12_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc2d0f
#define regBIFPLR2_1_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR2_1_LANE_13_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc2d0f
#define regBIFPLR2_1_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR2_1_LANE_14_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc2d0f
#define regBIFPLR2_1_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR2_1_LANE_15_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc2d0f
#define regBIFPLR2_1_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR2_1_PCIE_MARGINING_ENH_CAP_LIST                                                        0x3fff7bfc2d10
#define regBIFPLR2_1_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX                                               5
#define regBIFPLR2_1_MARGINING_PORT_CAP                                                                 0x3fff7bfc2d11
#define regBIFPLR2_1_MARGINING_PORT_CAP_BASE_IDX                                                        5
#define regBIFPLR2_1_MARGINING_PORT_STATUS                                                              0x3fff7bfc2d11
#define regBIFPLR2_1_MARGINING_PORT_STATUS_BASE_IDX                                                     5
#define regBIFPLR2_1_LANE_0_MARGINING_LANE_CNTL                                                         0x3fff7bfc2d12
#define regBIFPLR2_1_LANE_0_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR2_1_LANE_0_MARGINING_LANE_STATUS                                                       0x3fff7bfc2d12
#define regBIFPLR2_1_LANE_0_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR2_1_LANE_1_MARGINING_LANE_CNTL                                                         0x3fff7bfc2d13
#define regBIFPLR2_1_LANE_1_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR2_1_LANE_1_MARGINING_LANE_STATUS                                                       0x3fff7bfc2d13
#define regBIFPLR2_1_LANE_1_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR2_1_LANE_2_MARGINING_LANE_CNTL                                                         0x3fff7bfc2d14
#define regBIFPLR2_1_LANE_2_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR2_1_LANE_2_MARGINING_LANE_STATUS                                                       0x3fff7bfc2d14
#define regBIFPLR2_1_LANE_2_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR2_1_LANE_3_MARGINING_LANE_CNTL                                                         0x3fff7bfc2d15
#define regBIFPLR2_1_LANE_3_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR2_1_LANE_3_MARGINING_LANE_STATUS                                                       0x3fff7bfc2d15
#define regBIFPLR2_1_LANE_3_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR2_1_LANE_4_MARGINING_LANE_CNTL                                                         0x3fff7bfc2d16
#define regBIFPLR2_1_LANE_4_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR2_1_LANE_4_MARGINING_LANE_STATUS                                                       0x3fff7bfc2d16
#define regBIFPLR2_1_LANE_4_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR2_1_LANE_5_MARGINING_LANE_CNTL                                                         0x3fff7bfc2d17
#define regBIFPLR2_1_LANE_5_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR2_1_LANE_5_MARGINING_LANE_STATUS                                                       0x3fff7bfc2d17
#define regBIFPLR2_1_LANE_5_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR2_1_LANE_6_MARGINING_LANE_CNTL                                                         0x3fff7bfc2d18
#define regBIFPLR2_1_LANE_6_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR2_1_LANE_6_MARGINING_LANE_STATUS                                                       0x3fff7bfc2d18
#define regBIFPLR2_1_LANE_6_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR2_1_LANE_7_MARGINING_LANE_CNTL                                                         0x3fff7bfc2d19
#define regBIFPLR2_1_LANE_7_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR2_1_LANE_7_MARGINING_LANE_STATUS                                                       0x3fff7bfc2d19
#define regBIFPLR2_1_LANE_7_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR2_1_LANE_8_MARGINING_LANE_CNTL                                                         0x3fff7bfc2d1a
#define regBIFPLR2_1_LANE_8_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR2_1_LANE_8_MARGINING_LANE_STATUS                                                       0x3fff7bfc2d1a
#define regBIFPLR2_1_LANE_8_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR2_1_LANE_9_MARGINING_LANE_CNTL                                                         0x3fff7bfc2d1b
#define regBIFPLR2_1_LANE_9_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR2_1_LANE_9_MARGINING_LANE_STATUS                                                       0x3fff7bfc2d1b
#define regBIFPLR2_1_LANE_9_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR2_1_LANE_10_MARGINING_LANE_CNTL                                                        0x3fff7bfc2d1c
#define regBIFPLR2_1_LANE_10_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR2_1_LANE_10_MARGINING_LANE_STATUS                                                      0x3fff7bfc2d1c
#define regBIFPLR2_1_LANE_10_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR2_1_LANE_11_MARGINING_LANE_CNTL                                                        0x3fff7bfc2d1d
#define regBIFPLR2_1_LANE_11_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR2_1_LANE_11_MARGINING_LANE_STATUS                                                      0x3fff7bfc2d1d
#define regBIFPLR2_1_LANE_11_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR2_1_LANE_12_MARGINING_LANE_CNTL                                                        0x3fff7bfc2d1e
#define regBIFPLR2_1_LANE_12_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR2_1_LANE_12_MARGINING_LANE_STATUS                                                      0x3fff7bfc2d1e
#define regBIFPLR2_1_LANE_12_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR2_1_LANE_13_MARGINING_LANE_CNTL                                                        0x3fff7bfc2d1f
#define regBIFPLR2_1_LANE_13_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR2_1_LANE_13_MARGINING_LANE_STATUS                                                      0x3fff7bfc2d1f
#define regBIFPLR2_1_LANE_13_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR2_1_LANE_14_MARGINING_LANE_CNTL                                                        0x3fff7bfc2d20
#define regBIFPLR2_1_LANE_14_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR2_1_LANE_14_MARGINING_LANE_STATUS                                                      0x3fff7bfc2d20
#define regBIFPLR2_1_LANE_14_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR2_1_LANE_15_MARGINING_LANE_CNTL                                                        0x3fff7bfc2d21
#define regBIFPLR2_1_LANE_15_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR2_1_LANE_15_MARGINING_LANE_STATUS                                                      0x3fff7bfc2d21
#define regBIFPLR2_1_LANE_15_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR2_1_PCIE_CCIX_CAP_LIST                                                                 0x3fff7bfc2d22
#define regBIFPLR2_1_PCIE_CCIX_CAP_LIST_BASE_IDX                                                        5
#define regBIFPLR2_1_PCIE_CCIX_HEADER_1                                                                 0x3fff7bfc2d23
#define regBIFPLR2_1_PCIE_CCIX_HEADER_1_BASE_IDX                                                        5
#define regBIFPLR2_1_PCIE_CCIX_HEADER_2                                                                 0x3fff7bfc2d24
#define regBIFPLR2_1_PCIE_CCIX_HEADER_2_BASE_IDX                                                        5
#define regBIFPLR2_1_PCIE_CCIX_CAP                                                                      0x3fff7bfc2d24
#define regBIFPLR2_1_PCIE_CCIX_CAP_BASE_IDX                                                             5
#define regBIFPLR2_1_PCIE_CCIX_ESM_REQD_CAP                                                             0x3fff7bfc2d25
#define regBIFPLR2_1_PCIE_CCIX_ESM_REQD_CAP_BASE_IDX                                                    5
#define regBIFPLR2_1_PCIE_CCIX_ESM_OPTL_CAP                                                             0x3fff7bfc2d26
#define regBIFPLR2_1_PCIE_CCIX_ESM_OPTL_CAP_BASE_IDX                                                    5
#define regBIFPLR2_1_PCIE_CCIX_ESM_STATUS                                                               0x3fff7bfc2d27
#define regBIFPLR2_1_PCIE_CCIX_ESM_STATUS_BASE_IDX                                                      5
#define regBIFPLR2_1_PCIE_CCIX_ESM_CNTL                                                                 0x3fff7bfc2d28
#define regBIFPLR2_1_PCIE_CCIX_ESM_CNTL_BASE_IDX                                                        5
#define regBIFPLR2_1_ESM_LANE_0_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc2d29
#define regBIFPLR2_1_ESM_LANE_0_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR2_1_ESM_LANE_1_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc2d29
#define regBIFPLR2_1_ESM_LANE_1_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR2_1_ESM_LANE_2_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc2d29
#define regBIFPLR2_1_ESM_LANE_2_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR2_1_ESM_LANE_3_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc2d29
#define regBIFPLR2_1_ESM_LANE_3_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR2_1_ESM_LANE_4_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc2d2a
#define regBIFPLR2_1_ESM_LANE_4_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR2_1_ESM_LANE_5_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc2d2a
#define regBIFPLR2_1_ESM_LANE_5_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR2_1_ESM_LANE_6_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc2d2a
#define regBIFPLR2_1_ESM_LANE_6_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR2_1_ESM_LANE_7_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc2d2a
#define regBIFPLR2_1_ESM_LANE_7_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR2_1_ESM_LANE_8_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc2d2b
#define regBIFPLR2_1_ESM_LANE_8_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR2_1_ESM_LANE_9_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc2d2b
#define regBIFPLR2_1_ESM_LANE_9_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR2_1_ESM_LANE_10_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc2d2b
#define regBIFPLR2_1_ESM_LANE_10_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR2_1_ESM_LANE_11_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc2d2b
#define regBIFPLR2_1_ESM_LANE_11_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR2_1_ESM_LANE_12_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc2d2c
#define regBIFPLR2_1_ESM_LANE_12_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR2_1_ESM_LANE_13_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc2d2c
#define regBIFPLR2_1_ESM_LANE_13_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR2_1_ESM_LANE_14_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc2d2c
#define regBIFPLR2_1_ESM_LANE_14_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR2_1_ESM_LANE_15_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc2d2c
#define regBIFPLR2_1_ESM_LANE_15_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR2_1_ESM_LANE_0_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc2d2d
#define regBIFPLR2_1_ESM_LANE_0_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR2_1_ESM_LANE_1_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc2d2d
#define regBIFPLR2_1_ESM_LANE_1_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR2_1_ESM_LANE_2_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc2d2d
#define regBIFPLR2_1_ESM_LANE_2_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR2_1_ESM_LANE_3_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc2d2d
#define regBIFPLR2_1_ESM_LANE_3_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR2_1_ESM_LANE_4_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc2d2e
#define regBIFPLR2_1_ESM_LANE_4_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR2_1_ESM_LANE_5_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc2d2e
#define regBIFPLR2_1_ESM_LANE_5_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR2_1_ESM_LANE_6_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc2d2e
#define regBIFPLR2_1_ESM_LANE_6_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR2_1_ESM_LANE_7_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc2d2e
#define regBIFPLR2_1_ESM_LANE_7_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR2_1_ESM_LANE_8_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc2d2f
#define regBIFPLR2_1_ESM_LANE_8_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR2_1_ESM_LANE_9_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc2d2f
#define regBIFPLR2_1_ESM_LANE_9_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR2_1_ESM_LANE_10_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc2d2f
#define regBIFPLR2_1_ESM_LANE_10_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR2_1_ESM_LANE_11_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc2d2f
#define regBIFPLR2_1_ESM_LANE_11_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR2_1_ESM_LANE_12_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc2d30
#define regBIFPLR2_1_ESM_LANE_12_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR2_1_ESM_LANE_13_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc2d30
#define regBIFPLR2_1_ESM_LANE_13_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR2_1_ESM_LANE_14_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc2d30
#define regBIFPLR2_1_ESM_LANE_14_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR2_1_ESM_LANE_15_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc2d30
#define regBIFPLR2_1_ESM_LANE_15_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR2_1_PCIE_CCIX_TRANS_CAP                                                                0x3fff7bfc2d31
#define regBIFPLR2_1_PCIE_CCIX_TRANS_CAP_BASE_IDX                                                       5
#define regBIFPLR2_1_PCIE_CCIX_TRANS_CNTL                                                               0x3fff7bfc2d32
#define regBIFPLR2_1_PCIE_CCIX_TRANS_CNTL_BASE_IDX                                                      5


// addressBlock: nbio_pcie0_bifplr3_cfgdecp
// base address: 0xfffe0000c000
#define regBIFPLR3_1_VENDOR_ID                                                                          0x3fff7bfc3000
#define regBIFPLR3_1_VENDOR_ID_BASE_IDX                                                                 5
#define regBIFPLR3_1_DEVICE_ID                                                                          0x3fff7bfc3000
#define regBIFPLR3_1_DEVICE_ID_BASE_IDX                                                                 5
#define regBIFPLR3_1_COMMAND                                                                            0x3fff7bfc3001
#define regBIFPLR3_1_COMMAND_BASE_IDX                                                                   5
#define regBIFPLR3_1_STATUS                                                                             0x3fff7bfc3001
#define regBIFPLR3_1_STATUS_BASE_IDX                                                                    5
#define regBIFPLR3_1_REVISION_ID                                                                        0x3fff7bfc3002
#define regBIFPLR3_1_REVISION_ID_BASE_IDX                                                               5
#define regBIFPLR3_1_PROG_INTERFACE                                                                     0x3fff7bfc3002
#define regBIFPLR3_1_PROG_INTERFACE_BASE_IDX                                                            5
#define regBIFPLR3_1_SUB_CLASS                                                                          0x3fff7bfc3002
#define regBIFPLR3_1_SUB_CLASS_BASE_IDX                                                                 5
#define regBIFPLR3_1_BASE_CLASS                                                                         0x3fff7bfc3002
#define regBIFPLR3_1_BASE_CLASS_BASE_IDX                                                                5
#define regBIFPLR3_1_CACHE_LINE                                                                         0x3fff7bfc3003
#define regBIFPLR3_1_CACHE_LINE_BASE_IDX                                                                5
#define regBIFPLR3_1_LATENCY                                                                            0x3fff7bfc3003
#define regBIFPLR3_1_LATENCY_BASE_IDX                                                                   5
#define regBIFPLR3_1_HEADER                                                                             0x3fff7bfc3003
#define regBIFPLR3_1_HEADER_BASE_IDX                                                                    5
#define regBIFPLR3_1_BIST                                                                               0x3fff7bfc3003
#define regBIFPLR3_1_BIST_BASE_IDX                                                                      5
#define regBIFPLR3_1_SUB_BUS_NUMBER_LATENCY                                                             0x3fff7bfc3006
#define regBIFPLR3_1_SUB_BUS_NUMBER_LATENCY_BASE_IDX                                                    5
#define regBIFPLR3_1_IO_BASE_LIMIT                                                                      0x3fff7bfc3007
#define regBIFPLR3_1_IO_BASE_LIMIT_BASE_IDX                                                             5
#define regBIFPLR3_1_SECONDARY_STATUS                                                                   0x3fff7bfc3007
#define regBIFPLR3_1_SECONDARY_STATUS_BASE_IDX                                                          5
#define regBIFPLR3_1_MEM_BASE_LIMIT                                                                     0x3fff7bfc3008
#define regBIFPLR3_1_MEM_BASE_LIMIT_BASE_IDX                                                            5
#define regBIFPLR3_1_PREF_BASE_LIMIT                                                                    0x3fff7bfc3009
#define regBIFPLR3_1_PREF_BASE_LIMIT_BASE_IDX                                                           5
#define regBIFPLR3_1_PREF_BASE_UPPER                                                                    0x3fff7bfc300a
#define regBIFPLR3_1_PREF_BASE_UPPER_BASE_IDX                                                           5
#define regBIFPLR3_1_PREF_LIMIT_UPPER                                                                   0x3fff7bfc300b
#define regBIFPLR3_1_PREF_LIMIT_UPPER_BASE_IDX                                                          5
#define regBIFPLR3_1_IO_BASE_LIMIT_HI                                                                   0x3fff7bfc300c
#define regBIFPLR3_1_IO_BASE_LIMIT_HI_BASE_IDX                                                          5
#define regBIFPLR3_1_CAP_PTR                                                                            0x3fff7bfc300d
#define regBIFPLR3_1_CAP_PTR_BASE_IDX                                                                   5
#define regBIFPLR3_1_ROM_BASE_ADDR                                                                      0x3fff7bfc300e
#define regBIFPLR3_1_ROM_BASE_ADDR_BASE_IDX                                                             5
#define regBIFPLR3_1_INTERRUPT_LINE                                                                     0x3fff7bfc300f
#define regBIFPLR3_1_INTERRUPT_LINE_BASE_IDX                                                            5
#define regBIFPLR3_1_INTERRUPT_PIN                                                                      0x3fff7bfc300f
#define regBIFPLR3_1_INTERRUPT_PIN_BASE_IDX                                                             5
#define regBIFPLR3_1_IRQ_BRIDGE_CNTL                                                                    0x3fff7bfc300f
#define regBIFPLR3_1_IRQ_BRIDGE_CNTL_BASE_IDX                                                           5
#define regBIFPLR3_1_EXT_BRIDGE_CNTL                                                                    0x3fff7bfc3010
#define regBIFPLR3_1_EXT_BRIDGE_CNTL_BASE_IDX                                                           5
#define regBIFPLR3_1_VENDOR_CAP_LIST                                                                    0x3fff7bfc3012
#define regBIFPLR3_1_VENDOR_CAP_LIST_BASE_IDX                                                           5
#define regBIFPLR3_1_ADAPTER_ID_W                                                                       0x3fff7bfc3013
#define regBIFPLR3_1_ADAPTER_ID_W_BASE_IDX                                                              5
#define regBIFPLR3_1_PMI_CAP_LIST                                                                       0x3fff7bfc3014
#define regBIFPLR3_1_PMI_CAP_LIST_BASE_IDX                                                              5
#define regBIFPLR3_1_PMI_CAP                                                                            0x3fff7bfc3014
#define regBIFPLR3_1_PMI_CAP_BASE_IDX                                                                   5
#define regBIFPLR3_1_PMI_STATUS_CNTL                                                                    0x3fff7bfc3015
#define regBIFPLR3_1_PMI_STATUS_CNTL_BASE_IDX                                                           5
#define regBIFPLR3_1_PCIE_CAP_LIST                                                                      0x3fff7bfc3016
#define regBIFPLR3_1_PCIE_CAP_LIST_BASE_IDX                                                             5
#define regBIFPLR3_1_PCIE_CAP                                                                           0x3fff7bfc3016
#define regBIFPLR3_1_PCIE_CAP_BASE_IDX                                                                  5
#define regBIFPLR3_1_DEVICE_CAP                                                                         0x3fff7bfc3017
#define regBIFPLR3_1_DEVICE_CAP_BASE_IDX                                                                5
#define regBIFPLR3_1_DEVICE_CNTL                                                                        0x3fff7bfc3018
#define regBIFPLR3_1_DEVICE_CNTL_BASE_IDX                                                               5
#define regBIFPLR3_1_DEVICE_STATUS                                                                      0x3fff7bfc3018
#define regBIFPLR3_1_DEVICE_STATUS_BASE_IDX                                                             5
#define regBIFPLR3_1_LINK_CAP                                                                           0x3fff7bfc3019
#define regBIFPLR3_1_LINK_CAP_BASE_IDX                                                                  5
#define regBIFPLR3_1_LINK_CNTL                                                                          0x3fff7bfc301a
#define regBIFPLR3_1_LINK_CNTL_BASE_IDX                                                                 5
#define regBIFPLR3_1_LINK_STATUS                                                                        0x3fff7bfc301a
#define regBIFPLR3_1_LINK_STATUS_BASE_IDX                                                               5
#define regBIFPLR3_1_SLOT_CAP                                                                           0x3fff7bfc301b
#define regBIFPLR3_1_SLOT_CAP_BASE_IDX                                                                  5
#define regBIFPLR3_1_SLOT_CNTL                                                                          0x3fff7bfc301c
#define regBIFPLR3_1_SLOT_CNTL_BASE_IDX                                                                 5
#define regBIFPLR3_1_SLOT_STATUS                                                                        0x3fff7bfc301c
#define regBIFPLR3_1_SLOT_STATUS_BASE_IDX                                                               5
#define regBIFPLR3_1_ROOT_CNTL                                                                          0x3fff7bfc301d
#define regBIFPLR3_1_ROOT_CNTL_BASE_IDX                                                                 5
#define regBIFPLR3_1_ROOT_CAP                                                                           0x3fff7bfc301d
#define regBIFPLR3_1_ROOT_CAP_BASE_IDX                                                                  5
#define regBIFPLR3_1_ROOT_STATUS                                                                        0x3fff7bfc301e
#define regBIFPLR3_1_ROOT_STATUS_BASE_IDX                                                               5
#define regBIFPLR3_1_DEVICE_CAP2                                                                        0x3fff7bfc301f
#define regBIFPLR3_1_DEVICE_CAP2_BASE_IDX                                                               5
#define regBIFPLR3_1_DEVICE_CNTL2                                                                       0x3fff7bfc3020
#define regBIFPLR3_1_DEVICE_CNTL2_BASE_IDX                                                              5
#define regBIFPLR3_1_DEVICE_STATUS2                                                                     0x3fff7bfc3020
#define regBIFPLR3_1_DEVICE_STATUS2_BASE_IDX                                                            5
#define regBIFPLR3_1_LINK_CAP2                                                                          0x3fff7bfc3021
#define regBIFPLR3_1_LINK_CAP2_BASE_IDX                                                                 5
#define regBIFPLR3_1_LINK_CNTL2                                                                         0x3fff7bfc3022
#define regBIFPLR3_1_LINK_CNTL2_BASE_IDX                                                                5
#define regBIFPLR3_1_LINK_STATUS2                                                                       0x3fff7bfc3022
#define regBIFPLR3_1_LINK_STATUS2_BASE_IDX                                                              5
#define regBIFPLR3_1_SLOT_CAP2                                                                          0x3fff7bfc3023
#define regBIFPLR3_1_SLOT_CAP2_BASE_IDX                                                                 5
#define regBIFPLR3_1_SLOT_CNTL2                                                                         0x3fff7bfc3024
#define regBIFPLR3_1_SLOT_CNTL2_BASE_IDX                                                                5
#define regBIFPLR3_1_SLOT_STATUS2                                                                       0x3fff7bfc3024
#define regBIFPLR3_1_SLOT_STATUS2_BASE_IDX                                                              5
#define regBIFPLR3_1_MSI_CAP_LIST                                                                       0x3fff7bfc3028
#define regBIFPLR3_1_MSI_CAP_LIST_BASE_IDX                                                              5
#define regBIFPLR3_1_MSI_MSG_CNTL                                                                       0x3fff7bfc3028
#define regBIFPLR3_1_MSI_MSG_CNTL_BASE_IDX                                                              5
#define regBIFPLR3_1_MSI_MSG_ADDR_LO                                                                    0x3fff7bfc3029
#define regBIFPLR3_1_MSI_MSG_ADDR_LO_BASE_IDX                                                           5
#define regBIFPLR3_1_MSI_MSG_ADDR_HI                                                                    0x3fff7bfc302a
#define regBIFPLR3_1_MSI_MSG_ADDR_HI_BASE_IDX                                                           5
#define regBIFPLR3_1_MSI_MSG_DATA                                                                       0x3fff7bfc302a
#define regBIFPLR3_1_MSI_MSG_DATA_BASE_IDX                                                              5
#define regBIFPLR3_1_MSI_MSG_DATA_64                                                                    0x3fff7bfc302b
#define regBIFPLR3_1_MSI_MSG_DATA_64_BASE_IDX                                                           5
#define regBIFPLR3_1_SSID_CAP_LIST                                                                      0x3fff7bfc3030
#define regBIFPLR3_1_SSID_CAP_LIST_BASE_IDX                                                             5
#define regBIFPLR3_1_SSID_CAP                                                                           0x3fff7bfc3031
#define regBIFPLR3_1_SSID_CAP_BASE_IDX                                                                  5
#define regBIFPLR3_1_MSI_MAP_CAP_LIST                                                                   0x3fff7bfc3032
#define regBIFPLR3_1_MSI_MAP_CAP_LIST_BASE_IDX                                                          5
#define regBIFPLR3_1_MSI_MAP_CAP                                                                        0x3fff7bfc3032
#define regBIFPLR3_1_MSI_MAP_CAP_BASE_IDX                                                               5
#define regBIFPLR3_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                                  0x3fff7bfc3040
#define regBIFPLR3_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIFPLR3_1_PCIE_VENDOR_SPECIFIC_HDR                                                           0x3fff7bfc3041
#define regBIFPLR3_1_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                                  5
#define regBIFPLR3_1_PCIE_VENDOR_SPECIFIC1                                                              0x3fff7bfc3042
#define regBIFPLR3_1_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                                     5
#define regBIFPLR3_1_PCIE_VENDOR_SPECIFIC2                                                              0x3fff7bfc3043
#define regBIFPLR3_1_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                                     5
#define regBIFPLR3_1_PCIE_VC_ENH_CAP_LIST                                                               0x3fff7bfc3044
#define regBIFPLR3_1_PCIE_VC_ENH_CAP_LIST_BASE_IDX                                                      5
#define regBIFPLR3_1_PCIE_PORT_VC_CAP_REG1                                                              0x3fff7bfc3045
#define regBIFPLR3_1_PCIE_PORT_VC_CAP_REG1_BASE_IDX                                                     5
#define regBIFPLR3_1_PCIE_PORT_VC_CAP_REG2                                                              0x3fff7bfc3046
#define regBIFPLR3_1_PCIE_PORT_VC_CAP_REG2_BASE_IDX                                                     5
#define regBIFPLR3_1_PCIE_PORT_VC_CNTL                                                                  0x3fff7bfc3047
#define regBIFPLR3_1_PCIE_PORT_VC_CNTL_BASE_IDX                                                         5
#define regBIFPLR3_1_PCIE_PORT_VC_STATUS                                                                0x3fff7bfc3047
#define regBIFPLR3_1_PCIE_PORT_VC_STATUS_BASE_IDX                                                       5
#define regBIFPLR3_1_PCIE_VC0_RESOURCE_CAP                                                              0x3fff7bfc3048
#define regBIFPLR3_1_PCIE_VC0_RESOURCE_CAP_BASE_IDX                                                     5
#define regBIFPLR3_1_PCIE_VC0_RESOURCE_CNTL                                                             0x3fff7bfc3049
#define regBIFPLR3_1_PCIE_VC0_RESOURCE_CNTL_BASE_IDX                                                    5
#define regBIFPLR3_1_PCIE_VC0_RESOURCE_STATUS                                                           0x3fff7bfc304a
#define regBIFPLR3_1_PCIE_VC0_RESOURCE_STATUS_BASE_IDX                                                  5
#define regBIFPLR3_1_PCIE_VC1_RESOURCE_CAP                                                              0x3fff7bfc304b
#define regBIFPLR3_1_PCIE_VC1_RESOURCE_CAP_BASE_IDX                                                     5
#define regBIFPLR3_1_PCIE_VC1_RESOURCE_CNTL                                                             0x3fff7bfc304c
#define regBIFPLR3_1_PCIE_VC1_RESOURCE_CNTL_BASE_IDX                                                    5
#define regBIFPLR3_1_PCIE_VC1_RESOURCE_STATUS                                                           0x3fff7bfc304d
#define regBIFPLR3_1_PCIE_VC1_RESOURCE_STATUS_BASE_IDX                                                  5
#define regBIFPLR3_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                                   0x3fff7bfc3050
#define regBIFPLR3_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX                                          5
#define regBIFPLR3_1_PCIE_DEV_SERIAL_NUM_DW1                                                            0x3fff7bfc3051
#define regBIFPLR3_1_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX                                                   5
#define regBIFPLR3_1_PCIE_DEV_SERIAL_NUM_DW2                                                            0x3fff7bfc3052
#define regBIFPLR3_1_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX                                                   5
#define regBIFPLR3_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                                      0x3fff7bfc3054
#define regBIFPLR3_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                             5
#define regBIFPLR3_1_PCIE_UNCORR_ERR_STATUS                                                             0x3fff7bfc3055
#define regBIFPLR3_1_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                                    5
#define regBIFPLR3_1_PCIE_UNCORR_ERR_MASK                                                               0x3fff7bfc3056
#define regBIFPLR3_1_PCIE_UNCORR_ERR_MASK_BASE_IDX                                                      5
#define regBIFPLR3_1_PCIE_UNCORR_ERR_SEVERITY                                                           0x3fff7bfc3057
#define regBIFPLR3_1_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                                  5
#define regBIFPLR3_1_PCIE_CORR_ERR_STATUS                                                               0x3fff7bfc3058
#define regBIFPLR3_1_PCIE_CORR_ERR_STATUS_BASE_IDX                                                      5
#define regBIFPLR3_1_PCIE_CORR_ERR_MASK                                                                 0x3fff7bfc3059
#define regBIFPLR3_1_PCIE_CORR_ERR_MASK_BASE_IDX                                                        5
#define regBIFPLR3_1_PCIE_ADV_ERR_CAP_CNTL                                                              0x3fff7bfc305a
#define regBIFPLR3_1_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                                     5
#define regBIFPLR3_1_PCIE_HDR_LOG0                                                                      0x3fff7bfc305b
#define regBIFPLR3_1_PCIE_HDR_LOG0_BASE_IDX                                                             5
#define regBIFPLR3_1_PCIE_HDR_LOG1                                                                      0x3fff7bfc305c
#define regBIFPLR3_1_PCIE_HDR_LOG1_BASE_IDX                                                             5
#define regBIFPLR3_1_PCIE_HDR_LOG2                                                                      0x3fff7bfc305d
#define regBIFPLR3_1_PCIE_HDR_LOG2_BASE_IDX                                                             5
#define regBIFPLR3_1_PCIE_HDR_LOG3                                                                      0x3fff7bfc305e
#define regBIFPLR3_1_PCIE_HDR_LOG3_BASE_IDX                                                             5
#define regBIFPLR3_1_PCIE_ROOT_ERR_CMD                                                                  0x3fff7bfc305f
#define regBIFPLR3_1_PCIE_ROOT_ERR_CMD_BASE_IDX                                                         5
#define regBIFPLR3_1_PCIE_ROOT_ERR_STATUS                                                               0x3fff7bfc3060
#define regBIFPLR3_1_PCIE_ROOT_ERR_STATUS_BASE_IDX                                                      5
#define regBIFPLR3_1_PCIE_ERR_SRC_ID                                                                    0x3fff7bfc3061
#define regBIFPLR3_1_PCIE_ERR_SRC_ID_BASE_IDX                                                           5
#define regBIFPLR3_1_PCIE_TLP_PREFIX_LOG0                                                               0x3fff7bfc3062
#define regBIFPLR3_1_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                                      5
#define regBIFPLR3_1_PCIE_TLP_PREFIX_LOG1                                                               0x3fff7bfc3063
#define regBIFPLR3_1_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                                      5
#define regBIFPLR3_1_PCIE_TLP_PREFIX_LOG2                                                               0x3fff7bfc3064
#define regBIFPLR3_1_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                                      5
#define regBIFPLR3_1_PCIE_TLP_PREFIX_LOG3                                                               0x3fff7bfc3065
#define regBIFPLR3_1_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                                      5
#define regBIFPLR3_1_PCIE_SECONDARY_ENH_CAP_LIST                                                        0x3fff7bfc309c
#define regBIFPLR3_1_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX                                               5
#define regBIFPLR3_1_PCIE_LINK_CNTL3                                                                    0x3fff7bfc309d
#define regBIFPLR3_1_PCIE_LINK_CNTL3_BASE_IDX                                                           5
#define regBIFPLR3_1_PCIE_LANE_ERROR_STATUS                                                             0x3fff7bfc309e
#define regBIFPLR3_1_PCIE_LANE_ERROR_STATUS_BASE_IDX                                                    5
#define regBIFPLR3_1_PCIE_LANE_0_EQUALIZATION_CNTL                                                      0x3fff7bfc309f
#define regBIFPLR3_1_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR3_1_PCIE_LANE_1_EQUALIZATION_CNTL                                                      0x3fff7bfc309f
#define regBIFPLR3_1_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR3_1_PCIE_LANE_2_EQUALIZATION_CNTL                                                      0x3fff7bfc30a0
#define regBIFPLR3_1_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR3_1_PCIE_LANE_3_EQUALIZATION_CNTL                                                      0x3fff7bfc30a0
#define regBIFPLR3_1_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR3_1_PCIE_LANE_4_EQUALIZATION_CNTL                                                      0x3fff7bfc30a1
#define regBIFPLR3_1_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR3_1_PCIE_LANE_5_EQUALIZATION_CNTL                                                      0x3fff7bfc30a1
#define regBIFPLR3_1_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR3_1_PCIE_LANE_6_EQUALIZATION_CNTL                                                      0x3fff7bfc30a2
#define regBIFPLR3_1_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR3_1_PCIE_LANE_7_EQUALIZATION_CNTL                                                      0x3fff7bfc30a2
#define regBIFPLR3_1_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR3_1_PCIE_LANE_8_EQUALIZATION_CNTL                                                      0x3fff7bfc30a3
#define regBIFPLR3_1_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR3_1_PCIE_LANE_9_EQUALIZATION_CNTL                                                      0x3fff7bfc30a3
#define regBIFPLR3_1_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR3_1_PCIE_LANE_10_EQUALIZATION_CNTL                                                     0x3fff7bfc30a4
#define regBIFPLR3_1_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR3_1_PCIE_LANE_11_EQUALIZATION_CNTL                                                     0x3fff7bfc30a4
#define regBIFPLR3_1_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR3_1_PCIE_LANE_12_EQUALIZATION_CNTL                                                     0x3fff7bfc30a5
#define regBIFPLR3_1_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR3_1_PCIE_LANE_13_EQUALIZATION_CNTL                                                     0x3fff7bfc30a5
#define regBIFPLR3_1_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR3_1_PCIE_LANE_14_EQUALIZATION_CNTL                                                     0x3fff7bfc30a6
#define regBIFPLR3_1_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR3_1_PCIE_LANE_15_EQUALIZATION_CNTL                                                     0x3fff7bfc30a6
#define regBIFPLR3_1_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR3_1_PCIE_ACS_ENH_CAP_LIST                                                              0x3fff7bfc30a8
#define regBIFPLR3_1_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR3_1_PCIE_ACS_CAP                                                                       0x3fff7bfc30a9
#define regBIFPLR3_1_PCIE_ACS_CAP_BASE_IDX                                                              5
#define regBIFPLR3_1_PCIE_ACS_CNTL                                                                      0x3fff7bfc30a9
#define regBIFPLR3_1_PCIE_ACS_CNTL_BASE_IDX                                                             5
#define regBIFPLR3_1_PCIE_MC_ENH_CAP_LIST                                                               0x3fff7bfc30bc
#define regBIFPLR3_1_PCIE_MC_ENH_CAP_LIST_BASE_IDX                                                      5
#define regBIFPLR3_1_PCIE_MC_CAP                                                                        0x3fff7bfc30bd
#define regBIFPLR3_1_PCIE_MC_CAP_BASE_IDX                                                               5
#define regBIFPLR3_1_PCIE_MC_CNTL                                                                       0x3fff7bfc30bd
#define regBIFPLR3_1_PCIE_MC_CNTL_BASE_IDX                                                              5
#define regBIFPLR3_1_PCIE_MC_ADDR0                                                                      0x3fff7bfc30be
#define regBIFPLR3_1_PCIE_MC_ADDR0_BASE_IDX                                                             5
#define regBIFPLR3_1_PCIE_MC_ADDR1                                                                      0x3fff7bfc30bf
#define regBIFPLR3_1_PCIE_MC_ADDR1_BASE_IDX                                                             5
#define regBIFPLR3_1_PCIE_MC_RCV0                                                                       0x3fff7bfc30c0
#define regBIFPLR3_1_PCIE_MC_RCV0_BASE_IDX                                                              5
#define regBIFPLR3_1_PCIE_MC_RCV1                                                                       0x3fff7bfc30c1
#define regBIFPLR3_1_PCIE_MC_RCV1_BASE_IDX                                                              5
#define regBIFPLR3_1_PCIE_MC_BLOCK_ALL0                                                                 0x3fff7bfc30c2
#define regBIFPLR3_1_PCIE_MC_BLOCK_ALL0_BASE_IDX                                                        5
#define regBIFPLR3_1_PCIE_MC_BLOCK_ALL1                                                                 0x3fff7bfc30c3
#define regBIFPLR3_1_PCIE_MC_BLOCK_ALL1_BASE_IDX                                                        5
#define regBIFPLR3_1_PCIE_MC_BLOCK_UNTRANSLATED_0                                                       0x3fff7bfc30c4
#define regBIFPLR3_1_PCIE_MC_BLOCK_UNTRANSLATED_0_BASE_IDX                                              5
#define regBIFPLR3_1_PCIE_MC_BLOCK_UNTRANSLATED_1                                                       0x3fff7bfc30c5
#define regBIFPLR3_1_PCIE_MC_BLOCK_UNTRANSLATED_1_BASE_IDX                                              5
#define regBIFPLR3_1_PCIE_MC_OVERLAY_BAR0                                                               0x3fff7bfc30c6
#define regBIFPLR3_1_PCIE_MC_OVERLAY_BAR0_BASE_IDX                                                      5
#define regBIFPLR3_1_PCIE_MC_OVERLAY_BAR1                                                               0x3fff7bfc30c7
#define regBIFPLR3_1_PCIE_MC_OVERLAY_BAR1_BASE_IDX                                                      5
#define regBIFPLR3_1_PCIE_L1_PM_SUB_CAP_LIST                                                            0x3fff7bfc30dc
#define regBIFPLR3_1_PCIE_L1_PM_SUB_CAP_LIST_BASE_IDX                                                   5
#define regBIFPLR3_1_PCIE_L1_PM_SUB_CAP                                                                 0x3fff7bfc30dd
#define regBIFPLR3_1_PCIE_L1_PM_SUB_CAP_BASE_IDX                                                        5
#define regBIFPLR3_1_PCIE_L1_PM_SUB_CNTL                                                                0x3fff7bfc30de
#define regBIFPLR3_1_PCIE_L1_PM_SUB_CNTL_BASE_IDX                                                       5
#define regBIFPLR3_1_PCIE_L1_PM_SUB_CNTL2                                                               0x3fff7bfc30df
#define regBIFPLR3_1_PCIE_L1_PM_SUB_CNTL2_BASE_IDX                                                      5
#define regBIFPLR3_1_PCIE_DPC_ENH_CAP_LIST                                                              0x3fff7bfc30e0
#define regBIFPLR3_1_PCIE_DPC_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR3_1_PCIE_DPC_CAP_LIST                                                                  0x3fff7bfc30e1
#define regBIFPLR3_1_PCIE_DPC_CAP_LIST_BASE_IDX                                                         5
#define regBIFPLR3_1_PCIE_DPC_CNTL                                                                      0x3fff7bfc30e1
#define regBIFPLR3_1_PCIE_DPC_CNTL_BASE_IDX                                                             5
#define regBIFPLR3_1_PCIE_DPC_STATUS                                                                    0x3fff7bfc30e2
#define regBIFPLR3_1_PCIE_DPC_STATUS_BASE_IDX                                                           5
#define regBIFPLR3_1_PCIE_DPC_ERROR_SOURCE_ID                                                           0x3fff7bfc30e2
#define regBIFPLR3_1_PCIE_DPC_ERROR_SOURCE_ID_BASE_IDX                                                  5
#define regBIFPLR3_1_PCIE_RP_PIO_STATUS                                                                 0x3fff7bfc30e3
#define regBIFPLR3_1_PCIE_RP_PIO_STATUS_BASE_IDX                                                        5
#define regBIFPLR3_1_PCIE_RP_PIO_MASK                                                                   0x3fff7bfc30e4
#define regBIFPLR3_1_PCIE_RP_PIO_MASK_BASE_IDX                                                          5
#define regBIFPLR3_1_PCIE_RP_PIO_SEVERITY                                                               0x3fff7bfc30e5
#define regBIFPLR3_1_PCIE_RP_PIO_SEVERITY_BASE_IDX                                                      5
#define regBIFPLR3_1_PCIE_RP_PIO_SYSERROR                                                               0x3fff7bfc30e6
#define regBIFPLR3_1_PCIE_RP_PIO_SYSERROR_BASE_IDX                                                      5
#define regBIFPLR3_1_PCIE_RP_PIO_EXCEPTION                                                              0x3fff7bfc30e7
#define regBIFPLR3_1_PCIE_RP_PIO_EXCEPTION_BASE_IDX                                                     5
#define regBIFPLR3_1_PCIE_RP_PIO_HDR_LOG0                                                               0x3fff7bfc30e8
#define regBIFPLR3_1_PCIE_RP_PIO_HDR_LOG0_BASE_IDX                                                      5
#define regBIFPLR3_1_PCIE_RP_PIO_HDR_LOG1                                                               0x3fff7bfc30e9
#define regBIFPLR3_1_PCIE_RP_PIO_HDR_LOG1_BASE_IDX                                                      5
#define regBIFPLR3_1_PCIE_RP_PIO_HDR_LOG2                                                               0x3fff7bfc30ea
#define regBIFPLR3_1_PCIE_RP_PIO_HDR_LOG2_BASE_IDX                                                      5
#define regBIFPLR3_1_PCIE_RP_PIO_HDR_LOG3                                                               0x3fff7bfc30eb
#define regBIFPLR3_1_PCIE_RP_PIO_HDR_LOG3_BASE_IDX                                                      5
#define regBIFPLR3_1_PCIE_RP_PIO_PREFIX_LOG0                                                            0x3fff7bfc30ed
#define regBIFPLR3_1_PCIE_RP_PIO_PREFIX_LOG0_BASE_IDX                                                   5
#define regBIFPLR3_1_PCIE_RP_PIO_PREFIX_LOG1                                                            0x3fff7bfc30ee
#define regBIFPLR3_1_PCIE_RP_PIO_PREFIX_LOG1_BASE_IDX                                                   5
#define regBIFPLR3_1_PCIE_RP_PIO_PREFIX_LOG2                                                            0x3fff7bfc30ef
#define regBIFPLR3_1_PCIE_RP_PIO_PREFIX_LOG2_BASE_IDX                                                   5
#define regBIFPLR3_1_PCIE_RP_PIO_PREFIX_LOG3                                                            0x3fff7bfc30f0
#define regBIFPLR3_1_PCIE_RP_PIO_PREFIX_LOG3_BASE_IDX                                                   5
#define regBIFPLR3_1_PCIE_ESM_CAP_LIST                                                                  0x3fff7bfc30f1
#define regBIFPLR3_1_PCIE_ESM_CAP_LIST_BASE_IDX                                                         5
#define regBIFPLR3_1_PCIE_ESM_HEADER_1                                                                  0x3fff7bfc30f2
#define regBIFPLR3_1_PCIE_ESM_HEADER_1_BASE_IDX                                                         5
#define regBIFPLR3_1_PCIE_ESM_HEADER_2                                                                  0x3fff7bfc30f3
#define regBIFPLR3_1_PCIE_ESM_HEADER_2_BASE_IDX                                                         5
#define regBIFPLR3_1_PCIE_ESM_STATUS                                                                    0x3fff7bfc30f3
#define regBIFPLR3_1_PCIE_ESM_STATUS_BASE_IDX                                                           5
#define regBIFPLR3_1_PCIE_ESM_CTRL                                                                      0x3fff7bfc30f4
#define regBIFPLR3_1_PCIE_ESM_CTRL_BASE_IDX                                                             5
#define regBIFPLR3_1_PCIE_ESM_CAP_1                                                                     0x3fff7bfc30f5
#define regBIFPLR3_1_PCIE_ESM_CAP_1_BASE_IDX                                                            5
#define regBIFPLR3_1_PCIE_ESM_CAP_2                                                                     0x3fff7bfc30f6
#define regBIFPLR3_1_PCIE_ESM_CAP_2_BASE_IDX                                                            5
#define regBIFPLR3_1_PCIE_ESM_CAP_3                                                                     0x3fff7bfc30f7
#define regBIFPLR3_1_PCIE_ESM_CAP_3_BASE_IDX                                                            5
#define regBIFPLR3_1_PCIE_ESM_CAP_4                                                                     0x3fff7bfc30f8
#define regBIFPLR3_1_PCIE_ESM_CAP_4_BASE_IDX                                                            5
#define regBIFPLR3_1_PCIE_ESM_CAP_5                                                                     0x3fff7bfc30f9
#define regBIFPLR3_1_PCIE_ESM_CAP_5_BASE_IDX                                                            5
#define regBIFPLR3_1_PCIE_ESM_CAP_6                                                                     0x3fff7bfc30fa
#define regBIFPLR3_1_PCIE_ESM_CAP_6_BASE_IDX                                                            5
#define regBIFPLR3_1_PCIE_ESM_CAP_7                                                                     0x3fff7bfc30fb
#define regBIFPLR3_1_PCIE_ESM_CAP_7_BASE_IDX                                                            5
#define regBIFPLR3_1_PCIE_DLF_ENH_CAP_LIST                                                              0x3fff7bfc3100
#define regBIFPLR3_1_PCIE_DLF_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR3_1_DATA_LINK_FEATURE_CAP                                                              0x3fff7bfc3101
#define regBIFPLR3_1_DATA_LINK_FEATURE_CAP_BASE_IDX                                                     5
#define regBIFPLR3_1_DATA_LINK_FEATURE_STATUS                                                           0x3fff7bfc3102
#define regBIFPLR3_1_DATA_LINK_FEATURE_STATUS_BASE_IDX                                                  5
#define regBIFPLR3_1_PCIE_PHY_16GT_ENH_CAP_LIST                                                         0x3fff7bfc3104
#define regBIFPLR3_1_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX                                                5
#define regBIFPLR3_1_LINK_CAP_16GT                                                                      0x3fff7bfc3105
#define regBIFPLR3_1_LINK_CAP_16GT_BASE_IDX                                                             5
#define regBIFPLR3_1_LINK_CNTL_16GT                                                                     0x3fff7bfc3106
#define regBIFPLR3_1_LINK_CNTL_16GT_BASE_IDX                                                            5
#define regBIFPLR3_1_LINK_STATUS_16GT                                                                   0x3fff7bfc3107
#define regBIFPLR3_1_LINK_STATUS_16GT_BASE_IDX                                                          5
#define regBIFPLR3_1_LOCAL_PARITY_MISMATCH_STATUS_16GT                                                  0x3fff7bfc3108
#define regBIFPLR3_1_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                         5
#define regBIFPLR3_1_RTM1_PARITY_MISMATCH_STATUS_16GT                                                   0x3fff7bfc3109
#define regBIFPLR3_1_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                          5
#define regBIFPLR3_1_RTM2_PARITY_MISMATCH_STATUS_16GT                                                   0x3fff7bfc310a
#define regBIFPLR3_1_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                          5
#define regBIFPLR3_1_LANE_0_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc310c
#define regBIFPLR3_1_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR3_1_LANE_1_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc310c
#define regBIFPLR3_1_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR3_1_LANE_2_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc310c
#define regBIFPLR3_1_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR3_1_LANE_3_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc310c
#define regBIFPLR3_1_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR3_1_LANE_4_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc310d
#define regBIFPLR3_1_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR3_1_LANE_5_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc310d
#define regBIFPLR3_1_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR3_1_LANE_6_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc310d
#define regBIFPLR3_1_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR3_1_LANE_7_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc310d
#define regBIFPLR3_1_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR3_1_LANE_8_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc310e
#define regBIFPLR3_1_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR3_1_LANE_9_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc310e
#define regBIFPLR3_1_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR3_1_LANE_10_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc310e
#define regBIFPLR3_1_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR3_1_LANE_11_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc310e
#define regBIFPLR3_1_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR3_1_LANE_12_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc310f
#define regBIFPLR3_1_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR3_1_LANE_13_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc310f
#define regBIFPLR3_1_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR3_1_LANE_14_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc310f
#define regBIFPLR3_1_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR3_1_LANE_15_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc310f
#define regBIFPLR3_1_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR3_1_PCIE_MARGINING_ENH_CAP_LIST                                                        0x3fff7bfc3110
#define regBIFPLR3_1_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX                                               5
#define regBIFPLR3_1_MARGINING_PORT_CAP                                                                 0x3fff7bfc3111
#define regBIFPLR3_1_MARGINING_PORT_CAP_BASE_IDX                                                        5
#define regBIFPLR3_1_MARGINING_PORT_STATUS                                                              0x3fff7bfc3111
#define regBIFPLR3_1_MARGINING_PORT_STATUS_BASE_IDX                                                     5
#define regBIFPLR3_1_LANE_0_MARGINING_LANE_CNTL                                                         0x3fff7bfc3112
#define regBIFPLR3_1_LANE_0_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR3_1_LANE_0_MARGINING_LANE_STATUS                                                       0x3fff7bfc3112
#define regBIFPLR3_1_LANE_0_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR3_1_LANE_1_MARGINING_LANE_CNTL                                                         0x3fff7bfc3113
#define regBIFPLR3_1_LANE_1_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR3_1_LANE_1_MARGINING_LANE_STATUS                                                       0x3fff7bfc3113
#define regBIFPLR3_1_LANE_1_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR3_1_LANE_2_MARGINING_LANE_CNTL                                                         0x3fff7bfc3114
#define regBIFPLR3_1_LANE_2_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR3_1_LANE_2_MARGINING_LANE_STATUS                                                       0x3fff7bfc3114
#define regBIFPLR3_1_LANE_2_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR3_1_LANE_3_MARGINING_LANE_CNTL                                                         0x3fff7bfc3115
#define regBIFPLR3_1_LANE_3_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR3_1_LANE_3_MARGINING_LANE_STATUS                                                       0x3fff7bfc3115
#define regBIFPLR3_1_LANE_3_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR3_1_LANE_4_MARGINING_LANE_CNTL                                                         0x3fff7bfc3116
#define regBIFPLR3_1_LANE_4_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR3_1_LANE_4_MARGINING_LANE_STATUS                                                       0x3fff7bfc3116
#define regBIFPLR3_1_LANE_4_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR3_1_LANE_5_MARGINING_LANE_CNTL                                                         0x3fff7bfc3117
#define regBIFPLR3_1_LANE_5_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR3_1_LANE_5_MARGINING_LANE_STATUS                                                       0x3fff7bfc3117
#define regBIFPLR3_1_LANE_5_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR3_1_LANE_6_MARGINING_LANE_CNTL                                                         0x3fff7bfc3118
#define regBIFPLR3_1_LANE_6_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR3_1_LANE_6_MARGINING_LANE_STATUS                                                       0x3fff7bfc3118
#define regBIFPLR3_1_LANE_6_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR3_1_LANE_7_MARGINING_LANE_CNTL                                                         0x3fff7bfc3119
#define regBIFPLR3_1_LANE_7_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR3_1_LANE_7_MARGINING_LANE_STATUS                                                       0x3fff7bfc3119
#define regBIFPLR3_1_LANE_7_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR3_1_LANE_8_MARGINING_LANE_CNTL                                                         0x3fff7bfc311a
#define regBIFPLR3_1_LANE_8_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR3_1_LANE_8_MARGINING_LANE_STATUS                                                       0x3fff7bfc311a
#define regBIFPLR3_1_LANE_8_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR3_1_LANE_9_MARGINING_LANE_CNTL                                                         0x3fff7bfc311b
#define regBIFPLR3_1_LANE_9_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR3_1_LANE_9_MARGINING_LANE_STATUS                                                       0x3fff7bfc311b
#define regBIFPLR3_1_LANE_9_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR3_1_LANE_10_MARGINING_LANE_CNTL                                                        0x3fff7bfc311c
#define regBIFPLR3_1_LANE_10_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR3_1_LANE_10_MARGINING_LANE_STATUS                                                      0x3fff7bfc311c
#define regBIFPLR3_1_LANE_10_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR3_1_LANE_11_MARGINING_LANE_CNTL                                                        0x3fff7bfc311d
#define regBIFPLR3_1_LANE_11_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR3_1_LANE_11_MARGINING_LANE_STATUS                                                      0x3fff7bfc311d
#define regBIFPLR3_1_LANE_11_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR3_1_LANE_12_MARGINING_LANE_CNTL                                                        0x3fff7bfc311e
#define regBIFPLR3_1_LANE_12_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR3_1_LANE_12_MARGINING_LANE_STATUS                                                      0x3fff7bfc311e
#define regBIFPLR3_1_LANE_12_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR3_1_LANE_13_MARGINING_LANE_CNTL                                                        0x3fff7bfc311f
#define regBIFPLR3_1_LANE_13_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR3_1_LANE_13_MARGINING_LANE_STATUS                                                      0x3fff7bfc311f
#define regBIFPLR3_1_LANE_13_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR3_1_LANE_14_MARGINING_LANE_CNTL                                                        0x3fff7bfc3120
#define regBIFPLR3_1_LANE_14_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR3_1_LANE_14_MARGINING_LANE_STATUS                                                      0x3fff7bfc3120
#define regBIFPLR3_1_LANE_14_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR3_1_LANE_15_MARGINING_LANE_CNTL                                                        0x3fff7bfc3121
#define regBIFPLR3_1_LANE_15_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR3_1_LANE_15_MARGINING_LANE_STATUS                                                      0x3fff7bfc3121
#define regBIFPLR3_1_LANE_15_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR3_1_PCIE_CCIX_CAP_LIST                                                                 0x3fff7bfc3122
#define regBIFPLR3_1_PCIE_CCIX_CAP_LIST_BASE_IDX                                                        5
#define regBIFPLR3_1_PCIE_CCIX_HEADER_1                                                                 0x3fff7bfc3123
#define regBIFPLR3_1_PCIE_CCIX_HEADER_1_BASE_IDX                                                        5
#define regBIFPLR3_1_PCIE_CCIX_HEADER_2                                                                 0x3fff7bfc3124
#define regBIFPLR3_1_PCIE_CCIX_HEADER_2_BASE_IDX                                                        5
#define regBIFPLR3_1_PCIE_CCIX_CAP                                                                      0x3fff7bfc3124
#define regBIFPLR3_1_PCIE_CCIX_CAP_BASE_IDX                                                             5
#define regBIFPLR3_1_PCIE_CCIX_ESM_REQD_CAP                                                             0x3fff7bfc3125
#define regBIFPLR3_1_PCIE_CCIX_ESM_REQD_CAP_BASE_IDX                                                    5
#define regBIFPLR3_1_PCIE_CCIX_ESM_OPTL_CAP                                                             0x3fff7bfc3126
#define regBIFPLR3_1_PCIE_CCIX_ESM_OPTL_CAP_BASE_IDX                                                    5
#define regBIFPLR3_1_PCIE_CCIX_ESM_STATUS                                                               0x3fff7bfc3127
#define regBIFPLR3_1_PCIE_CCIX_ESM_STATUS_BASE_IDX                                                      5
#define regBIFPLR3_1_PCIE_CCIX_ESM_CNTL                                                                 0x3fff7bfc3128
#define regBIFPLR3_1_PCIE_CCIX_ESM_CNTL_BASE_IDX                                                        5
#define regBIFPLR3_1_ESM_LANE_0_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc3129
#define regBIFPLR3_1_ESM_LANE_0_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR3_1_ESM_LANE_1_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc3129
#define regBIFPLR3_1_ESM_LANE_1_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR3_1_ESM_LANE_2_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc3129
#define regBIFPLR3_1_ESM_LANE_2_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR3_1_ESM_LANE_3_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc3129
#define regBIFPLR3_1_ESM_LANE_3_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR3_1_ESM_LANE_4_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc312a
#define regBIFPLR3_1_ESM_LANE_4_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR3_1_ESM_LANE_5_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc312a
#define regBIFPLR3_1_ESM_LANE_5_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR3_1_ESM_LANE_6_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc312a
#define regBIFPLR3_1_ESM_LANE_6_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR3_1_ESM_LANE_7_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc312a
#define regBIFPLR3_1_ESM_LANE_7_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR3_1_ESM_LANE_8_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc312b
#define regBIFPLR3_1_ESM_LANE_8_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR3_1_ESM_LANE_9_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc312b
#define regBIFPLR3_1_ESM_LANE_9_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR3_1_ESM_LANE_10_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc312b
#define regBIFPLR3_1_ESM_LANE_10_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR3_1_ESM_LANE_11_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc312b
#define regBIFPLR3_1_ESM_LANE_11_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR3_1_ESM_LANE_12_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc312c
#define regBIFPLR3_1_ESM_LANE_12_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR3_1_ESM_LANE_13_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc312c
#define regBIFPLR3_1_ESM_LANE_13_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR3_1_ESM_LANE_14_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc312c
#define regBIFPLR3_1_ESM_LANE_14_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR3_1_ESM_LANE_15_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc312c
#define regBIFPLR3_1_ESM_LANE_15_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR3_1_ESM_LANE_0_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc312d
#define regBIFPLR3_1_ESM_LANE_0_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR3_1_ESM_LANE_1_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc312d
#define regBIFPLR3_1_ESM_LANE_1_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR3_1_ESM_LANE_2_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc312d
#define regBIFPLR3_1_ESM_LANE_2_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR3_1_ESM_LANE_3_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc312d
#define regBIFPLR3_1_ESM_LANE_3_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR3_1_ESM_LANE_4_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc312e
#define regBIFPLR3_1_ESM_LANE_4_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR3_1_ESM_LANE_5_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc312e
#define regBIFPLR3_1_ESM_LANE_5_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR3_1_ESM_LANE_6_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc312e
#define regBIFPLR3_1_ESM_LANE_6_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR3_1_ESM_LANE_7_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc312e
#define regBIFPLR3_1_ESM_LANE_7_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR3_1_ESM_LANE_8_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc312f
#define regBIFPLR3_1_ESM_LANE_8_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR3_1_ESM_LANE_9_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc312f
#define regBIFPLR3_1_ESM_LANE_9_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR3_1_ESM_LANE_10_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc312f
#define regBIFPLR3_1_ESM_LANE_10_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR3_1_ESM_LANE_11_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc312f
#define regBIFPLR3_1_ESM_LANE_11_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR3_1_ESM_LANE_12_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc3130
#define regBIFPLR3_1_ESM_LANE_12_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR3_1_ESM_LANE_13_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc3130
#define regBIFPLR3_1_ESM_LANE_13_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR3_1_ESM_LANE_14_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc3130
#define regBIFPLR3_1_ESM_LANE_14_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR3_1_ESM_LANE_15_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc3130
#define regBIFPLR3_1_ESM_LANE_15_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR3_1_PCIE_CCIX_TRANS_CAP                                                                0x3fff7bfc3131
#define regBIFPLR3_1_PCIE_CCIX_TRANS_CAP_BASE_IDX                                                       5
#define regBIFPLR3_1_PCIE_CCIX_TRANS_CNTL                                                               0x3fff7bfc3132
#define regBIFPLR3_1_PCIE_CCIX_TRANS_CNTL_BASE_IDX                                                      5


// addressBlock: nbio_pcie0_bifplr4_cfgdecp
// base address: 0xfffe0000d000
#define regBIFPLR4_1_VENDOR_ID                                                                          0x3fff7bfc3400
#define regBIFPLR4_1_VENDOR_ID_BASE_IDX                                                                 5
#define regBIFPLR4_1_DEVICE_ID                                                                          0x3fff7bfc3400
#define regBIFPLR4_1_DEVICE_ID_BASE_IDX                                                                 5
#define regBIFPLR4_1_COMMAND                                                                            0x3fff7bfc3401
#define regBIFPLR4_1_COMMAND_BASE_IDX                                                                   5
#define regBIFPLR4_1_STATUS                                                                             0x3fff7bfc3401
#define regBIFPLR4_1_STATUS_BASE_IDX                                                                    5
#define regBIFPLR4_1_REVISION_ID                                                                        0x3fff7bfc3402
#define regBIFPLR4_1_REVISION_ID_BASE_IDX                                                               5
#define regBIFPLR4_1_PROG_INTERFACE                                                                     0x3fff7bfc3402
#define regBIFPLR4_1_PROG_INTERFACE_BASE_IDX                                                            5
#define regBIFPLR4_1_SUB_CLASS                                                                          0x3fff7bfc3402
#define regBIFPLR4_1_SUB_CLASS_BASE_IDX                                                                 5
#define regBIFPLR4_1_BASE_CLASS                                                                         0x3fff7bfc3402
#define regBIFPLR4_1_BASE_CLASS_BASE_IDX                                                                5
#define regBIFPLR4_1_CACHE_LINE                                                                         0x3fff7bfc3403
#define regBIFPLR4_1_CACHE_LINE_BASE_IDX                                                                5
#define regBIFPLR4_1_LATENCY                                                                            0x3fff7bfc3403
#define regBIFPLR4_1_LATENCY_BASE_IDX                                                                   5
#define regBIFPLR4_1_HEADER                                                                             0x3fff7bfc3403
#define regBIFPLR4_1_HEADER_BASE_IDX                                                                    5
#define regBIFPLR4_1_BIST                                                                               0x3fff7bfc3403
#define regBIFPLR4_1_BIST_BASE_IDX                                                                      5
#define regBIFPLR4_1_SUB_BUS_NUMBER_LATENCY                                                             0x3fff7bfc3406
#define regBIFPLR4_1_SUB_BUS_NUMBER_LATENCY_BASE_IDX                                                    5
#define regBIFPLR4_1_IO_BASE_LIMIT                                                                      0x3fff7bfc3407
#define regBIFPLR4_1_IO_BASE_LIMIT_BASE_IDX                                                             5
#define regBIFPLR4_1_SECONDARY_STATUS                                                                   0x3fff7bfc3407
#define regBIFPLR4_1_SECONDARY_STATUS_BASE_IDX                                                          5
#define regBIFPLR4_1_MEM_BASE_LIMIT                                                                     0x3fff7bfc3408
#define regBIFPLR4_1_MEM_BASE_LIMIT_BASE_IDX                                                            5
#define regBIFPLR4_1_PREF_BASE_LIMIT                                                                    0x3fff7bfc3409
#define regBIFPLR4_1_PREF_BASE_LIMIT_BASE_IDX                                                           5
#define regBIFPLR4_1_PREF_BASE_UPPER                                                                    0x3fff7bfc340a
#define regBIFPLR4_1_PREF_BASE_UPPER_BASE_IDX                                                           5
#define regBIFPLR4_1_PREF_LIMIT_UPPER                                                                   0x3fff7bfc340b
#define regBIFPLR4_1_PREF_LIMIT_UPPER_BASE_IDX                                                          5
#define regBIFPLR4_1_IO_BASE_LIMIT_HI                                                                   0x3fff7bfc340c
#define regBIFPLR4_1_IO_BASE_LIMIT_HI_BASE_IDX                                                          5
#define regBIFPLR4_1_CAP_PTR                                                                            0x3fff7bfc340d
#define regBIFPLR4_1_CAP_PTR_BASE_IDX                                                                   5
#define regBIFPLR4_1_ROM_BASE_ADDR                                                                      0x3fff7bfc340e
#define regBIFPLR4_1_ROM_BASE_ADDR_BASE_IDX                                                             5
#define regBIFPLR4_1_INTERRUPT_LINE                                                                     0x3fff7bfc340f
#define regBIFPLR4_1_INTERRUPT_LINE_BASE_IDX                                                            5
#define regBIFPLR4_1_INTERRUPT_PIN                                                                      0x3fff7bfc340f
#define regBIFPLR4_1_INTERRUPT_PIN_BASE_IDX                                                             5
#define regBIFPLR4_1_IRQ_BRIDGE_CNTL                                                                    0x3fff7bfc340f
#define regBIFPLR4_1_IRQ_BRIDGE_CNTL_BASE_IDX                                                           5
#define regBIFPLR4_1_EXT_BRIDGE_CNTL                                                                    0x3fff7bfc3410
#define regBIFPLR4_1_EXT_BRIDGE_CNTL_BASE_IDX                                                           5
#define regBIFPLR4_1_VENDOR_CAP_LIST                                                                    0x3fff7bfc3412
#define regBIFPLR4_1_VENDOR_CAP_LIST_BASE_IDX                                                           5
#define regBIFPLR4_1_ADAPTER_ID_W                                                                       0x3fff7bfc3413
#define regBIFPLR4_1_ADAPTER_ID_W_BASE_IDX                                                              5
#define regBIFPLR4_1_PMI_CAP_LIST                                                                       0x3fff7bfc3414
#define regBIFPLR4_1_PMI_CAP_LIST_BASE_IDX                                                              5
#define regBIFPLR4_1_PMI_CAP                                                                            0x3fff7bfc3414
#define regBIFPLR4_1_PMI_CAP_BASE_IDX                                                                   5
#define regBIFPLR4_1_PMI_STATUS_CNTL                                                                    0x3fff7bfc3415
#define regBIFPLR4_1_PMI_STATUS_CNTL_BASE_IDX                                                           5
#define regBIFPLR4_1_PCIE_CAP_LIST                                                                      0x3fff7bfc3416
#define regBIFPLR4_1_PCIE_CAP_LIST_BASE_IDX                                                             5
#define regBIFPLR4_1_PCIE_CAP                                                                           0x3fff7bfc3416
#define regBIFPLR4_1_PCIE_CAP_BASE_IDX                                                                  5
#define regBIFPLR4_1_DEVICE_CAP                                                                         0x3fff7bfc3417
#define regBIFPLR4_1_DEVICE_CAP_BASE_IDX                                                                5
#define regBIFPLR4_1_DEVICE_CNTL                                                                        0x3fff7bfc3418
#define regBIFPLR4_1_DEVICE_CNTL_BASE_IDX                                                               5
#define regBIFPLR4_1_DEVICE_STATUS                                                                      0x3fff7bfc3418
#define regBIFPLR4_1_DEVICE_STATUS_BASE_IDX                                                             5
#define regBIFPLR4_1_LINK_CAP                                                                           0x3fff7bfc3419
#define regBIFPLR4_1_LINK_CAP_BASE_IDX                                                                  5
#define regBIFPLR4_1_LINK_CNTL                                                                          0x3fff7bfc341a
#define regBIFPLR4_1_LINK_CNTL_BASE_IDX                                                                 5
#define regBIFPLR4_1_LINK_STATUS                                                                        0x3fff7bfc341a
#define regBIFPLR4_1_LINK_STATUS_BASE_IDX                                                               5
#define regBIFPLR4_1_SLOT_CAP                                                                           0x3fff7bfc341b
#define regBIFPLR4_1_SLOT_CAP_BASE_IDX                                                                  5
#define regBIFPLR4_1_SLOT_CNTL                                                                          0x3fff7bfc341c
#define regBIFPLR4_1_SLOT_CNTL_BASE_IDX                                                                 5
#define regBIFPLR4_1_SLOT_STATUS                                                                        0x3fff7bfc341c
#define regBIFPLR4_1_SLOT_STATUS_BASE_IDX                                                               5
#define regBIFPLR4_1_ROOT_CNTL                                                                          0x3fff7bfc341d
#define regBIFPLR4_1_ROOT_CNTL_BASE_IDX                                                                 5
#define regBIFPLR4_1_ROOT_CAP                                                                           0x3fff7bfc341d
#define regBIFPLR4_1_ROOT_CAP_BASE_IDX                                                                  5
#define regBIFPLR4_1_ROOT_STATUS                                                                        0x3fff7bfc341e
#define regBIFPLR4_1_ROOT_STATUS_BASE_IDX                                                               5
#define regBIFPLR4_1_DEVICE_CAP2                                                                        0x3fff7bfc341f
#define regBIFPLR4_1_DEVICE_CAP2_BASE_IDX                                                               5
#define regBIFPLR4_1_DEVICE_CNTL2                                                                       0x3fff7bfc3420
#define regBIFPLR4_1_DEVICE_CNTL2_BASE_IDX                                                              5
#define regBIFPLR4_1_DEVICE_STATUS2                                                                     0x3fff7bfc3420
#define regBIFPLR4_1_DEVICE_STATUS2_BASE_IDX                                                            5
#define regBIFPLR4_1_LINK_CAP2                                                                          0x3fff7bfc3421
#define regBIFPLR4_1_LINK_CAP2_BASE_IDX                                                                 5
#define regBIFPLR4_1_LINK_CNTL2                                                                         0x3fff7bfc3422
#define regBIFPLR4_1_LINK_CNTL2_BASE_IDX                                                                5
#define regBIFPLR4_1_LINK_STATUS2                                                                       0x3fff7bfc3422
#define regBIFPLR4_1_LINK_STATUS2_BASE_IDX                                                              5
#define regBIFPLR4_1_SLOT_CAP2                                                                          0x3fff7bfc3423
#define regBIFPLR4_1_SLOT_CAP2_BASE_IDX                                                                 5
#define regBIFPLR4_1_SLOT_CNTL2                                                                         0x3fff7bfc3424
#define regBIFPLR4_1_SLOT_CNTL2_BASE_IDX                                                                5
#define regBIFPLR4_1_SLOT_STATUS2                                                                       0x3fff7bfc3424
#define regBIFPLR4_1_SLOT_STATUS2_BASE_IDX                                                              5
#define regBIFPLR4_1_MSI_CAP_LIST                                                                       0x3fff7bfc3428
#define regBIFPLR4_1_MSI_CAP_LIST_BASE_IDX                                                              5
#define regBIFPLR4_1_MSI_MSG_CNTL                                                                       0x3fff7bfc3428
#define regBIFPLR4_1_MSI_MSG_CNTL_BASE_IDX                                                              5
#define regBIFPLR4_1_MSI_MSG_ADDR_LO                                                                    0x3fff7bfc3429
#define regBIFPLR4_1_MSI_MSG_ADDR_LO_BASE_IDX                                                           5
#define regBIFPLR4_1_MSI_MSG_ADDR_HI                                                                    0x3fff7bfc342a
#define regBIFPLR4_1_MSI_MSG_ADDR_HI_BASE_IDX                                                           5
#define regBIFPLR4_1_MSI_MSG_DATA                                                                       0x3fff7bfc342a
#define regBIFPLR4_1_MSI_MSG_DATA_BASE_IDX                                                              5
#define regBIFPLR4_1_MSI_MSG_DATA_64                                                                    0x3fff7bfc342b
#define regBIFPLR4_1_MSI_MSG_DATA_64_BASE_IDX                                                           5
#define regBIFPLR4_1_SSID_CAP_LIST                                                                      0x3fff7bfc3430
#define regBIFPLR4_1_SSID_CAP_LIST_BASE_IDX                                                             5
#define regBIFPLR4_1_SSID_CAP                                                                           0x3fff7bfc3431
#define regBIFPLR4_1_SSID_CAP_BASE_IDX                                                                  5
#define regBIFPLR4_1_MSI_MAP_CAP_LIST                                                                   0x3fff7bfc3432
#define regBIFPLR4_1_MSI_MAP_CAP_LIST_BASE_IDX                                                          5
#define regBIFPLR4_1_MSI_MAP_CAP                                                                        0x3fff7bfc3432
#define regBIFPLR4_1_MSI_MAP_CAP_BASE_IDX                                                               5
#define regBIFPLR4_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                                  0x3fff7bfc3440
#define regBIFPLR4_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIFPLR4_1_PCIE_VENDOR_SPECIFIC_HDR                                                           0x3fff7bfc3441
#define regBIFPLR4_1_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                                  5
#define regBIFPLR4_1_PCIE_VENDOR_SPECIFIC1                                                              0x3fff7bfc3442
#define regBIFPLR4_1_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                                     5
#define regBIFPLR4_1_PCIE_VENDOR_SPECIFIC2                                                              0x3fff7bfc3443
#define regBIFPLR4_1_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                                     5
#define regBIFPLR4_1_PCIE_VC_ENH_CAP_LIST                                                               0x3fff7bfc3444
#define regBIFPLR4_1_PCIE_VC_ENH_CAP_LIST_BASE_IDX                                                      5
#define regBIFPLR4_1_PCIE_PORT_VC_CAP_REG1                                                              0x3fff7bfc3445
#define regBIFPLR4_1_PCIE_PORT_VC_CAP_REG1_BASE_IDX                                                     5
#define regBIFPLR4_1_PCIE_PORT_VC_CAP_REG2                                                              0x3fff7bfc3446
#define regBIFPLR4_1_PCIE_PORT_VC_CAP_REG2_BASE_IDX                                                     5
#define regBIFPLR4_1_PCIE_PORT_VC_CNTL                                                                  0x3fff7bfc3447
#define regBIFPLR4_1_PCIE_PORT_VC_CNTL_BASE_IDX                                                         5
#define regBIFPLR4_1_PCIE_PORT_VC_STATUS                                                                0x3fff7bfc3447
#define regBIFPLR4_1_PCIE_PORT_VC_STATUS_BASE_IDX                                                       5
#define regBIFPLR4_1_PCIE_VC0_RESOURCE_CAP                                                              0x3fff7bfc3448
#define regBIFPLR4_1_PCIE_VC0_RESOURCE_CAP_BASE_IDX                                                     5
#define regBIFPLR4_1_PCIE_VC0_RESOURCE_CNTL                                                             0x3fff7bfc3449
#define regBIFPLR4_1_PCIE_VC0_RESOURCE_CNTL_BASE_IDX                                                    5
#define regBIFPLR4_1_PCIE_VC0_RESOURCE_STATUS                                                           0x3fff7bfc344a
#define regBIFPLR4_1_PCIE_VC0_RESOURCE_STATUS_BASE_IDX                                                  5
#define regBIFPLR4_1_PCIE_VC1_RESOURCE_CAP                                                              0x3fff7bfc344b
#define regBIFPLR4_1_PCIE_VC1_RESOURCE_CAP_BASE_IDX                                                     5
#define regBIFPLR4_1_PCIE_VC1_RESOURCE_CNTL                                                             0x3fff7bfc344c
#define regBIFPLR4_1_PCIE_VC1_RESOURCE_CNTL_BASE_IDX                                                    5
#define regBIFPLR4_1_PCIE_VC1_RESOURCE_STATUS                                                           0x3fff7bfc344d
#define regBIFPLR4_1_PCIE_VC1_RESOURCE_STATUS_BASE_IDX                                                  5
#define regBIFPLR4_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                                   0x3fff7bfc3450
#define regBIFPLR4_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX                                          5
#define regBIFPLR4_1_PCIE_DEV_SERIAL_NUM_DW1                                                            0x3fff7bfc3451
#define regBIFPLR4_1_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX                                                   5
#define regBIFPLR4_1_PCIE_DEV_SERIAL_NUM_DW2                                                            0x3fff7bfc3452
#define regBIFPLR4_1_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX                                                   5
#define regBIFPLR4_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                                      0x3fff7bfc3454
#define regBIFPLR4_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                             5
#define regBIFPLR4_1_PCIE_UNCORR_ERR_STATUS                                                             0x3fff7bfc3455
#define regBIFPLR4_1_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                                    5
#define regBIFPLR4_1_PCIE_UNCORR_ERR_MASK                                                               0x3fff7bfc3456
#define regBIFPLR4_1_PCIE_UNCORR_ERR_MASK_BASE_IDX                                                      5
#define regBIFPLR4_1_PCIE_UNCORR_ERR_SEVERITY                                                           0x3fff7bfc3457
#define regBIFPLR4_1_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                                  5
#define regBIFPLR4_1_PCIE_CORR_ERR_STATUS                                                               0x3fff7bfc3458
#define regBIFPLR4_1_PCIE_CORR_ERR_STATUS_BASE_IDX                                                      5
#define regBIFPLR4_1_PCIE_CORR_ERR_MASK                                                                 0x3fff7bfc3459
#define regBIFPLR4_1_PCIE_CORR_ERR_MASK_BASE_IDX                                                        5
#define regBIFPLR4_1_PCIE_ADV_ERR_CAP_CNTL                                                              0x3fff7bfc345a
#define regBIFPLR4_1_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                                     5
#define regBIFPLR4_1_PCIE_HDR_LOG0                                                                      0x3fff7bfc345b
#define regBIFPLR4_1_PCIE_HDR_LOG0_BASE_IDX                                                             5
#define regBIFPLR4_1_PCIE_HDR_LOG1                                                                      0x3fff7bfc345c
#define regBIFPLR4_1_PCIE_HDR_LOG1_BASE_IDX                                                             5
#define regBIFPLR4_1_PCIE_HDR_LOG2                                                                      0x3fff7bfc345d
#define regBIFPLR4_1_PCIE_HDR_LOG2_BASE_IDX                                                             5
#define regBIFPLR4_1_PCIE_HDR_LOG3                                                                      0x3fff7bfc345e
#define regBIFPLR4_1_PCIE_HDR_LOG3_BASE_IDX                                                             5
#define regBIFPLR4_1_PCIE_ROOT_ERR_CMD                                                                  0x3fff7bfc345f
#define regBIFPLR4_1_PCIE_ROOT_ERR_CMD_BASE_IDX                                                         5
#define regBIFPLR4_1_PCIE_ROOT_ERR_STATUS                                                               0x3fff7bfc3460
#define regBIFPLR4_1_PCIE_ROOT_ERR_STATUS_BASE_IDX                                                      5
#define regBIFPLR4_1_PCIE_ERR_SRC_ID                                                                    0x3fff7bfc3461
#define regBIFPLR4_1_PCIE_ERR_SRC_ID_BASE_IDX                                                           5
#define regBIFPLR4_1_PCIE_TLP_PREFIX_LOG0                                                               0x3fff7bfc3462
#define regBIFPLR4_1_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                                      5
#define regBIFPLR4_1_PCIE_TLP_PREFIX_LOG1                                                               0x3fff7bfc3463
#define regBIFPLR4_1_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                                      5
#define regBIFPLR4_1_PCIE_TLP_PREFIX_LOG2                                                               0x3fff7bfc3464
#define regBIFPLR4_1_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                                      5
#define regBIFPLR4_1_PCIE_TLP_PREFIX_LOG3                                                               0x3fff7bfc3465
#define regBIFPLR4_1_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                                      5
#define regBIFPLR4_1_PCIE_SECONDARY_ENH_CAP_LIST                                                        0x3fff7bfc349c
#define regBIFPLR4_1_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX                                               5
#define regBIFPLR4_1_PCIE_LINK_CNTL3                                                                    0x3fff7bfc349d
#define regBIFPLR4_1_PCIE_LINK_CNTL3_BASE_IDX                                                           5
#define regBIFPLR4_1_PCIE_LANE_ERROR_STATUS                                                             0x3fff7bfc349e
#define regBIFPLR4_1_PCIE_LANE_ERROR_STATUS_BASE_IDX                                                    5
#define regBIFPLR4_1_PCIE_LANE_0_EQUALIZATION_CNTL                                                      0x3fff7bfc349f
#define regBIFPLR4_1_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR4_1_PCIE_LANE_1_EQUALIZATION_CNTL                                                      0x3fff7bfc349f
#define regBIFPLR4_1_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR4_1_PCIE_LANE_2_EQUALIZATION_CNTL                                                      0x3fff7bfc34a0
#define regBIFPLR4_1_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR4_1_PCIE_LANE_3_EQUALIZATION_CNTL                                                      0x3fff7bfc34a0
#define regBIFPLR4_1_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR4_1_PCIE_LANE_4_EQUALIZATION_CNTL                                                      0x3fff7bfc34a1
#define regBIFPLR4_1_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR4_1_PCIE_LANE_5_EQUALIZATION_CNTL                                                      0x3fff7bfc34a1
#define regBIFPLR4_1_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR4_1_PCIE_LANE_6_EQUALIZATION_CNTL                                                      0x3fff7bfc34a2
#define regBIFPLR4_1_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR4_1_PCIE_LANE_7_EQUALIZATION_CNTL                                                      0x3fff7bfc34a2
#define regBIFPLR4_1_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR4_1_PCIE_LANE_8_EQUALIZATION_CNTL                                                      0x3fff7bfc34a3
#define regBIFPLR4_1_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR4_1_PCIE_LANE_9_EQUALIZATION_CNTL                                                      0x3fff7bfc34a3
#define regBIFPLR4_1_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR4_1_PCIE_LANE_10_EQUALIZATION_CNTL                                                     0x3fff7bfc34a4
#define regBIFPLR4_1_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR4_1_PCIE_LANE_11_EQUALIZATION_CNTL                                                     0x3fff7bfc34a4
#define regBIFPLR4_1_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR4_1_PCIE_LANE_12_EQUALIZATION_CNTL                                                     0x3fff7bfc34a5
#define regBIFPLR4_1_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR4_1_PCIE_LANE_13_EQUALIZATION_CNTL                                                     0x3fff7bfc34a5
#define regBIFPLR4_1_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR4_1_PCIE_LANE_14_EQUALIZATION_CNTL                                                     0x3fff7bfc34a6
#define regBIFPLR4_1_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR4_1_PCIE_LANE_15_EQUALIZATION_CNTL                                                     0x3fff7bfc34a6
#define regBIFPLR4_1_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR4_1_PCIE_ACS_ENH_CAP_LIST                                                              0x3fff7bfc34a8
#define regBIFPLR4_1_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR4_1_PCIE_ACS_CAP                                                                       0x3fff7bfc34a9
#define regBIFPLR4_1_PCIE_ACS_CAP_BASE_IDX                                                              5
#define regBIFPLR4_1_PCIE_ACS_CNTL                                                                      0x3fff7bfc34a9
#define regBIFPLR4_1_PCIE_ACS_CNTL_BASE_IDX                                                             5
#define regBIFPLR4_1_PCIE_MC_ENH_CAP_LIST                                                               0x3fff7bfc34bc
#define regBIFPLR4_1_PCIE_MC_ENH_CAP_LIST_BASE_IDX                                                      5
#define regBIFPLR4_1_PCIE_MC_CAP                                                                        0x3fff7bfc34bd
#define regBIFPLR4_1_PCIE_MC_CAP_BASE_IDX                                                               5
#define regBIFPLR4_1_PCIE_MC_CNTL                                                                       0x3fff7bfc34bd
#define regBIFPLR4_1_PCIE_MC_CNTL_BASE_IDX                                                              5
#define regBIFPLR4_1_PCIE_MC_ADDR0                                                                      0x3fff7bfc34be
#define regBIFPLR4_1_PCIE_MC_ADDR0_BASE_IDX                                                             5
#define regBIFPLR4_1_PCIE_MC_ADDR1                                                                      0x3fff7bfc34bf
#define regBIFPLR4_1_PCIE_MC_ADDR1_BASE_IDX                                                             5
#define regBIFPLR4_1_PCIE_MC_RCV0                                                                       0x3fff7bfc34c0
#define regBIFPLR4_1_PCIE_MC_RCV0_BASE_IDX                                                              5
#define regBIFPLR4_1_PCIE_MC_RCV1                                                                       0x3fff7bfc34c1
#define regBIFPLR4_1_PCIE_MC_RCV1_BASE_IDX                                                              5
#define regBIFPLR4_1_PCIE_MC_BLOCK_ALL0                                                                 0x3fff7bfc34c2
#define regBIFPLR4_1_PCIE_MC_BLOCK_ALL0_BASE_IDX                                                        5
#define regBIFPLR4_1_PCIE_MC_BLOCK_ALL1                                                                 0x3fff7bfc34c3
#define regBIFPLR4_1_PCIE_MC_BLOCK_ALL1_BASE_IDX                                                        5
#define regBIFPLR4_1_PCIE_MC_BLOCK_UNTRANSLATED_0                                                       0x3fff7bfc34c4
#define regBIFPLR4_1_PCIE_MC_BLOCK_UNTRANSLATED_0_BASE_IDX                                              5
#define regBIFPLR4_1_PCIE_MC_BLOCK_UNTRANSLATED_1                                                       0x3fff7bfc34c5
#define regBIFPLR4_1_PCIE_MC_BLOCK_UNTRANSLATED_1_BASE_IDX                                              5
#define regBIFPLR4_1_PCIE_MC_OVERLAY_BAR0                                                               0x3fff7bfc34c6
#define regBIFPLR4_1_PCIE_MC_OVERLAY_BAR0_BASE_IDX                                                      5
#define regBIFPLR4_1_PCIE_MC_OVERLAY_BAR1                                                               0x3fff7bfc34c7
#define regBIFPLR4_1_PCIE_MC_OVERLAY_BAR1_BASE_IDX                                                      5
#define regBIFPLR4_1_PCIE_L1_PM_SUB_CAP_LIST                                                            0x3fff7bfc34dc
#define regBIFPLR4_1_PCIE_L1_PM_SUB_CAP_LIST_BASE_IDX                                                   5
#define regBIFPLR4_1_PCIE_L1_PM_SUB_CAP                                                                 0x3fff7bfc34dd
#define regBIFPLR4_1_PCIE_L1_PM_SUB_CAP_BASE_IDX                                                        5
#define regBIFPLR4_1_PCIE_L1_PM_SUB_CNTL                                                                0x3fff7bfc34de
#define regBIFPLR4_1_PCIE_L1_PM_SUB_CNTL_BASE_IDX                                                       5
#define regBIFPLR4_1_PCIE_L1_PM_SUB_CNTL2                                                               0x3fff7bfc34df
#define regBIFPLR4_1_PCIE_L1_PM_SUB_CNTL2_BASE_IDX                                                      5
#define regBIFPLR4_1_PCIE_DPC_ENH_CAP_LIST                                                              0x3fff7bfc34e0
#define regBIFPLR4_1_PCIE_DPC_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR4_1_PCIE_DPC_CAP_LIST                                                                  0x3fff7bfc34e1
#define regBIFPLR4_1_PCIE_DPC_CAP_LIST_BASE_IDX                                                         5
#define regBIFPLR4_1_PCIE_DPC_CNTL                                                                      0x3fff7bfc34e1
#define regBIFPLR4_1_PCIE_DPC_CNTL_BASE_IDX                                                             5
#define regBIFPLR4_1_PCIE_DPC_STATUS                                                                    0x3fff7bfc34e2
#define regBIFPLR4_1_PCIE_DPC_STATUS_BASE_IDX                                                           5
#define regBIFPLR4_1_PCIE_DPC_ERROR_SOURCE_ID                                                           0x3fff7bfc34e2
#define regBIFPLR4_1_PCIE_DPC_ERROR_SOURCE_ID_BASE_IDX                                                  5
#define regBIFPLR4_1_PCIE_RP_PIO_STATUS                                                                 0x3fff7bfc34e3
#define regBIFPLR4_1_PCIE_RP_PIO_STATUS_BASE_IDX                                                        5
#define regBIFPLR4_1_PCIE_RP_PIO_MASK                                                                   0x3fff7bfc34e4
#define regBIFPLR4_1_PCIE_RP_PIO_MASK_BASE_IDX                                                          5
#define regBIFPLR4_1_PCIE_RP_PIO_SEVERITY                                                               0x3fff7bfc34e5
#define regBIFPLR4_1_PCIE_RP_PIO_SEVERITY_BASE_IDX                                                      5
#define regBIFPLR4_1_PCIE_RP_PIO_SYSERROR                                                               0x3fff7bfc34e6
#define regBIFPLR4_1_PCIE_RP_PIO_SYSERROR_BASE_IDX                                                      5
#define regBIFPLR4_1_PCIE_RP_PIO_EXCEPTION                                                              0x3fff7bfc34e7
#define regBIFPLR4_1_PCIE_RP_PIO_EXCEPTION_BASE_IDX                                                     5
#define regBIFPLR4_1_PCIE_RP_PIO_HDR_LOG0                                                               0x3fff7bfc34e8
#define regBIFPLR4_1_PCIE_RP_PIO_HDR_LOG0_BASE_IDX                                                      5
#define regBIFPLR4_1_PCIE_RP_PIO_HDR_LOG1                                                               0x3fff7bfc34e9
#define regBIFPLR4_1_PCIE_RP_PIO_HDR_LOG1_BASE_IDX                                                      5
#define regBIFPLR4_1_PCIE_RP_PIO_HDR_LOG2                                                               0x3fff7bfc34ea
#define regBIFPLR4_1_PCIE_RP_PIO_HDR_LOG2_BASE_IDX                                                      5
#define regBIFPLR4_1_PCIE_RP_PIO_HDR_LOG3                                                               0x3fff7bfc34eb
#define regBIFPLR4_1_PCIE_RP_PIO_HDR_LOG3_BASE_IDX                                                      5
#define regBIFPLR4_1_PCIE_RP_PIO_PREFIX_LOG0                                                            0x3fff7bfc34ed
#define regBIFPLR4_1_PCIE_RP_PIO_PREFIX_LOG0_BASE_IDX                                                   5
#define regBIFPLR4_1_PCIE_RP_PIO_PREFIX_LOG1                                                            0x3fff7bfc34ee
#define regBIFPLR4_1_PCIE_RP_PIO_PREFIX_LOG1_BASE_IDX                                                   5
#define regBIFPLR4_1_PCIE_RP_PIO_PREFIX_LOG2                                                            0x3fff7bfc34ef
#define regBIFPLR4_1_PCIE_RP_PIO_PREFIX_LOG2_BASE_IDX                                                   5
#define regBIFPLR4_1_PCIE_RP_PIO_PREFIX_LOG3                                                            0x3fff7bfc34f0
#define regBIFPLR4_1_PCIE_RP_PIO_PREFIX_LOG3_BASE_IDX                                                   5
#define regBIFPLR4_1_PCIE_ESM_CAP_LIST                                                                  0x3fff7bfc34f1
#define regBIFPLR4_1_PCIE_ESM_CAP_LIST_BASE_IDX                                                         5
#define regBIFPLR4_1_PCIE_ESM_HEADER_1                                                                  0x3fff7bfc34f2
#define regBIFPLR4_1_PCIE_ESM_HEADER_1_BASE_IDX                                                         5
#define regBIFPLR4_1_PCIE_ESM_HEADER_2                                                                  0x3fff7bfc34f3
#define regBIFPLR4_1_PCIE_ESM_HEADER_2_BASE_IDX                                                         5
#define regBIFPLR4_1_PCIE_ESM_STATUS                                                                    0x3fff7bfc34f3
#define regBIFPLR4_1_PCIE_ESM_STATUS_BASE_IDX                                                           5
#define regBIFPLR4_1_PCIE_ESM_CTRL                                                                      0x3fff7bfc34f4
#define regBIFPLR4_1_PCIE_ESM_CTRL_BASE_IDX                                                             5
#define regBIFPLR4_1_PCIE_ESM_CAP_1                                                                     0x3fff7bfc34f5
#define regBIFPLR4_1_PCIE_ESM_CAP_1_BASE_IDX                                                            5
#define regBIFPLR4_1_PCIE_ESM_CAP_2                                                                     0x3fff7bfc34f6
#define regBIFPLR4_1_PCIE_ESM_CAP_2_BASE_IDX                                                            5
#define regBIFPLR4_1_PCIE_ESM_CAP_3                                                                     0x3fff7bfc34f7
#define regBIFPLR4_1_PCIE_ESM_CAP_3_BASE_IDX                                                            5
#define regBIFPLR4_1_PCIE_ESM_CAP_4                                                                     0x3fff7bfc34f8
#define regBIFPLR4_1_PCIE_ESM_CAP_4_BASE_IDX                                                            5
#define regBIFPLR4_1_PCIE_ESM_CAP_5                                                                     0x3fff7bfc34f9
#define regBIFPLR4_1_PCIE_ESM_CAP_5_BASE_IDX                                                            5
#define regBIFPLR4_1_PCIE_ESM_CAP_6                                                                     0x3fff7bfc34fa
#define regBIFPLR4_1_PCIE_ESM_CAP_6_BASE_IDX                                                            5
#define regBIFPLR4_1_PCIE_ESM_CAP_7                                                                     0x3fff7bfc34fb
#define regBIFPLR4_1_PCIE_ESM_CAP_7_BASE_IDX                                                            5
#define regBIFPLR4_1_PCIE_DLF_ENH_CAP_LIST                                                              0x3fff7bfc3500
#define regBIFPLR4_1_PCIE_DLF_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR4_1_DATA_LINK_FEATURE_CAP                                                              0x3fff7bfc3501
#define regBIFPLR4_1_DATA_LINK_FEATURE_CAP_BASE_IDX                                                     5
#define regBIFPLR4_1_DATA_LINK_FEATURE_STATUS                                                           0x3fff7bfc3502
#define regBIFPLR4_1_DATA_LINK_FEATURE_STATUS_BASE_IDX                                                  5
#define regBIFPLR4_1_PCIE_PHY_16GT_ENH_CAP_LIST                                                         0x3fff7bfc3504
#define regBIFPLR4_1_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX                                                5
#define regBIFPLR4_1_LINK_CAP_16GT                                                                      0x3fff7bfc3505
#define regBIFPLR4_1_LINK_CAP_16GT_BASE_IDX                                                             5
#define regBIFPLR4_1_LINK_CNTL_16GT                                                                     0x3fff7bfc3506
#define regBIFPLR4_1_LINK_CNTL_16GT_BASE_IDX                                                            5
#define regBIFPLR4_1_LINK_STATUS_16GT                                                                   0x3fff7bfc3507
#define regBIFPLR4_1_LINK_STATUS_16GT_BASE_IDX                                                          5
#define regBIFPLR4_1_LOCAL_PARITY_MISMATCH_STATUS_16GT                                                  0x3fff7bfc3508
#define regBIFPLR4_1_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                         5
#define regBIFPLR4_1_RTM1_PARITY_MISMATCH_STATUS_16GT                                                   0x3fff7bfc3509
#define regBIFPLR4_1_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                          5
#define regBIFPLR4_1_RTM2_PARITY_MISMATCH_STATUS_16GT                                                   0x3fff7bfc350a
#define regBIFPLR4_1_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                          5
#define regBIFPLR4_1_LANE_0_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc350c
#define regBIFPLR4_1_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR4_1_LANE_1_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc350c
#define regBIFPLR4_1_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR4_1_LANE_2_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc350c
#define regBIFPLR4_1_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR4_1_LANE_3_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc350c
#define regBIFPLR4_1_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR4_1_LANE_4_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc350d
#define regBIFPLR4_1_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR4_1_LANE_5_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc350d
#define regBIFPLR4_1_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR4_1_LANE_6_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc350d
#define regBIFPLR4_1_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR4_1_LANE_7_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc350d
#define regBIFPLR4_1_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR4_1_LANE_8_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc350e
#define regBIFPLR4_1_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR4_1_LANE_9_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc350e
#define regBIFPLR4_1_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR4_1_LANE_10_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc350e
#define regBIFPLR4_1_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR4_1_LANE_11_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc350e
#define regBIFPLR4_1_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR4_1_LANE_12_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc350f
#define regBIFPLR4_1_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR4_1_LANE_13_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc350f
#define regBIFPLR4_1_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR4_1_LANE_14_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc350f
#define regBIFPLR4_1_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR4_1_LANE_15_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc350f
#define regBIFPLR4_1_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR4_1_PCIE_MARGINING_ENH_CAP_LIST                                                        0x3fff7bfc3510
#define regBIFPLR4_1_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX                                               5
#define regBIFPLR4_1_MARGINING_PORT_CAP                                                                 0x3fff7bfc3511
#define regBIFPLR4_1_MARGINING_PORT_CAP_BASE_IDX                                                        5
#define regBIFPLR4_1_MARGINING_PORT_STATUS                                                              0x3fff7bfc3511
#define regBIFPLR4_1_MARGINING_PORT_STATUS_BASE_IDX                                                     5
#define regBIFPLR4_1_LANE_0_MARGINING_LANE_CNTL                                                         0x3fff7bfc3512
#define regBIFPLR4_1_LANE_0_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR4_1_LANE_0_MARGINING_LANE_STATUS                                                       0x3fff7bfc3512
#define regBIFPLR4_1_LANE_0_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR4_1_LANE_1_MARGINING_LANE_CNTL                                                         0x3fff7bfc3513
#define regBIFPLR4_1_LANE_1_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR4_1_LANE_1_MARGINING_LANE_STATUS                                                       0x3fff7bfc3513
#define regBIFPLR4_1_LANE_1_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR4_1_LANE_2_MARGINING_LANE_CNTL                                                         0x3fff7bfc3514
#define regBIFPLR4_1_LANE_2_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR4_1_LANE_2_MARGINING_LANE_STATUS                                                       0x3fff7bfc3514
#define regBIFPLR4_1_LANE_2_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR4_1_LANE_3_MARGINING_LANE_CNTL                                                         0x3fff7bfc3515
#define regBIFPLR4_1_LANE_3_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR4_1_LANE_3_MARGINING_LANE_STATUS                                                       0x3fff7bfc3515
#define regBIFPLR4_1_LANE_3_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR4_1_LANE_4_MARGINING_LANE_CNTL                                                         0x3fff7bfc3516
#define regBIFPLR4_1_LANE_4_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR4_1_LANE_4_MARGINING_LANE_STATUS                                                       0x3fff7bfc3516
#define regBIFPLR4_1_LANE_4_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR4_1_LANE_5_MARGINING_LANE_CNTL                                                         0x3fff7bfc3517
#define regBIFPLR4_1_LANE_5_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR4_1_LANE_5_MARGINING_LANE_STATUS                                                       0x3fff7bfc3517
#define regBIFPLR4_1_LANE_5_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR4_1_LANE_6_MARGINING_LANE_CNTL                                                         0x3fff7bfc3518
#define regBIFPLR4_1_LANE_6_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR4_1_LANE_6_MARGINING_LANE_STATUS                                                       0x3fff7bfc3518
#define regBIFPLR4_1_LANE_6_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR4_1_LANE_7_MARGINING_LANE_CNTL                                                         0x3fff7bfc3519
#define regBIFPLR4_1_LANE_7_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR4_1_LANE_7_MARGINING_LANE_STATUS                                                       0x3fff7bfc3519
#define regBIFPLR4_1_LANE_7_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR4_1_LANE_8_MARGINING_LANE_CNTL                                                         0x3fff7bfc351a
#define regBIFPLR4_1_LANE_8_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR4_1_LANE_8_MARGINING_LANE_STATUS                                                       0x3fff7bfc351a
#define regBIFPLR4_1_LANE_8_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR4_1_LANE_9_MARGINING_LANE_CNTL                                                         0x3fff7bfc351b
#define regBIFPLR4_1_LANE_9_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR4_1_LANE_9_MARGINING_LANE_STATUS                                                       0x3fff7bfc351b
#define regBIFPLR4_1_LANE_9_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR4_1_LANE_10_MARGINING_LANE_CNTL                                                        0x3fff7bfc351c
#define regBIFPLR4_1_LANE_10_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR4_1_LANE_10_MARGINING_LANE_STATUS                                                      0x3fff7bfc351c
#define regBIFPLR4_1_LANE_10_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR4_1_LANE_11_MARGINING_LANE_CNTL                                                        0x3fff7bfc351d
#define regBIFPLR4_1_LANE_11_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR4_1_LANE_11_MARGINING_LANE_STATUS                                                      0x3fff7bfc351d
#define regBIFPLR4_1_LANE_11_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR4_1_LANE_12_MARGINING_LANE_CNTL                                                        0x3fff7bfc351e
#define regBIFPLR4_1_LANE_12_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR4_1_LANE_12_MARGINING_LANE_STATUS                                                      0x3fff7bfc351e
#define regBIFPLR4_1_LANE_12_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR4_1_LANE_13_MARGINING_LANE_CNTL                                                        0x3fff7bfc351f
#define regBIFPLR4_1_LANE_13_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR4_1_LANE_13_MARGINING_LANE_STATUS                                                      0x3fff7bfc351f
#define regBIFPLR4_1_LANE_13_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR4_1_LANE_14_MARGINING_LANE_CNTL                                                        0x3fff7bfc3520
#define regBIFPLR4_1_LANE_14_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR4_1_LANE_14_MARGINING_LANE_STATUS                                                      0x3fff7bfc3520
#define regBIFPLR4_1_LANE_14_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR4_1_LANE_15_MARGINING_LANE_CNTL                                                        0x3fff7bfc3521
#define regBIFPLR4_1_LANE_15_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR4_1_LANE_15_MARGINING_LANE_STATUS                                                      0x3fff7bfc3521
#define regBIFPLR4_1_LANE_15_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR4_1_PCIE_CCIX_CAP_LIST                                                                 0x3fff7bfc3522
#define regBIFPLR4_1_PCIE_CCIX_CAP_LIST_BASE_IDX                                                        5
#define regBIFPLR4_1_PCIE_CCIX_HEADER_1                                                                 0x3fff7bfc3523
#define regBIFPLR4_1_PCIE_CCIX_HEADER_1_BASE_IDX                                                        5
#define regBIFPLR4_1_PCIE_CCIX_HEADER_2                                                                 0x3fff7bfc3524
#define regBIFPLR4_1_PCIE_CCIX_HEADER_2_BASE_IDX                                                        5
#define regBIFPLR4_1_PCIE_CCIX_CAP                                                                      0x3fff7bfc3524
#define regBIFPLR4_1_PCIE_CCIX_CAP_BASE_IDX                                                             5
#define regBIFPLR4_1_PCIE_CCIX_ESM_REQD_CAP                                                             0x3fff7bfc3525
#define regBIFPLR4_1_PCIE_CCIX_ESM_REQD_CAP_BASE_IDX                                                    5
#define regBIFPLR4_1_PCIE_CCIX_ESM_OPTL_CAP                                                             0x3fff7bfc3526
#define regBIFPLR4_1_PCIE_CCIX_ESM_OPTL_CAP_BASE_IDX                                                    5
#define regBIFPLR4_1_PCIE_CCIX_ESM_STATUS                                                               0x3fff7bfc3527
#define regBIFPLR4_1_PCIE_CCIX_ESM_STATUS_BASE_IDX                                                      5
#define regBIFPLR4_1_PCIE_CCIX_ESM_CNTL                                                                 0x3fff7bfc3528
#define regBIFPLR4_1_PCIE_CCIX_ESM_CNTL_BASE_IDX                                                        5
#define regBIFPLR4_1_ESM_LANE_0_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc3529
#define regBIFPLR4_1_ESM_LANE_0_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR4_1_ESM_LANE_1_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc3529
#define regBIFPLR4_1_ESM_LANE_1_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR4_1_ESM_LANE_2_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc3529
#define regBIFPLR4_1_ESM_LANE_2_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR4_1_ESM_LANE_3_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc3529
#define regBIFPLR4_1_ESM_LANE_3_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR4_1_ESM_LANE_4_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc352a
#define regBIFPLR4_1_ESM_LANE_4_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR4_1_ESM_LANE_5_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc352a
#define regBIFPLR4_1_ESM_LANE_5_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR4_1_ESM_LANE_6_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc352a
#define regBIFPLR4_1_ESM_LANE_6_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR4_1_ESM_LANE_7_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc352a
#define regBIFPLR4_1_ESM_LANE_7_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR4_1_ESM_LANE_8_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc352b
#define regBIFPLR4_1_ESM_LANE_8_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR4_1_ESM_LANE_9_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc352b
#define regBIFPLR4_1_ESM_LANE_9_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR4_1_ESM_LANE_10_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc352b
#define regBIFPLR4_1_ESM_LANE_10_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR4_1_ESM_LANE_11_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc352b
#define regBIFPLR4_1_ESM_LANE_11_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR4_1_ESM_LANE_12_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc352c
#define regBIFPLR4_1_ESM_LANE_12_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR4_1_ESM_LANE_13_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc352c
#define regBIFPLR4_1_ESM_LANE_13_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR4_1_ESM_LANE_14_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc352c
#define regBIFPLR4_1_ESM_LANE_14_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR4_1_ESM_LANE_15_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc352c
#define regBIFPLR4_1_ESM_LANE_15_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR4_1_ESM_LANE_0_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc352d
#define regBIFPLR4_1_ESM_LANE_0_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR4_1_ESM_LANE_1_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc352d
#define regBIFPLR4_1_ESM_LANE_1_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR4_1_ESM_LANE_2_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc352d
#define regBIFPLR4_1_ESM_LANE_2_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR4_1_ESM_LANE_3_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc352d
#define regBIFPLR4_1_ESM_LANE_3_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR4_1_ESM_LANE_4_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc352e
#define regBIFPLR4_1_ESM_LANE_4_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR4_1_ESM_LANE_5_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc352e
#define regBIFPLR4_1_ESM_LANE_5_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR4_1_ESM_LANE_6_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc352e
#define regBIFPLR4_1_ESM_LANE_6_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR4_1_ESM_LANE_7_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc352e
#define regBIFPLR4_1_ESM_LANE_7_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR4_1_ESM_LANE_8_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc352f
#define regBIFPLR4_1_ESM_LANE_8_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR4_1_ESM_LANE_9_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc352f
#define regBIFPLR4_1_ESM_LANE_9_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR4_1_ESM_LANE_10_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc352f
#define regBIFPLR4_1_ESM_LANE_10_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR4_1_ESM_LANE_11_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc352f
#define regBIFPLR4_1_ESM_LANE_11_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR4_1_ESM_LANE_12_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc3530
#define regBIFPLR4_1_ESM_LANE_12_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR4_1_ESM_LANE_13_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc3530
#define regBIFPLR4_1_ESM_LANE_13_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR4_1_ESM_LANE_14_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc3530
#define regBIFPLR4_1_ESM_LANE_14_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR4_1_ESM_LANE_15_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc3530
#define regBIFPLR4_1_ESM_LANE_15_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR4_1_PCIE_CCIX_TRANS_CAP                                                                0x3fff7bfc3531
#define regBIFPLR4_1_PCIE_CCIX_TRANS_CAP_BASE_IDX                                                       5
#define regBIFPLR4_1_PCIE_CCIX_TRANS_CNTL                                                               0x3fff7bfc3532
#define regBIFPLR4_1_PCIE_CCIX_TRANS_CNTL_BASE_IDX                                                      5


// addressBlock: nbio_pcie0_bifplr5_cfgdecp
// base address: 0xfffe0000e000
#define regBIFPLR5_1_VENDOR_ID                                                                          0x3fff7bfc3800
#define regBIFPLR5_1_VENDOR_ID_BASE_IDX                                                                 5
#define regBIFPLR5_1_DEVICE_ID                                                                          0x3fff7bfc3800
#define regBIFPLR5_1_DEVICE_ID_BASE_IDX                                                                 5
#define regBIFPLR5_1_COMMAND                                                                            0x3fff7bfc3801
#define regBIFPLR5_1_COMMAND_BASE_IDX                                                                   5
#define regBIFPLR5_1_STATUS                                                                             0x3fff7bfc3801
#define regBIFPLR5_1_STATUS_BASE_IDX                                                                    5
#define regBIFPLR5_1_REVISION_ID                                                                        0x3fff7bfc3802
#define regBIFPLR5_1_REVISION_ID_BASE_IDX                                                               5
#define regBIFPLR5_1_PROG_INTERFACE                                                                     0x3fff7bfc3802
#define regBIFPLR5_1_PROG_INTERFACE_BASE_IDX                                                            5
#define regBIFPLR5_1_SUB_CLASS                                                                          0x3fff7bfc3802
#define regBIFPLR5_1_SUB_CLASS_BASE_IDX                                                                 5
#define regBIFPLR5_1_BASE_CLASS                                                                         0x3fff7bfc3802
#define regBIFPLR5_1_BASE_CLASS_BASE_IDX                                                                5
#define regBIFPLR5_1_CACHE_LINE                                                                         0x3fff7bfc3803
#define regBIFPLR5_1_CACHE_LINE_BASE_IDX                                                                5
#define regBIFPLR5_1_LATENCY                                                                            0x3fff7bfc3803
#define regBIFPLR5_1_LATENCY_BASE_IDX                                                                   5
#define regBIFPLR5_1_HEADER                                                                             0x3fff7bfc3803
#define regBIFPLR5_1_HEADER_BASE_IDX                                                                    5
#define regBIFPLR5_1_BIST                                                                               0x3fff7bfc3803
#define regBIFPLR5_1_BIST_BASE_IDX                                                                      5
#define regBIFPLR5_1_SUB_BUS_NUMBER_LATENCY                                                             0x3fff7bfc3806
#define regBIFPLR5_1_SUB_BUS_NUMBER_LATENCY_BASE_IDX                                                    5
#define regBIFPLR5_1_IO_BASE_LIMIT                                                                      0x3fff7bfc3807
#define regBIFPLR5_1_IO_BASE_LIMIT_BASE_IDX                                                             5
#define regBIFPLR5_1_SECONDARY_STATUS                                                                   0x3fff7bfc3807
#define regBIFPLR5_1_SECONDARY_STATUS_BASE_IDX                                                          5
#define regBIFPLR5_1_MEM_BASE_LIMIT                                                                     0x3fff7bfc3808
#define regBIFPLR5_1_MEM_BASE_LIMIT_BASE_IDX                                                            5
#define regBIFPLR5_1_PREF_BASE_LIMIT                                                                    0x3fff7bfc3809
#define regBIFPLR5_1_PREF_BASE_LIMIT_BASE_IDX                                                           5
#define regBIFPLR5_1_PREF_BASE_UPPER                                                                    0x3fff7bfc380a
#define regBIFPLR5_1_PREF_BASE_UPPER_BASE_IDX                                                           5
#define regBIFPLR5_1_PREF_LIMIT_UPPER                                                                   0x3fff7bfc380b
#define regBIFPLR5_1_PREF_LIMIT_UPPER_BASE_IDX                                                          5
#define regBIFPLR5_1_IO_BASE_LIMIT_HI                                                                   0x3fff7bfc380c
#define regBIFPLR5_1_IO_BASE_LIMIT_HI_BASE_IDX                                                          5
#define regBIFPLR5_1_CAP_PTR                                                                            0x3fff7bfc380d
#define regBIFPLR5_1_CAP_PTR_BASE_IDX                                                                   5
#define regBIFPLR5_1_ROM_BASE_ADDR                                                                      0x3fff7bfc380e
#define regBIFPLR5_1_ROM_BASE_ADDR_BASE_IDX                                                             5
#define regBIFPLR5_1_INTERRUPT_LINE                                                                     0x3fff7bfc380f
#define regBIFPLR5_1_INTERRUPT_LINE_BASE_IDX                                                            5
#define regBIFPLR5_1_INTERRUPT_PIN                                                                      0x3fff7bfc380f
#define regBIFPLR5_1_INTERRUPT_PIN_BASE_IDX                                                             5
#define regBIFPLR5_1_IRQ_BRIDGE_CNTL                                                                    0x3fff7bfc380f
#define regBIFPLR5_1_IRQ_BRIDGE_CNTL_BASE_IDX                                                           5
#define regBIFPLR5_1_EXT_BRIDGE_CNTL                                                                    0x3fff7bfc3810
#define regBIFPLR5_1_EXT_BRIDGE_CNTL_BASE_IDX                                                           5
#define regBIFPLR5_1_VENDOR_CAP_LIST                                                                    0x3fff7bfc3812
#define regBIFPLR5_1_VENDOR_CAP_LIST_BASE_IDX                                                           5
#define regBIFPLR5_1_ADAPTER_ID_W                                                                       0x3fff7bfc3813
#define regBIFPLR5_1_ADAPTER_ID_W_BASE_IDX                                                              5
#define regBIFPLR5_1_PMI_CAP_LIST                                                                       0x3fff7bfc3814
#define regBIFPLR5_1_PMI_CAP_LIST_BASE_IDX                                                              5
#define regBIFPLR5_1_PMI_CAP                                                                            0x3fff7bfc3814
#define regBIFPLR5_1_PMI_CAP_BASE_IDX                                                                   5
#define regBIFPLR5_1_PMI_STATUS_CNTL                                                                    0x3fff7bfc3815
#define regBIFPLR5_1_PMI_STATUS_CNTL_BASE_IDX                                                           5
#define regBIFPLR5_1_PCIE_CAP_LIST                                                                      0x3fff7bfc3816
#define regBIFPLR5_1_PCIE_CAP_LIST_BASE_IDX                                                             5
#define regBIFPLR5_1_PCIE_CAP                                                                           0x3fff7bfc3816
#define regBIFPLR5_1_PCIE_CAP_BASE_IDX                                                                  5
#define regBIFPLR5_1_DEVICE_CAP                                                                         0x3fff7bfc3817
#define regBIFPLR5_1_DEVICE_CAP_BASE_IDX                                                                5
#define regBIFPLR5_1_DEVICE_CNTL                                                                        0x3fff7bfc3818
#define regBIFPLR5_1_DEVICE_CNTL_BASE_IDX                                                               5
#define regBIFPLR5_1_DEVICE_STATUS                                                                      0x3fff7bfc3818
#define regBIFPLR5_1_DEVICE_STATUS_BASE_IDX                                                             5
#define regBIFPLR5_1_LINK_CAP                                                                           0x3fff7bfc3819
#define regBIFPLR5_1_LINK_CAP_BASE_IDX                                                                  5
#define regBIFPLR5_1_LINK_CNTL                                                                          0x3fff7bfc381a
#define regBIFPLR5_1_LINK_CNTL_BASE_IDX                                                                 5
#define regBIFPLR5_1_LINK_STATUS                                                                        0x3fff7bfc381a
#define regBIFPLR5_1_LINK_STATUS_BASE_IDX                                                               5
#define regBIFPLR5_1_SLOT_CAP                                                                           0x3fff7bfc381b
#define regBIFPLR5_1_SLOT_CAP_BASE_IDX                                                                  5
#define regBIFPLR5_1_SLOT_CNTL                                                                          0x3fff7bfc381c
#define regBIFPLR5_1_SLOT_CNTL_BASE_IDX                                                                 5
#define regBIFPLR5_1_SLOT_STATUS                                                                        0x3fff7bfc381c
#define regBIFPLR5_1_SLOT_STATUS_BASE_IDX                                                               5
#define regBIFPLR5_1_ROOT_CNTL                                                                          0x3fff7bfc381d
#define regBIFPLR5_1_ROOT_CNTL_BASE_IDX                                                                 5
#define regBIFPLR5_1_ROOT_CAP                                                                           0x3fff7bfc381d
#define regBIFPLR5_1_ROOT_CAP_BASE_IDX                                                                  5
#define regBIFPLR5_1_ROOT_STATUS                                                                        0x3fff7bfc381e
#define regBIFPLR5_1_ROOT_STATUS_BASE_IDX                                                               5
#define regBIFPLR5_1_DEVICE_CAP2                                                                        0x3fff7bfc381f
#define regBIFPLR5_1_DEVICE_CAP2_BASE_IDX                                                               5
#define regBIFPLR5_1_DEVICE_CNTL2                                                                       0x3fff7bfc3820
#define regBIFPLR5_1_DEVICE_CNTL2_BASE_IDX                                                              5
#define regBIFPLR5_1_DEVICE_STATUS2                                                                     0x3fff7bfc3820
#define regBIFPLR5_1_DEVICE_STATUS2_BASE_IDX                                                            5
#define regBIFPLR5_1_LINK_CAP2                                                                          0x3fff7bfc3821
#define regBIFPLR5_1_LINK_CAP2_BASE_IDX                                                                 5
#define regBIFPLR5_1_LINK_CNTL2                                                                         0x3fff7bfc3822
#define regBIFPLR5_1_LINK_CNTL2_BASE_IDX                                                                5
#define regBIFPLR5_1_LINK_STATUS2                                                                       0x3fff7bfc3822
#define regBIFPLR5_1_LINK_STATUS2_BASE_IDX                                                              5
#define regBIFPLR5_1_SLOT_CAP2                                                                          0x3fff7bfc3823
#define regBIFPLR5_1_SLOT_CAP2_BASE_IDX                                                                 5
#define regBIFPLR5_1_SLOT_CNTL2                                                                         0x3fff7bfc3824
#define regBIFPLR5_1_SLOT_CNTL2_BASE_IDX                                                                5
#define regBIFPLR5_1_SLOT_STATUS2                                                                       0x3fff7bfc3824
#define regBIFPLR5_1_SLOT_STATUS2_BASE_IDX                                                              5
#define regBIFPLR5_1_MSI_CAP_LIST                                                                       0x3fff7bfc3828
#define regBIFPLR5_1_MSI_CAP_LIST_BASE_IDX                                                              5
#define regBIFPLR5_1_MSI_MSG_CNTL                                                                       0x3fff7bfc3828
#define regBIFPLR5_1_MSI_MSG_CNTL_BASE_IDX                                                              5
#define regBIFPLR5_1_MSI_MSG_ADDR_LO                                                                    0x3fff7bfc3829
#define regBIFPLR5_1_MSI_MSG_ADDR_LO_BASE_IDX                                                           5
#define regBIFPLR5_1_MSI_MSG_ADDR_HI                                                                    0x3fff7bfc382a
#define regBIFPLR5_1_MSI_MSG_ADDR_HI_BASE_IDX                                                           5
#define regBIFPLR5_1_MSI_MSG_DATA                                                                       0x3fff7bfc382a
#define regBIFPLR5_1_MSI_MSG_DATA_BASE_IDX                                                              5
#define regBIFPLR5_1_MSI_MSG_DATA_64                                                                    0x3fff7bfc382b
#define regBIFPLR5_1_MSI_MSG_DATA_64_BASE_IDX                                                           5
#define regBIFPLR5_1_SSID_CAP_LIST                                                                      0x3fff7bfc3830
#define regBIFPLR5_1_SSID_CAP_LIST_BASE_IDX                                                             5
#define regBIFPLR5_1_SSID_CAP                                                                           0x3fff7bfc3831
#define regBIFPLR5_1_SSID_CAP_BASE_IDX                                                                  5
#define regBIFPLR5_1_MSI_MAP_CAP_LIST                                                                   0x3fff7bfc3832
#define regBIFPLR5_1_MSI_MAP_CAP_LIST_BASE_IDX                                                          5
#define regBIFPLR5_1_MSI_MAP_CAP                                                                        0x3fff7bfc3832
#define regBIFPLR5_1_MSI_MAP_CAP_BASE_IDX                                                               5
#define regBIFPLR5_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                                  0x3fff7bfc3840
#define regBIFPLR5_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIFPLR5_1_PCIE_VENDOR_SPECIFIC_HDR                                                           0x3fff7bfc3841
#define regBIFPLR5_1_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                                  5
#define regBIFPLR5_1_PCIE_VENDOR_SPECIFIC1                                                              0x3fff7bfc3842
#define regBIFPLR5_1_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                                     5
#define regBIFPLR5_1_PCIE_VENDOR_SPECIFIC2                                                              0x3fff7bfc3843
#define regBIFPLR5_1_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                                     5
#define regBIFPLR5_1_PCIE_VC_ENH_CAP_LIST                                                               0x3fff7bfc3844
#define regBIFPLR5_1_PCIE_VC_ENH_CAP_LIST_BASE_IDX                                                      5
#define regBIFPLR5_1_PCIE_PORT_VC_CAP_REG1                                                              0x3fff7bfc3845
#define regBIFPLR5_1_PCIE_PORT_VC_CAP_REG1_BASE_IDX                                                     5
#define regBIFPLR5_1_PCIE_PORT_VC_CAP_REG2                                                              0x3fff7bfc3846
#define regBIFPLR5_1_PCIE_PORT_VC_CAP_REG2_BASE_IDX                                                     5
#define regBIFPLR5_1_PCIE_PORT_VC_CNTL                                                                  0x3fff7bfc3847
#define regBIFPLR5_1_PCIE_PORT_VC_CNTL_BASE_IDX                                                         5
#define regBIFPLR5_1_PCIE_PORT_VC_STATUS                                                                0x3fff7bfc3847
#define regBIFPLR5_1_PCIE_PORT_VC_STATUS_BASE_IDX                                                       5
#define regBIFPLR5_1_PCIE_VC0_RESOURCE_CAP                                                              0x3fff7bfc3848
#define regBIFPLR5_1_PCIE_VC0_RESOURCE_CAP_BASE_IDX                                                     5
#define regBIFPLR5_1_PCIE_VC0_RESOURCE_CNTL                                                             0x3fff7bfc3849
#define regBIFPLR5_1_PCIE_VC0_RESOURCE_CNTL_BASE_IDX                                                    5
#define regBIFPLR5_1_PCIE_VC0_RESOURCE_STATUS                                                           0x3fff7bfc384a
#define regBIFPLR5_1_PCIE_VC0_RESOURCE_STATUS_BASE_IDX                                                  5
#define regBIFPLR5_1_PCIE_VC1_RESOURCE_CAP                                                              0x3fff7bfc384b
#define regBIFPLR5_1_PCIE_VC1_RESOURCE_CAP_BASE_IDX                                                     5
#define regBIFPLR5_1_PCIE_VC1_RESOURCE_CNTL                                                             0x3fff7bfc384c
#define regBIFPLR5_1_PCIE_VC1_RESOURCE_CNTL_BASE_IDX                                                    5
#define regBIFPLR5_1_PCIE_VC1_RESOURCE_STATUS                                                           0x3fff7bfc384d
#define regBIFPLR5_1_PCIE_VC1_RESOURCE_STATUS_BASE_IDX                                                  5
#define regBIFPLR5_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                                   0x3fff7bfc3850
#define regBIFPLR5_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX                                          5
#define regBIFPLR5_1_PCIE_DEV_SERIAL_NUM_DW1                                                            0x3fff7bfc3851
#define regBIFPLR5_1_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX                                                   5
#define regBIFPLR5_1_PCIE_DEV_SERIAL_NUM_DW2                                                            0x3fff7bfc3852
#define regBIFPLR5_1_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX                                                   5
#define regBIFPLR5_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                                      0x3fff7bfc3854
#define regBIFPLR5_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                             5
#define regBIFPLR5_1_PCIE_UNCORR_ERR_STATUS                                                             0x3fff7bfc3855
#define regBIFPLR5_1_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                                    5
#define regBIFPLR5_1_PCIE_UNCORR_ERR_MASK                                                               0x3fff7bfc3856
#define regBIFPLR5_1_PCIE_UNCORR_ERR_MASK_BASE_IDX                                                      5
#define regBIFPLR5_1_PCIE_UNCORR_ERR_SEVERITY                                                           0x3fff7bfc3857
#define regBIFPLR5_1_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                                  5
#define regBIFPLR5_1_PCIE_CORR_ERR_STATUS                                                               0x3fff7bfc3858
#define regBIFPLR5_1_PCIE_CORR_ERR_STATUS_BASE_IDX                                                      5
#define regBIFPLR5_1_PCIE_CORR_ERR_MASK                                                                 0x3fff7bfc3859
#define regBIFPLR5_1_PCIE_CORR_ERR_MASK_BASE_IDX                                                        5
#define regBIFPLR5_1_PCIE_ADV_ERR_CAP_CNTL                                                              0x3fff7bfc385a
#define regBIFPLR5_1_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                                     5
#define regBIFPLR5_1_PCIE_HDR_LOG0                                                                      0x3fff7bfc385b
#define regBIFPLR5_1_PCIE_HDR_LOG0_BASE_IDX                                                             5
#define regBIFPLR5_1_PCIE_HDR_LOG1                                                                      0x3fff7bfc385c
#define regBIFPLR5_1_PCIE_HDR_LOG1_BASE_IDX                                                             5
#define regBIFPLR5_1_PCIE_HDR_LOG2                                                                      0x3fff7bfc385d
#define regBIFPLR5_1_PCIE_HDR_LOG2_BASE_IDX                                                             5
#define regBIFPLR5_1_PCIE_HDR_LOG3                                                                      0x3fff7bfc385e
#define regBIFPLR5_1_PCIE_HDR_LOG3_BASE_IDX                                                             5
#define regBIFPLR5_1_PCIE_ROOT_ERR_CMD                                                                  0x3fff7bfc385f
#define regBIFPLR5_1_PCIE_ROOT_ERR_CMD_BASE_IDX                                                         5
#define regBIFPLR5_1_PCIE_ROOT_ERR_STATUS                                                               0x3fff7bfc3860
#define regBIFPLR5_1_PCIE_ROOT_ERR_STATUS_BASE_IDX                                                      5
#define regBIFPLR5_1_PCIE_ERR_SRC_ID                                                                    0x3fff7bfc3861
#define regBIFPLR5_1_PCIE_ERR_SRC_ID_BASE_IDX                                                           5
#define regBIFPLR5_1_PCIE_TLP_PREFIX_LOG0                                                               0x3fff7bfc3862
#define regBIFPLR5_1_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                                      5
#define regBIFPLR5_1_PCIE_TLP_PREFIX_LOG1                                                               0x3fff7bfc3863
#define regBIFPLR5_1_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                                      5
#define regBIFPLR5_1_PCIE_TLP_PREFIX_LOG2                                                               0x3fff7bfc3864
#define regBIFPLR5_1_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                                      5
#define regBIFPLR5_1_PCIE_TLP_PREFIX_LOG3                                                               0x3fff7bfc3865
#define regBIFPLR5_1_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                                      5
#define regBIFPLR5_1_PCIE_SECONDARY_ENH_CAP_LIST                                                        0x3fff7bfc389c
#define regBIFPLR5_1_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX                                               5
#define regBIFPLR5_1_PCIE_LINK_CNTL3                                                                    0x3fff7bfc389d
#define regBIFPLR5_1_PCIE_LINK_CNTL3_BASE_IDX                                                           5
#define regBIFPLR5_1_PCIE_LANE_ERROR_STATUS                                                             0x3fff7bfc389e
#define regBIFPLR5_1_PCIE_LANE_ERROR_STATUS_BASE_IDX                                                    5
#define regBIFPLR5_1_PCIE_LANE_0_EQUALIZATION_CNTL                                                      0x3fff7bfc389f
#define regBIFPLR5_1_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR5_1_PCIE_LANE_1_EQUALIZATION_CNTL                                                      0x3fff7bfc389f
#define regBIFPLR5_1_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR5_1_PCIE_LANE_2_EQUALIZATION_CNTL                                                      0x3fff7bfc38a0
#define regBIFPLR5_1_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR5_1_PCIE_LANE_3_EQUALIZATION_CNTL                                                      0x3fff7bfc38a0
#define regBIFPLR5_1_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR5_1_PCIE_LANE_4_EQUALIZATION_CNTL                                                      0x3fff7bfc38a1
#define regBIFPLR5_1_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR5_1_PCIE_LANE_5_EQUALIZATION_CNTL                                                      0x3fff7bfc38a1
#define regBIFPLR5_1_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR5_1_PCIE_LANE_6_EQUALIZATION_CNTL                                                      0x3fff7bfc38a2
#define regBIFPLR5_1_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR5_1_PCIE_LANE_7_EQUALIZATION_CNTL                                                      0x3fff7bfc38a2
#define regBIFPLR5_1_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR5_1_PCIE_LANE_8_EQUALIZATION_CNTL                                                      0x3fff7bfc38a3
#define regBIFPLR5_1_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR5_1_PCIE_LANE_9_EQUALIZATION_CNTL                                                      0x3fff7bfc38a3
#define regBIFPLR5_1_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR5_1_PCIE_LANE_10_EQUALIZATION_CNTL                                                     0x3fff7bfc38a4
#define regBIFPLR5_1_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR5_1_PCIE_LANE_11_EQUALIZATION_CNTL                                                     0x3fff7bfc38a4
#define regBIFPLR5_1_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR5_1_PCIE_LANE_12_EQUALIZATION_CNTL                                                     0x3fff7bfc38a5
#define regBIFPLR5_1_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR5_1_PCIE_LANE_13_EQUALIZATION_CNTL                                                     0x3fff7bfc38a5
#define regBIFPLR5_1_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR5_1_PCIE_LANE_14_EQUALIZATION_CNTL                                                     0x3fff7bfc38a6
#define regBIFPLR5_1_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR5_1_PCIE_LANE_15_EQUALIZATION_CNTL                                                     0x3fff7bfc38a6
#define regBIFPLR5_1_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR5_1_PCIE_ACS_ENH_CAP_LIST                                                              0x3fff7bfc38a8
#define regBIFPLR5_1_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR5_1_PCIE_ACS_CAP                                                                       0x3fff7bfc38a9
#define regBIFPLR5_1_PCIE_ACS_CAP_BASE_IDX                                                              5
#define regBIFPLR5_1_PCIE_ACS_CNTL                                                                      0x3fff7bfc38a9
#define regBIFPLR5_1_PCIE_ACS_CNTL_BASE_IDX                                                             5
#define regBIFPLR5_1_PCIE_MC_ENH_CAP_LIST                                                               0x3fff7bfc38bc
#define regBIFPLR5_1_PCIE_MC_ENH_CAP_LIST_BASE_IDX                                                      5
#define regBIFPLR5_1_PCIE_MC_CAP                                                                        0x3fff7bfc38bd
#define regBIFPLR5_1_PCIE_MC_CAP_BASE_IDX                                                               5
#define regBIFPLR5_1_PCIE_MC_CNTL                                                                       0x3fff7bfc38bd
#define regBIFPLR5_1_PCIE_MC_CNTL_BASE_IDX                                                              5
#define regBIFPLR5_1_PCIE_MC_ADDR0                                                                      0x3fff7bfc38be
#define regBIFPLR5_1_PCIE_MC_ADDR0_BASE_IDX                                                             5
#define regBIFPLR5_1_PCIE_MC_ADDR1                                                                      0x3fff7bfc38bf
#define regBIFPLR5_1_PCIE_MC_ADDR1_BASE_IDX                                                             5
#define regBIFPLR5_1_PCIE_MC_RCV0                                                                       0x3fff7bfc38c0
#define regBIFPLR5_1_PCIE_MC_RCV0_BASE_IDX                                                              5
#define regBIFPLR5_1_PCIE_MC_RCV1                                                                       0x3fff7bfc38c1
#define regBIFPLR5_1_PCIE_MC_RCV1_BASE_IDX                                                              5
#define regBIFPLR5_1_PCIE_MC_BLOCK_ALL0                                                                 0x3fff7bfc38c2
#define regBIFPLR5_1_PCIE_MC_BLOCK_ALL0_BASE_IDX                                                        5
#define regBIFPLR5_1_PCIE_MC_BLOCK_ALL1                                                                 0x3fff7bfc38c3
#define regBIFPLR5_1_PCIE_MC_BLOCK_ALL1_BASE_IDX                                                        5
#define regBIFPLR5_1_PCIE_MC_BLOCK_UNTRANSLATED_0                                                       0x3fff7bfc38c4
#define regBIFPLR5_1_PCIE_MC_BLOCK_UNTRANSLATED_0_BASE_IDX                                              5
#define regBIFPLR5_1_PCIE_MC_BLOCK_UNTRANSLATED_1                                                       0x3fff7bfc38c5
#define regBIFPLR5_1_PCIE_MC_BLOCK_UNTRANSLATED_1_BASE_IDX                                              5
#define regBIFPLR5_1_PCIE_MC_OVERLAY_BAR0                                                               0x3fff7bfc38c6
#define regBIFPLR5_1_PCIE_MC_OVERLAY_BAR0_BASE_IDX                                                      5
#define regBIFPLR5_1_PCIE_MC_OVERLAY_BAR1                                                               0x3fff7bfc38c7
#define regBIFPLR5_1_PCIE_MC_OVERLAY_BAR1_BASE_IDX                                                      5
#define regBIFPLR5_1_PCIE_L1_PM_SUB_CAP_LIST                                                            0x3fff7bfc38dc
#define regBIFPLR5_1_PCIE_L1_PM_SUB_CAP_LIST_BASE_IDX                                                   5
#define regBIFPLR5_1_PCIE_L1_PM_SUB_CAP                                                                 0x3fff7bfc38dd
#define regBIFPLR5_1_PCIE_L1_PM_SUB_CAP_BASE_IDX                                                        5
#define regBIFPLR5_1_PCIE_L1_PM_SUB_CNTL                                                                0x3fff7bfc38de
#define regBIFPLR5_1_PCIE_L1_PM_SUB_CNTL_BASE_IDX                                                       5
#define regBIFPLR5_1_PCIE_L1_PM_SUB_CNTL2                                                               0x3fff7bfc38df
#define regBIFPLR5_1_PCIE_L1_PM_SUB_CNTL2_BASE_IDX                                                      5
#define regBIFPLR5_1_PCIE_DPC_ENH_CAP_LIST                                                              0x3fff7bfc38e0
#define regBIFPLR5_1_PCIE_DPC_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR5_1_PCIE_DPC_CAP_LIST                                                                  0x3fff7bfc38e1
#define regBIFPLR5_1_PCIE_DPC_CAP_LIST_BASE_IDX                                                         5
#define regBIFPLR5_1_PCIE_DPC_CNTL                                                                      0x3fff7bfc38e1
#define regBIFPLR5_1_PCIE_DPC_CNTL_BASE_IDX                                                             5
#define regBIFPLR5_1_PCIE_DPC_STATUS                                                                    0x3fff7bfc38e2
#define regBIFPLR5_1_PCIE_DPC_STATUS_BASE_IDX                                                           5
#define regBIFPLR5_1_PCIE_DPC_ERROR_SOURCE_ID                                                           0x3fff7bfc38e2
#define regBIFPLR5_1_PCIE_DPC_ERROR_SOURCE_ID_BASE_IDX                                                  5
#define regBIFPLR5_1_PCIE_RP_PIO_STATUS                                                                 0x3fff7bfc38e3
#define regBIFPLR5_1_PCIE_RP_PIO_STATUS_BASE_IDX                                                        5
#define regBIFPLR5_1_PCIE_RP_PIO_MASK                                                                   0x3fff7bfc38e4
#define regBIFPLR5_1_PCIE_RP_PIO_MASK_BASE_IDX                                                          5
#define regBIFPLR5_1_PCIE_RP_PIO_SEVERITY                                                               0x3fff7bfc38e5
#define regBIFPLR5_1_PCIE_RP_PIO_SEVERITY_BASE_IDX                                                      5
#define regBIFPLR5_1_PCIE_RP_PIO_SYSERROR                                                               0x3fff7bfc38e6
#define regBIFPLR5_1_PCIE_RP_PIO_SYSERROR_BASE_IDX                                                      5
#define regBIFPLR5_1_PCIE_RP_PIO_EXCEPTION                                                              0x3fff7bfc38e7
#define regBIFPLR5_1_PCIE_RP_PIO_EXCEPTION_BASE_IDX                                                     5
#define regBIFPLR5_1_PCIE_RP_PIO_HDR_LOG0                                                               0x3fff7bfc38e8
#define regBIFPLR5_1_PCIE_RP_PIO_HDR_LOG0_BASE_IDX                                                      5
#define regBIFPLR5_1_PCIE_RP_PIO_HDR_LOG1                                                               0x3fff7bfc38e9
#define regBIFPLR5_1_PCIE_RP_PIO_HDR_LOG1_BASE_IDX                                                      5
#define regBIFPLR5_1_PCIE_RP_PIO_HDR_LOG2                                                               0x3fff7bfc38ea
#define regBIFPLR5_1_PCIE_RP_PIO_HDR_LOG2_BASE_IDX                                                      5
#define regBIFPLR5_1_PCIE_RP_PIO_HDR_LOG3                                                               0x3fff7bfc38eb
#define regBIFPLR5_1_PCIE_RP_PIO_HDR_LOG3_BASE_IDX                                                      5
#define regBIFPLR5_1_PCIE_RP_PIO_PREFIX_LOG0                                                            0x3fff7bfc38ed
#define regBIFPLR5_1_PCIE_RP_PIO_PREFIX_LOG0_BASE_IDX                                                   5
#define regBIFPLR5_1_PCIE_RP_PIO_PREFIX_LOG1                                                            0x3fff7bfc38ee
#define regBIFPLR5_1_PCIE_RP_PIO_PREFIX_LOG1_BASE_IDX                                                   5
#define regBIFPLR5_1_PCIE_RP_PIO_PREFIX_LOG2                                                            0x3fff7bfc38ef
#define regBIFPLR5_1_PCIE_RP_PIO_PREFIX_LOG2_BASE_IDX                                                   5
#define regBIFPLR5_1_PCIE_RP_PIO_PREFIX_LOG3                                                            0x3fff7bfc38f0
#define regBIFPLR5_1_PCIE_RP_PIO_PREFIX_LOG3_BASE_IDX                                                   5
#define regBIFPLR5_1_PCIE_ESM_CAP_LIST                                                                  0x3fff7bfc38f1
#define regBIFPLR5_1_PCIE_ESM_CAP_LIST_BASE_IDX                                                         5
#define regBIFPLR5_1_PCIE_ESM_HEADER_1                                                                  0x3fff7bfc38f2
#define regBIFPLR5_1_PCIE_ESM_HEADER_1_BASE_IDX                                                         5
#define regBIFPLR5_1_PCIE_ESM_HEADER_2                                                                  0x3fff7bfc38f3
#define regBIFPLR5_1_PCIE_ESM_HEADER_2_BASE_IDX                                                         5
#define regBIFPLR5_1_PCIE_ESM_STATUS                                                                    0x3fff7bfc38f3
#define regBIFPLR5_1_PCIE_ESM_STATUS_BASE_IDX                                                           5
#define regBIFPLR5_1_PCIE_ESM_CTRL                                                                      0x3fff7bfc38f4
#define regBIFPLR5_1_PCIE_ESM_CTRL_BASE_IDX                                                             5
#define regBIFPLR5_1_PCIE_ESM_CAP_1                                                                     0x3fff7bfc38f5
#define regBIFPLR5_1_PCIE_ESM_CAP_1_BASE_IDX                                                            5
#define regBIFPLR5_1_PCIE_ESM_CAP_2                                                                     0x3fff7bfc38f6
#define regBIFPLR5_1_PCIE_ESM_CAP_2_BASE_IDX                                                            5
#define regBIFPLR5_1_PCIE_ESM_CAP_3                                                                     0x3fff7bfc38f7
#define regBIFPLR5_1_PCIE_ESM_CAP_3_BASE_IDX                                                            5
#define regBIFPLR5_1_PCIE_ESM_CAP_4                                                                     0x3fff7bfc38f8
#define regBIFPLR5_1_PCIE_ESM_CAP_4_BASE_IDX                                                            5
#define regBIFPLR5_1_PCIE_ESM_CAP_5                                                                     0x3fff7bfc38f9
#define regBIFPLR5_1_PCIE_ESM_CAP_5_BASE_IDX                                                            5
#define regBIFPLR5_1_PCIE_ESM_CAP_6                                                                     0x3fff7bfc38fa
#define regBIFPLR5_1_PCIE_ESM_CAP_6_BASE_IDX                                                            5
#define regBIFPLR5_1_PCIE_ESM_CAP_7                                                                     0x3fff7bfc38fb
#define regBIFPLR5_1_PCIE_ESM_CAP_7_BASE_IDX                                                            5
#define regBIFPLR5_1_PCIE_DLF_ENH_CAP_LIST                                                              0x3fff7bfc3900
#define regBIFPLR5_1_PCIE_DLF_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR5_1_DATA_LINK_FEATURE_CAP                                                              0x3fff7bfc3901
#define regBIFPLR5_1_DATA_LINK_FEATURE_CAP_BASE_IDX                                                     5
#define regBIFPLR5_1_DATA_LINK_FEATURE_STATUS                                                           0x3fff7bfc3902
#define regBIFPLR5_1_DATA_LINK_FEATURE_STATUS_BASE_IDX                                                  5
#define regBIFPLR5_1_PCIE_PHY_16GT_ENH_CAP_LIST                                                         0x3fff7bfc3904
#define regBIFPLR5_1_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX                                                5
#define regBIFPLR5_1_LINK_CAP_16GT                                                                      0x3fff7bfc3905
#define regBIFPLR5_1_LINK_CAP_16GT_BASE_IDX                                                             5
#define regBIFPLR5_1_LINK_CNTL_16GT                                                                     0x3fff7bfc3906
#define regBIFPLR5_1_LINK_CNTL_16GT_BASE_IDX                                                            5
#define regBIFPLR5_1_LINK_STATUS_16GT                                                                   0x3fff7bfc3907
#define regBIFPLR5_1_LINK_STATUS_16GT_BASE_IDX                                                          5
#define regBIFPLR5_1_LOCAL_PARITY_MISMATCH_STATUS_16GT                                                  0x3fff7bfc3908
#define regBIFPLR5_1_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                         5
#define regBIFPLR5_1_RTM1_PARITY_MISMATCH_STATUS_16GT                                                   0x3fff7bfc3909
#define regBIFPLR5_1_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                          5
#define regBIFPLR5_1_RTM2_PARITY_MISMATCH_STATUS_16GT                                                   0x3fff7bfc390a
#define regBIFPLR5_1_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                          5
#define regBIFPLR5_1_LANE_0_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc390c
#define regBIFPLR5_1_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR5_1_LANE_1_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc390c
#define regBIFPLR5_1_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR5_1_LANE_2_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc390c
#define regBIFPLR5_1_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR5_1_LANE_3_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc390c
#define regBIFPLR5_1_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR5_1_LANE_4_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc390d
#define regBIFPLR5_1_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR5_1_LANE_5_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc390d
#define regBIFPLR5_1_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR5_1_LANE_6_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc390d
#define regBIFPLR5_1_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR5_1_LANE_7_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc390d
#define regBIFPLR5_1_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR5_1_LANE_8_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc390e
#define regBIFPLR5_1_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR5_1_LANE_9_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc390e
#define regBIFPLR5_1_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR5_1_LANE_10_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc390e
#define regBIFPLR5_1_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR5_1_LANE_11_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc390e
#define regBIFPLR5_1_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR5_1_LANE_12_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc390f
#define regBIFPLR5_1_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR5_1_LANE_13_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc390f
#define regBIFPLR5_1_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR5_1_LANE_14_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc390f
#define regBIFPLR5_1_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR5_1_LANE_15_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc390f
#define regBIFPLR5_1_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR5_1_PCIE_MARGINING_ENH_CAP_LIST                                                        0x3fff7bfc3910
#define regBIFPLR5_1_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX                                               5
#define regBIFPLR5_1_MARGINING_PORT_CAP                                                                 0x3fff7bfc3911
#define regBIFPLR5_1_MARGINING_PORT_CAP_BASE_IDX                                                        5
#define regBIFPLR5_1_MARGINING_PORT_STATUS                                                              0x3fff7bfc3911
#define regBIFPLR5_1_MARGINING_PORT_STATUS_BASE_IDX                                                     5
#define regBIFPLR5_1_LANE_0_MARGINING_LANE_CNTL                                                         0x3fff7bfc3912
#define regBIFPLR5_1_LANE_0_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR5_1_LANE_0_MARGINING_LANE_STATUS                                                       0x3fff7bfc3912
#define regBIFPLR5_1_LANE_0_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR5_1_LANE_1_MARGINING_LANE_CNTL                                                         0x3fff7bfc3913
#define regBIFPLR5_1_LANE_1_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR5_1_LANE_1_MARGINING_LANE_STATUS                                                       0x3fff7bfc3913
#define regBIFPLR5_1_LANE_1_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR5_1_LANE_2_MARGINING_LANE_CNTL                                                         0x3fff7bfc3914
#define regBIFPLR5_1_LANE_2_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR5_1_LANE_2_MARGINING_LANE_STATUS                                                       0x3fff7bfc3914
#define regBIFPLR5_1_LANE_2_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR5_1_LANE_3_MARGINING_LANE_CNTL                                                         0x3fff7bfc3915
#define regBIFPLR5_1_LANE_3_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR5_1_LANE_3_MARGINING_LANE_STATUS                                                       0x3fff7bfc3915
#define regBIFPLR5_1_LANE_3_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR5_1_LANE_4_MARGINING_LANE_CNTL                                                         0x3fff7bfc3916
#define regBIFPLR5_1_LANE_4_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR5_1_LANE_4_MARGINING_LANE_STATUS                                                       0x3fff7bfc3916
#define regBIFPLR5_1_LANE_4_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR5_1_LANE_5_MARGINING_LANE_CNTL                                                         0x3fff7bfc3917
#define regBIFPLR5_1_LANE_5_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR5_1_LANE_5_MARGINING_LANE_STATUS                                                       0x3fff7bfc3917
#define regBIFPLR5_1_LANE_5_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR5_1_LANE_6_MARGINING_LANE_CNTL                                                         0x3fff7bfc3918
#define regBIFPLR5_1_LANE_6_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR5_1_LANE_6_MARGINING_LANE_STATUS                                                       0x3fff7bfc3918
#define regBIFPLR5_1_LANE_6_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR5_1_LANE_7_MARGINING_LANE_CNTL                                                         0x3fff7bfc3919
#define regBIFPLR5_1_LANE_7_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR5_1_LANE_7_MARGINING_LANE_STATUS                                                       0x3fff7bfc3919
#define regBIFPLR5_1_LANE_7_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR5_1_LANE_8_MARGINING_LANE_CNTL                                                         0x3fff7bfc391a
#define regBIFPLR5_1_LANE_8_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR5_1_LANE_8_MARGINING_LANE_STATUS                                                       0x3fff7bfc391a
#define regBIFPLR5_1_LANE_8_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR5_1_LANE_9_MARGINING_LANE_CNTL                                                         0x3fff7bfc391b
#define regBIFPLR5_1_LANE_9_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR5_1_LANE_9_MARGINING_LANE_STATUS                                                       0x3fff7bfc391b
#define regBIFPLR5_1_LANE_9_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR5_1_LANE_10_MARGINING_LANE_CNTL                                                        0x3fff7bfc391c
#define regBIFPLR5_1_LANE_10_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR5_1_LANE_10_MARGINING_LANE_STATUS                                                      0x3fff7bfc391c
#define regBIFPLR5_1_LANE_10_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR5_1_LANE_11_MARGINING_LANE_CNTL                                                        0x3fff7bfc391d
#define regBIFPLR5_1_LANE_11_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR5_1_LANE_11_MARGINING_LANE_STATUS                                                      0x3fff7bfc391d
#define regBIFPLR5_1_LANE_11_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR5_1_LANE_12_MARGINING_LANE_CNTL                                                        0x3fff7bfc391e
#define regBIFPLR5_1_LANE_12_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR5_1_LANE_12_MARGINING_LANE_STATUS                                                      0x3fff7bfc391e
#define regBIFPLR5_1_LANE_12_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR5_1_LANE_13_MARGINING_LANE_CNTL                                                        0x3fff7bfc391f
#define regBIFPLR5_1_LANE_13_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR5_1_LANE_13_MARGINING_LANE_STATUS                                                      0x3fff7bfc391f
#define regBIFPLR5_1_LANE_13_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR5_1_LANE_14_MARGINING_LANE_CNTL                                                        0x3fff7bfc3920
#define regBIFPLR5_1_LANE_14_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR5_1_LANE_14_MARGINING_LANE_STATUS                                                      0x3fff7bfc3920
#define regBIFPLR5_1_LANE_14_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR5_1_LANE_15_MARGINING_LANE_CNTL                                                        0x3fff7bfc3921
#define regBIFPLR5_1_LANE_15_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR5_1_LANE_15_MARGINING_LANE_STATUS                                                      0x3fff7bfc3921
#define regBIFPLR5_1_LANE_15_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR5_1_PCIE_CCIX_CAP_LIST                                                                 0x3fff7bfc3922
#define regBIFPLR5_1_PCIE_CCIX_CAP_LIST_BASE_IDX                                                        5
#define regBIFPLR5_1_PCIE_CCIX_HEADER_1                                                                 0x3fff7bfc3923
#define regBIFPLR5_1_PCIE_CCIX_HEADER_1_BASE_IDX                                                        5
#define regBIFPLR5_1_PCIE_CCIX_HEADER_2                                                                 0x3fff7bfc3924
#define regBIFPLR5_1_PCIE_CCIX_HEADER_2_BASE_IDX                                                        5
#define regBIFPLR5_1_PCIE_CCIX_CAP                                                                      0x3fff7bfc3924
#define regBIFPLR5_1_PCIE_CCIX_CAP_BASE_IDX                                                             5
#define regBIFPLR5_1_PCIE_CCIX_ESM_REQD_CAP                                                             0x3fff7bfc3925
#define regBIFPLR5_1_PCIE_CCIX_ESM_REQD_CAP_BASE_IDX                                                    5
#define regBIFPLR5_1_PCIE_CCIX_ESM_OPTL_CAP                                                             0x3fff7bfc3926
#define regBIFPLR5_1_PCIE_CCIX_ESM_OPTL_CAP_BASE_IDX                                                    5
#define regBIFPLR5_1_PCIE_CCIX_ESM_STATUS                                                               0x3fff7bfc3927
#define regBIFPLR5_1_PCIE_CCIX_ESM_STATUS_BASE_IDX                                                      5
#define regBIFPLR5_1_PCIE_CCIX_ESM_CNTL                                                                 0x3fff7bfc3928
#define regBIFPLR5_1_PCIE_CCIX_ESM_CNTL_BASE_IDX                                                        5
#define regBIFPLR5_1_ESM_LANE_0_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc3929
#define regBIFPLR5_1_ESM_LANE_0_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR5_1_ESM_LANE_1_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc3929
#define regBIFPLR5_1_ESM_LANE_1_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR5_1_ESM_LANE_2_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc3929
#define regBIFPLR5_1_ESM_LANE_2_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR5_1_ESM_LANE_3_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc3929
#define regBIFPLR5_1_ESM_LANE_3_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR5_1_ESM_LANE_4_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc392a
#define regBIFPLR5_1_ESM_LANE_4_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR5_1_ESM_LANE_5_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc392a
#define regBIFPLR5_1_ESM_LANE_5_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR5_1_ESM_LANE_6_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc392a
#define regBIFPLR5_1_ESM_LANE_6_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR5_1_ESM_LANE_7_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc392a
#define regBIFPLR5_1_ESM_LANE_7_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR5_1_ESM_LANE_8_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc392b
#define regBIFPLR5_1_ESM_LANE_8_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR5_1_ESM_LANE_9_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc392b
#define regBIFPLR5_1_ESM_LANE_9_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR5_1_ESM_LANE_10_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc392b
#define regBIFPLR5_1_ESM_LANE_10_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR5_1_ESM_LANE_11_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc392b
#define regBIFPLR5_1_ESM_LANE_11_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR5_1_ESM_LANE_12_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc392c
#define regBIFPLR5_1_ESM_LANE_12_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR5_1_ESM_LANE_13_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc392c
#define regBIFPLR5_1_ESM_LANE_13_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR5_1_ESM_LANE_14_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc392c
#define regBIFPLR5_1_ESM_LANE_14_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR5_1_ESM_LANE_15_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc392c
#define regBIFPLR5_1_ESM_LANE_15_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR5_1_ESM_LANE_0_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc392d
#define regBIFPLR5_1_ESM_LANE_0_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR5_1_ESM_LANE_1_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc392d
#define regBIFPLR5_1_ESM_LANE_1_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR5_1_ESM_LANE_2_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc392d
#define regBIFPLR5_1_ESM_LANE_2_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR5_1_ESM_LANE_3_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc392d
#define regBIFPLR5_1_ESM_LANE_3_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR5_1_ESM_LANE_4_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc392e
#define regBIFPLR5_1_ESM_LANE_4_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR5_1_ESM_LANE_5_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc392e
#define regBIFPLR5_1_ESM_LANE_5_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR5_1_ESM_LANE_6_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc392e
#define regBIFPLR5_1_ESM_LANE_6_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR5_1_ESM_LANE_7_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc392e
#define regBIFPLR5_1_ESM_LANE_7_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR5_1_ESM_LANE_8_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc392f
#define regBIFPLR5_1_ESM_LANE_8_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR5_1_ESM_LANE_9_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc392f
#define regBIFPLR5_1_ESM_LANE_9_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR5_1_ESM_LANE_10_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc392f
#define regBIFPLR5_1_ESM_LANE_10_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR5_1_ESM_LANE_11_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc392f
#define regBIFPLR5_1_ESM_LANE_11_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR5_1_ESM_LANE_12_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc3930
#define regBIFPLR5_1_ESM_LANE_12_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR5_1_ESM_LANE_13_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc3930
#define regBIFPLR5_1_ESM_LANE_13_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR5_1_ESM_LANE_14_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc3930
#define regBIFPLR5_1_ESM_LANE_14_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR5_1_ESM_LANE_15_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc3930
#define regBIFPLR5_1_ESM_LANE_15_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR5_1_PCIE_CCIX_TRANS_CAP                                                                0x3fff7bfc3931
#define regBIFPLR5_1_PCIE_CCIX_TRANS_CAP_BASE_IDX                                                       5
#define regBIFPLR5_1_PCIE_CCIX_TRANS_CNTL                                                               0x3fff7bfc3932
#define regBIFPLR5_1_PCIE_CCIX_TRANS_CNTL_BASE_IDX                                                      5


// addressBlock: nbio_pcie0_bifplr6_cfgdecp
// base address: 0xfffe0000f000
#define regBIFPLR6_1_VENDOR_ID                                                                          0x3fff7bfc3c00
#define regBIFPLR6_1_VENDOR_ID_BASE_IDX                                                                 5
#define regBIFPLR6_1_DEVICE_ID                                                                          0x3fff7bfc3c00
#define regBIFPLR6_1_DEVICE_ID_BASE_IDX                                                                 5
#define regBIFPLR6_1_COMMAND                                                                            0x3fff7bfc3c01
#define regBIFPLR6_1_COMMAND_BASE_IDX                                                                   5
#define regBIFPLR6_1_STATUS                                                                             0x3fff7bfc3c01
#define regBIFPLR6_1_STATUS_BASE_IDX                                                                    5
#define regBIFPLR6_1_REVISION_ID                                                                        0x3fff7bfc3c02
#define regBIFPLR6_1_REVISION_ID_BASE_IDX                                                               5
#define regBIFPLR6_1_PROG_INTERFACE                                                                     0x3fff7bfc3c02
#define regBIFPLR6_1_PROG_INTERFACE_BASE_IDX                                                            5
#define regBIFPLR6_1_SUB_CLASS                                                                          0x3fff7bfc3c02
#define regBIFPLR6_1_SUB_CLASS_BASE_IDX                                                                 5
#define regBIFPLR6_1_BASE_CLASS                                                                         0x3fff7bfc3c02
#define regBIFPLR6_1_BASE_CLASS_BASE_IDX                                                                5
#define regBIFPLR6_1_CACHE_LINE                                                                         0x3fff7bfc3c03
#define regBIFPLR6_1_CACHE_LINE_BASE_IDX                                                                5
#define regBIFPLR6_1_LATENCY                                                                            0x3fff7bfc3c03
#define regBIFPLR6_1_LATENCY_BASE_IDX                                                                   5
#define regBIFPLR6_1_HEADER                                                                             0x3fff7bfc3c03
#define regBIFPLR6_1_HEADER_BASE_IDX                                                                    5
#define regBIFPLR6_1_BIST                                                                               0x3fff7bfc3c03
#define regBIFPLR6_1_BIST_BASE_IDX                                                                      5
#define regBIFPLR6_1_SUB_BUS_NUMBER_LATENCY                                                             0x3fff7bfc3c06
#define regBIFPLR6_1_SUB_BUS_NUMBER_LATENCY_BASE_IDX                                                    5
#define regBIFPLR6_1_IO_BASE_LIMIT                                                                      0x3fff7bfc3c07
#define regBIFPLR6_1_IO_BASE_LIMIT_BASE_IDX                                                             5
#define regBIFPLR6_1_SECONDARY_STATUS                                                                   0x3fff7bfc3c07
#define regBIFPLR6_1_SECONDARY_STATUS_BASE_IDX                                                          5
#define regBIFPLR6_1_MEM_BASE_LIMIT                                                                     0x3fff7bfc3c08
#define regBIFPLR6_1_MEM_BASE_LIMIT_BASE_IDX                                                            5
#define regBIFPLR6_1_PREF_BASE_LIMIT                                                                    0x3fff7bfc3c09
#define regBIFPLR6_1_PREF_BASE_LIMIT_BASE_IDX                                                           5
#define regBIFPLR6_1_PREF_BASE_UPPER                                                                    0x3fff7bfc3c0a
#define regBIFPLR6_1_PREF_BASE_UPPER_BASE_IDX                                                           5
#define regBIFPLR6_1_PREF_LIMIT_UPPER                                                                   0x3fff7bfc3c0b
#define regBIFPLR6_1_PREF_LIMIT_UPPER_BASE_IDX                                                          5
#define regBIFPLR6_1_IO_BASE_LIMIT_HI                                                                   0x3fff7bfc3c0c
#define regBIFPLR6_1_IO_BASE_LIMIT_HI_BASE_IDX                                                          5
#define regBIFPLR6_1_CAP_PTR                                                                            0x3fff7bfc3c0d
#define regBIFPLR6_1_CAP_PTR_BASE_IDX                                                                   5
#define regBIFPLR6_1_ROM_BASE_ADDR                                                                      0x3fff7bfc3c0e
#define regBIFPLR6_1_ROM_BASE_ADDR_BASE_IDX                                                             5
#define regBIFPLR6_1_INTERRUPT_LINE                                                                     0x3fff7bfc3c0f
#define regBIFPLR6_1_INTERRUPT_LINE_BASE_IDX                                                            5
#define regBIFPLR6_1_INTERRUPT_PIN                                                                      0x3fff7bfc3c0f
#define regBIFPLR6_1_INTERRUPT_PIN_BASE_IDX                                                             5
#define regBIFPLR6_1_IRQ_BRIDGE_CNTL                                                                    0x3fff7bfc3c0f
#define regBIFPLR6_1_IRQ_BRIDGE_CNTL_BASE_IDX                                                           5
#define regBIFPLR6_1_EXT_BRIDGE_CNTL                                                                    0x3fff7bfc3c10
#define regBIFPLR6_1_EXT_BRIDGE_CNTL_BASE_IDX                                                           5
#define regBIFPLR6_1_VENDOR_CAP_LIST                                                                    0x3fff7bfc3c12
#define regBIFPLR6_1_VENDOR_CAP_LIST_BASE_IDX                                                           5
#define regBIFPLR6_1_ADAPTER_ID_W                                                                       0x3fff7bfc3c13
#define regBIFPLR6_1_ADAPTER_ID_W_BASE_IDX                                                              5
#define regBIFPLR6_1_PMI_CAP_LIST                                                                       0x3fff7bfc3c14
#define regBIFPLR6_1_PMI_CAP_LIST_BASE_IDX                                                              5
#define regBIFPLR6_1_PMI_CAP                                                                            0x3fff7bfc3c14
#define regBIFPLR6_1_PMI_CAP_BASE_IDX                                                                   5
#define regBIFPLR6_1_PMI_STATUS_CNTL                                                                    0x3fff7bfc3c15
#define regBIFPLR6_1_PMI_STATUS_CNTL_BASE_IDX                                                           5
#define regBIFPLR6_1_PCIE_CAP_LIST                                                                      0x3fff7bfc3c16
#define regBIFPLR6_1_PCIE_CAP_LIST_BASE_IDX                                                             5
#define regBIFPLR6_1_PCIE_CAP                                                                           0x3fff7bfc3c16
#define regBIFPLR6_1_PCIE_CAP_BASE_IDX                                                                  5
#define regBIFPLR6_1_DEVICE_CAP                                                                         0x3fff7bfc3c17
#define regBIFPLR6_1_DEVICE_CAP_BASE_IDX                                                                5
#define regBIFPLR6_1_DEVICE_CNTL                                                                        0x3fff7bfc3c18
#define regBIFPLR6_1_DEVICE_CNTL_BASE_IDX                                                               5
#define regBIFPLR6_1_DEVICE_STATUS                                                                      0x3fff7bfc3c18
#define regBIFPLR6_1_DEVICE_STATUS_BASE_IDX                                                             5
#define regBIFPLR6_1_LINK_CAP                                                                           0x3fff7bfc3c19
#define regBIFPLR6_1_LINK_CAP_BASE_IDX                                                                  5
#define regBIFPLR6_1_LINK_CNTL                                                                          0x3fff7bfc3c1a
#define regBIFPLR6_1_LINK_CNTL_BASE_IDX                                                                 5
#define regBIFPLR6_1_LINK_STATUS                                                                        0x3fff7bfc3c1a
#define regBIFPLR6_1_LINK_STATUS_BASE_IDX                                                               5
#define regBIFPLR6_1_SLOT_CAP                                                                           0x3fff7bfc3c1b
#define regBIFPLR6_1_SLOT_CAP_BASE_IDX                                                                  5
#define regBIFPLR6_1_SLOT_CNTL                                                                          0x3fff7bfc3c1c
#define regBIFPLR6_1_SLOT_CNTL_BASE_IDX                                                                 5
#define regBIFPLR6_1_SLOT_STATUS                                                                        0x3fff7bfc3c1c
#define regBIFPLR6_1_SLOT_STATUS_BASE_IDX                                                               5
#define regBIFPLR6_1_ROOT_CNTL                                                                          0x3fff7bfc3c1d
#define regBIFPLR6_1_ROOT_CNTL_BASE_IDX                                                                 5
#define regBIFPLR6_1_ROOT_CAP                                                                           0x3fff7bfc3c1d
#define regBIFPLR6_1_ROOT_CAP_BASE_IDX                                                                  5
#define regBIFPLR6_1_ROOT_STATUS                                                                        0x3fff7bfc3c1e
#define regBIFPLR6_1_ROOT_STATUS_BASE_IDX                                                               5
#define regBIFPLR6_1_DEVICE_CAP2                                                                        0x3fff7bfc3c1f
#define regBIFPLR6_1_DEVICE_CAP2_BASE_IDX                                                               5
#define regBIFPLR6_1_DEVICE_CNTL2                                                                       0x3fff7bfc3c20
#define regBIFPLR6_1_DEVICE_CNTL2_BASE_IDX                                                              5
#define regBIFPLR6_1_DEVICE_STATUS2                                                                     0x3fff7bfc3c20
#define regBIFPLR6_1_DEVICE_STATUS2_BASE_IDX                                                            5
#define regBIFPLR6_1_LINK_CAP2                                                                          0x3fff7bfc3c21
#define regBIFPLR6_1_LINK_CAP2_BASE_IDX                                                                 5
#define regBIFPLR6_1_LINK_CNTL2                                                                         0x3fff7bfc3c22
#define regBIFPLR6_1_LINK_CNTL2_BASE_IDX                                                                5
#define regBIFPLR6_1_LINK_STATUS2                                                                       0x3fff7bfc3c22
#define regBIFPLR6_1_LINK_STATUS2_BASE_IDX                                                              5
#define regBIFPLR6_1_SLOT_CAP2                                                                          0x3fff7bfc3c23
#define regBIFPLR6_1_SLOT_CAP2_BASE_IDX                                                                 5
#define regBIFPLR6_1_SLOT_CNTL2                                                                         0x3fff7bfc3c24
#define regBIFPLR6_1_SLOT_CNTL2_BASE_IDX                                                                5
#define regBIFPLR6_1_SLOT_STATUS2                                                                       0x3fff7bfc3c24
#define regBIFPLR6_1_SLOT_STATUS2_BASE_IDX                                                              5
#define regBIFPLR6_1_MSI_CAP_LIST                                                                       0x3fff7bfc3c28
#define regBIFPLR6_1_MSI_CAP_LIST_BASE_IDX                                                              5
#define regBIFPLR6_1_MSI_MSG_CNTL                                                                       0x3fff7bfc3c28
#define regBIFPLR6_1_MSI_MSG_CNTL_BASE_IDX                                                              5
#define regBIFPLR6_1_MSI_MSG_ADDR_LO                                                                    0x3fff7bfc3c29
#define regBIFPLR6_1_MSI_MSG_ADDR_LO_BASE_IDX                                                           5
#define regBIFPLR6_1_MSI_MSG_ADDR_HI                                                                    0x3fff7bfc3c2a
#define regBIFPLR6_1_MSI_MSG_ADDR_HI_BASE_IDX                                                           5
#define regBIFPLR6_1_MSI_MSG_DATA                                                                       0x3fff7bfc3c2a
#define regBIFPLR6_1_MSI_MSG_DATA_BASE_IDX                                                              5
#define regBIFPLR6_1_MSI_MSG_DATA_64                                                                    0x3fff7bfc3c2b
#define regBIFPLR6_1_MSI_MSG_DATA_64_BASE_IDX                                                           5
#define regBIFPLR6_1_SSID_CAP_LIST                                                                      0x3fff7bfc3c30
#define regBIFPLR6_1_SSID_CAP_LIST_BASE_IDX                                                             5
#define regBIFPLR6_1_SSID_CAP                                                                           0x3fff7bfc3c31
#define regBIFPLR6_1_SSID_CAP_BASE_IDX                                                                  5
#define regBIFPLR6_1_MSI_MAP_CAP_LIST                                                                   0x3fff7bfc3c32
#define regBIFPLR6_1_MSI_MAP_CAP_LIST_BASE_IDX                                                          5
#define regBIFPLR6_1_MSI_MAP_CAP                                                                        0x3fff7bfc3c32
#define regBIFPLR6_1_MSI_MAP_CAP_BASE_IDX                                                               5
#define regBIFPLR6_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                                  0x3fff7bfc3c40
#define regBIFPLR6_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIFPLR6_1_PCIE_VENDOR_SPECIFIC_HDR                                                           0x3fff7bfc3c41
#define regBIFPLR6_1_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                                  5
#define regBIFPLR6_1_PCIE_VENDOR_SPECIFIC1                                                              0x3fff7bfc3c42
#define regBIFPLR6_1_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                                     5
#define regBIFPLR6_1_PCIE_VENDOR_SPECIFIC2                                                              0x3fff7bfc3c43
#define regBIFPLR6_1_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                                     5
#define regBIFPLR6_1_PCIE_VC_ENH_CAP_LIST                                                               0x3fff7bfc3c44
#define regBIFPLR6_1_PCIE_VC_ENH_CAP_LIST_BASE_IDX                                                      5
#define regBIFPLR6_1_PCIE_PORT_VC_CAP_REG1                                                              0x3fff7bfc3c45
#define regBIFPLR6_1_PCIE_PORT_VC_CAP_REG1_BASE_IDX                                                     5
#define regBIFPLR6_1_PCIE_PORT_VC_CAP_REG2                                                              0x3fff7bfc3c46
#define regBIFPLR6_1_PCIE_PORT_VC_CAP_REG2_BASE_IDX                                                     5
#define regBIFPLR6_1_PCIE_PORT_VC_CNTL                                                                  0x3fff7bfc3c47
#define regBIFPLR6_1_PCIE_PORT_VC_CNTL_BASE_IDX                                                         5
#define regBIFPLR6_1_PCIE_PORT_VC_STATUS                                                                0x3fff7bfc3c47
#define regBIFPLR6_1_PCIE_PORT_VC_STATUS_BASE_IDX                                                       5
#define regBIFPLR6_1_PCIE_VC0_RESOURCE_CAP                                                              0x3fff7bfc3c48
#define regBIFPLR6_1_PCIE_VC0_RESOURCE_CAP_BASE_IDX                                                     5
#define regBIFPLR6_1_PCIE_VC0_RESOURCE_CNTL                                                             0x3fff7bfc3c49
#define regBIFPLR6_1_PCIE_VC0_RESOURCE_CNTL_BASE_IDX                                                    5
#define regBIFPLR6_1_PCIE_VC0_RESOURCE_STATUS                                                           0x3fff7bfc3c4a
#define regBIFPLR6_1_PCIE_VC0_RESOURCE_STATUS_BASE_IDX                                                  5
#define regBIFPLR6_1_PCIE_VC1_RESOURCE_CAP                                                              0x3fff7bfc3c4b
#define regBIFPLR6_1_PCIE_VC1_RESOURCE_CAP_BASE_IDX                                                     5
#define regBIFPLR6_1_PCIE_VC1_RESOURCE_CNTL                                                             0x3fff7bfc3c4c
#define regBIFPLR6_1_PCIE_VC1_RESOURCE_CNTL_BASE_IDX                                                    5
#define regBIFPLR6_1_PCIE_VC1_RESOURCE_STATUS                                                           0x3fff7bfc3c4d
#define regBIFPLR6_1_PCIE_VC1_RESOURCE_STATUS_BASE_IDX                                                  5
#define regBIFPLR6_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                                   0x3fff7bfc3c50
#define regBIFPLR6_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX                                          5
#define regBIFPLR6_1_PCIE_DEV_SERIAL_NUM_DW1                                                            0x3fff7bfc3c51
#define regBIFPLR6_1_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX                                                   5
#define regBIFPLR6_1_PCIE_DEV_SERIAL_NUM_DW2                                                            0x3fff7bfc3c52
#define regBIFPLR6_1_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX                                                   5
#define regBIFPLR6_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                                      0x3fff7bfc3c54
#define regBIFPLR6_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                             5
#define regBIFPLR6_1_PCIE_UNCORR_ERR_STATUS                                                             0x3fff7bfc3c55
#define regBIFPLR6_1_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                                    5
#define regBIFPLR6_1_PCIE_UNCORR_ERR_MASK                                                               0x3fff7bfc3c56
#define regBIFPLR6_1_PCIE_UNCORR_ERR_MASK_BASE_IDX                                                      5
#define regBIFPLR6_1_PCIE_UNCORR_ERR_SEVERITY                                                           0x3fff7bfc3c57
#define regBIFPLR6_1_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                                  5
#define regBIFPLR6_1_PCIE_CORR_ERR_STATUS                                                               0x3fff7bfc3c58
#define regBIFPLR6_1_PCIE_CORR_ERR_STATUS_BASE_IDX                                                      5
#define regBIFPLR6_1_PCIE_CORR_ERR_MASK                                                                 0x3fff7bfc3c59
#define regBIFPLR6_1_PCIE_CORR_ERR_MASK_BASE_IDX                                                        5
#define regBIFPLR6_1_PCIE_ADV_ERR_CAP_CNTL                                                              0x3fff7bfc3c5a
#define regBIFPLR6_1_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                                     5
#define regBIFPLR6_1_PCIE_HDR_LOG0                                                                      0x3fff7bfc3c5b
#define regBIFPLR6_1_PCIE_HDR_LOG0_BASE_IDX                                                             5
#define regBIFPLR6_1_PCIE_HDR_LOG1                                                                      0x3fff7bfc3c5c
#define regBIFPLR6_1_PCIE_HDR_LOG1_BASE_IDX                                                             5
#define regBIFPLR6_1_PCIE_HDR_LOG2                                                                      0x3fff7bfc3c5d
#define regBIFPLR6_1_PCIE_HDR_LOG2_BASE_IDX                                                             5
#define regBIFPLR6_1_PCIE_HDR_LOG3                                                                      0x3fff7bfc3c5e
#define regBIFPLR6_1_PCIE_HDR_LOG3_BASE_IDX                                                             5
#define regBIFPLR6_1_PCIE_ROOT_ERR_CMD                                                                  0x3fff7bfc3c5f
#define regBIFPLR6_1_PCIE_ROOT_ERR_CMD_BASE_IDX                                                         5
#define regBIFPLR6_1_PCIE_ROOT_ERR_STATUS                                                               0x3fff7bfc3c60
#define regBIFPLR6_1_PCIE_ROOT_ERR_STATUS_BASE_IDX                                                      5
#define regBIFPLR6_1_PCIE_ERR_SRC_ID                                                                    0x3fff7bfc3c61
#define regBIFPLR6_1_PCIE_ERR_SRC_ID_BASE_IDX                                                           5
#define regBIFPLR6_1_PCIE_TLP_PREFIX_LOG0                                                               0x3fff7bfc3c62
#define regBIFPLR6_1_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                                      5
#define regBIFPLR6_1_PCIE_TLP_PREFIX_LOG1                                                               0x3fff7bfc3c63
#define regBIFPLR6_1_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                                      5
#define regBIFPLR6_1_PCIE_TLP_PREFIX_LOG2                                                               0x3fff7bfc3c64
#define regBIFPLR6_1_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                                      5
#define regBIFPLR6_1_PCIE_TLP_PREFIX_LOG3                                                               0x3fff7bfc3c65
#define regBIFPLR6_1_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                                      5
#define regBIFPLR6_1_PCIE_SECONDARY_ENH_CAP_LIST                                                        0x3fff7bfc3c9c
#define regBIFPLR6_1_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX                                               5
#define regBIFPLR6_1_PCIE_LINK_CNTL3                                                                    0x3fff7bfc3c9d
#define regBIFPLR6_1_PCIE_LINK_CNTL3_BASE_IDX                                                           5
#define regBIFPLR6_1_PCIE_LANE_ERROR_STATUS                                                             0x3fff7bfc3c9e
#define regBIFPLR6_1_PCIE_LANE_ERROR_STATUS_BASE_IDX                                                    5
#define regBIFPLR6_1_PCIE_LANE_0_EQUALIZATION_CNTL                                                      0x3fff7bfc3c9f
#define regBIFPLR6_1_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR6_1_PCIE_LANE_1_EQUALIZATION_CNTL                                                      0x3fff7bfc3c9f
#define regBIFPLR6_1_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR6_1_PCIE_LANE_2_EQUALIZATION_CNTL                                                      0x3fff7bfc3ca0
#define regBIFPLR6_1_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR6_1_PCIE_LANE_3_EQUALIZATION_CNTL                                                      0x3fff7bfc3ca0
#define regBIFPLR6_1_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR6_1_PCIE_LANE_4_EQUALIZATION_CNTL                                                      0x3fff7bfc3ca1
#define regBIFPLR6_1_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR6_1_PCIE_LANE_5_EQUALIZATION_CNTL                                                      0x3fff7bfc3ca1
#define regBIFPLR6_1_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR6_1_PCIE_LANE_6_EQUALIZATION_CNTL                                                      0x3fff7bfc3ca2
#define regBIFPLR6_1_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR6_1_PCIE_LANE_7_EQUALIZATION_CNTL                                                      0x3fff7bfc3ca2
#define regBIFPLR6_1_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR6_1_PCIE_LANE_8_EQUALIZATION_CNTL                                                      0x3fff7bfc3ca3
#define regBIFPLR6_1_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR6_1_PCIE_LANE_9_EQUALIZATION_CNTL                                                      0x3fff7bfc3ca3
#define regBIFPLR6_1_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX                                             5
#define regBIFPLR6_1_PCIE_LANE_10_EQUALIZATION_CNTL                                                     0x3fff7bfc3ca4
#define regBIFPLR6_1_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR6_1_PCIE_LANE_11_EQUALIZATION_CNTL                                                     0x3fff7bfc3ca4
#define regBIFPLR6_1_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR6_1_PCIE_LANE_12_EQUALIZATION_CNTL                                                     0x3fff7bfc3ca5
#define regBIFPLR6_1_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR6_1_PCIE_LANE_13_EQUALIZATION_CNTL                                                     0x3fff7bfc3ca5
#define regBIFPLR6_1_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR6_1_PCIE_LANE_14_EQUALIZATION_CNTL                                                     0x3fff7bfc3ca6
#define regBIFPLR6_1_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR6_1_PCIE_LANE_15_EQUALIZATION_CNTL                                                     0x3fff7bfc3ca6
#define regBIFPLR6_1_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX                                            5
#define regBIFPLR6_1_PCIE_ACS_ENH_CAP_LIST                                                              0x3fff7bfc3ca8
#define regBIFPLR6_1_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR6_1_PCIE_ACS_CAP                                                                       0x3fff7bfc3ca9
#define regBIFPLR6_1_PCIE_ACS_CAP_BASE_IDX                                                              5
#define regBIFPLR6_1_PCIE_ACS_CNTL                                                                      0x3fff7bfc3ca9
#define regBIFPLR6_1_PCIE_ACS_CNTL_BASE_IDX                                                             5
#define regBIFPLR6_1_PCIE_MC_ENH_CAP_LIST                                                               0x3fff7bfc3cbc
#define regBIFPLR6_1_PCIE_MC_ENH_CAP_LIST_BASE_IDX                                                      5
#define regBIFPLR6_1_PCIE_MC_CAP                                                                        0x3fff7bfc3cbd
#define regBIFPLR6_1_PCIE_MC_CAP_BASE_IDX                                                               5
#define regBIFPLR6_1_PCIE_MC_CNTL                                                                       0x3fff7bfc3cbd
#define regBIFPLR6_1_PCIE_MC_CNTL_BASE_IDX                                                              5
#define regBIFPLR6_1_PCIE_MC_ADDR0                                                                      0x3fff7bfc3cbe
#define regBIFPLR6_1_PCIE_MC_ADDR0_BASE_IDX                                                             5
#define regBIFPLR6_1_PCIE_MC_ADDR1                                                                      0x3fff7bfc3cbf
#define regBIFPLR6_1_PCIE_MC_ADDR1_BASE_IDX                                                             5
#define regBIFPLR6_1_PCIE_MC_RCV0                                                                       0x3fff7bfc3cc0
#define regBIFPLR6_1_PCIE_MC_RCV0_BASE_IDX                                                              5
#define regBIFPLR6_1_PCIE_MC_RCV1                                                                       0x3fff7bfc3cc1
#define regBIFPLR6_1_PCIE_MC_RCV1_BASE_IDX                                                              5
#define regBIFPLR6_1_PCIE_MC_BLOCK_ALL0                                                                 0x3fff7bfc3cc2
#define regBIFPLR6_1_PCIE_MC_BLOCK_ALL0_BASE_IDX                                                        5
#define regBIFPLR6_1_PCIE_MC_BLOCK_ALL1                                                                 0x3fff7bfc3cc3
#define regBIFPLR6_1_PCIE_MC_BLOCK_ALL1_BASE_IDX                                                        5
#define regBIFPLR6_1_PCIE_MC_BLOCK_UNTRANSLATED_0                                                       0x3fff7bfc3cc4
#define regBIFPLR6_1_PCIE_MC_BLOCK_UNTRANSLATED_0_BASE_IDX                                              5
#define regBIFPLR6_1_PCIE_MC_BLOCK_UNTRANSLATED_1                                                       0x3fff7bfc3cc5
#define regBIFPLR6_1_PCIE_MC_BLOCK_UNTRANSLATED_1_BASE_IDX                                              5
#define regBIFPLR6_1_PCIE_MC_OVERLAY_BAR0                                                               0x3fff7bfc3cc6
#define regBIFPLR6_1_PCIE_MC_OVERLAY_BAR0_BASE_IDX                                                      5
#define regBIFPLR6_1_PCIE_MC_OVERLAY_BAR1                                                               0x3fff7bfc3cc7
#define regBIFPLR6_1_PCIE_MC_OVERLAY_BAR1_BASE_IDX                                                      5
#define regBIFPLR6_1_PCIE_L1_PM_SUB_CAP_LIST                                                            0x3fff7bfc3cdc
#define regBIFPLR6_1_PCIE_L1_PM_SUB_CAP_LIST_BASE_IDX                                                   5
#define regBIFPLR6_1_PCIE_L1_PM_SUB_CAP                                                                 0x3fff7bfc3cdd
#define regBIFPLR6_1_PCIE_L1_PM_SUB_CAP_BASE_IDX                                                        5
#define regBIFPLR6_1_PCIE_L1_PM_SUB_CNTL                                                                0x3fff7bfc3cde
#define regBIFPLR6_1_PCIE_L1_PM_SUB_CNTL_BASE_IDX                                                       5
#define regBIFPLR6_1_PCIE_L1_PM_SUB_CNTL2                                                               0x3fff7bfc3cdf
#define regBIFPLR6_1_PCIE_L1_PM_SUB_CNTL2_BASE_IDX                                                      5
#define regBIFPLR6_1_PCIE_DPC_ENH_CAP_LIST                                                              0x3fff7bfc3ce0
#define regBIFPLR6_1_PCIE_DPC_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR6_1_PCIE_DPC_CAP_LIST                                                                  0x3fff7bfc3ce1
#define regBIFPLR6_1_PCIE_DPC_CAP_LIST_BASE_IDX                                                         5
#define regBIFPLR6_1_PCIE_DPC_CNTL                                                                      0x3fff7bfc3ce1
#define regBIFPLR6_1_PCIE_DPC_CNTL_BASE_IDX                                                             5
#define regBIFPLR6_1_PCIE_DPC_STATUS                                                                    0x3fff7bfc3ce2
#define regBIFPLR6_1_PCIE_DPC_STATUS_BASE_IDX                                                           5
#define regBIFPLR6_1_PCIE_DPC_ERROR_SOURCE_ID                                                           0x3fff7bfc3ce2
#define regBIFPLR6_1_PCIE_DPC_ERROR_SOURCE_ID_BASE_IDX                                                  5
#define regBIFPLR6_1_PCIE_RP_PIO_STATUS                                                                 0x3fff7bfc3ce3
#define regBIFPLR6_1_PCIE_RP_PIO_STATUS_BASE_IDX                                                        5
#define regBIFPLR6_1_PCIE_RP_PIO_MASK                                                                   0x3fff7bfc3ce4
#define regBIFPLR6_1_PCIE_RP_PIO_MASK_BASE_IDX                                                          5
#define regBIFPLR6_1_PCIE_RP_PIO_SEVERITY                                                               0x3fff7bfc3ce5
#define regBIFPLR6_1_PCIE_RP_PIO_SEVERITY_BASE_IDX                                                      5
#define regBIFPLR6_1_PCIE_RP_PIO_SYSERROR                                                               0x3fff7bfc3ce6
#define regBIFPLR6_1_PCIE_RP_PIO_SYSERROR_BASE_IDX                                                      5
#define regBIFPLR6_1_PCIE_RP_PIO_EXCEPTION                                                              0x3fff7bfc3ce7
#define regBIFPLR6_1_PCIE_RP_PIO_EXCEPTION_BASE_IDX                                                     5
#define regBIFPLR6_1_PCIE_RP_PIO_HDR_LOG0                                                               0x3fff7bfc3ce8
#define regBIFPLR6_1_PCIE_RP_PIO_HDR_LOG0_BASE_IDX                                                      5
#define regBIFPLR6_1_PCIE_RP_PIO_HDR_LOG1                                                               0x3fff7bfc3ce9
#define regBIFPLR6_1_PCIE_RP_PIO_HDR_LOG1_BASE_IDX                                                      5
#define regBIFPLR6_1_PCIE_RP_PIO_HDR_LOG2                                                               0x3fff7bfc3cea
#define regBIFPLR6_1_PCIE_RP_PIO_HDR_LOG2_BASE_IDX                                                      5
#define regBIFPLR6_1_PCIE_RP_PIO_HDR_LOG3                                                               0x3fff7bfc3ceb
#define regBIFPLR6_1_PCIE_RP_PIO_HDR_LOG3_BASE_IDX                                                      5
#define regBIFPLR6_1_PCIE_RP_PIO_PREFIX_LOG0                                                            0x3fff7bfc3ced
#define regBIFPLR6_1_PCIE_RP_PIO_PREFIX_LOG0_BASE_IDX                                                   5
#define regBIFPLR6_1_PCIE_RP_PIO_PREFIX_LOG1                                                            0x3fff7bfc3cee
#define regBIFPLR6_1_PCIE_RP_PIO_PREFIX_LOG1_BASE_IDX                                                   5
#define regBIFPLR6_1_PCIE_RP_PIO_PREFIX_LOG2                                                            0x3fff7bfc3cef
#define regBIFPLR6_1_PCIE_RP_PIO_PREFIX_LOG2_BASE_IDX                                                   5
#define regBIFPLR6_1_PCIE_RP_PIO_PREFIX_LOG3                                                            0x3fff7bfc3cf0
#define regBIFPLR6_1_PCIE_RP_PIO_PREFIX_LOG3_BASE_IDX                                                   5
#define regBIFPLR6_1_PCIE_ESM_CAP_LIST                                                                  0x3fff7bfc3cf1
#define regBIFPLR6_1_PCIE_ESM_CAP_LIST_BASE_IDX                                                         5
#define regBIFPLR6_1_PCIE_ESM_HEADER_1                                                                  0x3fff7bfc3cf2
#define regBIFPLR6_1_PCIE_ESM_HEADER_1_BASE_IDX                                                         5
#define regBIFPLR6_1_PCIE_ESM_HEADER_2                                                                  0x3fff7bfc3cf3
#define regBIFPLR6_1_PCIE_ESM_HEADER_2_BASE_IDX                                                         5
#define regBIFPLR6_1_PCIE_ESM_STATUS                                                                    0x3fff7bfc3cf3
#define regBIFPLR6_1_PCIE_ESM_STATUS_BASE_IDX                                                           5
#define regBIFPLR6_1_PCIE_ESM_CTRL                                                                      0x3fff7bfc3cf4
#define regBIFPLR6_1_PCIE_ESM_CTRL_BASE_IDX                                                             5
#define regBIFPLR6_1_PCIE_ESM_CAP_1                                                                     0x3fff7bfc3cf5
#define regBIFPLR6_1_PCIE_ESM_CAP_1_BASE_IDX                                                            5
#define regBIFPLR6_1_PCIE_ESM_CAP_2                                                                     0x3fff7bfc3cf6
#define regBIFPLR6_1_PCIE_ESM_CAP_2_BASE_IDX                                                            5
#define regBIFPLR6_1_PCIE_ESM_CAP_3                                                                     0x3fff7bfc3cf7
#define regBIFPLR6_1_PCIE_ESM_CAP_3_BASE_IDX                                                            5
#define regBIFPLR6_1_PCIE_ESM_CAP_4                                                                     0x3fff7bfc3cf8
#define regBIFPLR6_1_PCIE_ESM_CAP_4_BASE_IDX                                                            5
#define regBIFPLR6_1_PCIE_ESM_CAP_5                                                                     0x3fff7bfc3cf9
#define regBIFPLR6_1_PCIE_ESM_CAP_5_BASE_IDX                                                            5
#define regBIFPLR6_1_PCIE_ESM_CAP_6                                                                     0x3fff7bfc3cfa
#define regBIFPLR6_1_PCIE_ESM_CAP_6_BASE_IDX                                                            5
#define regBIFPLR6_1_PCIE_ESM_CAP_7                                                                     0x3fff7bfc3cfb
#define regBIFPLR6_1_PCIE_ESM_CAP_7_BASE_IDX                                                            5
#define regBIFPLR6_1_PCIE_DLF_ENH_CAP_LIST                                                              0x3fff7bfc3d00
#define regBIFPLR6_1_PCIE_DLF_ENH_CAP_LIST_BASE_IDX                                                     5
#define regBIFPLR6_1_DATA_LINK_FEATURE_CAP                                                              0x3fff7bfc3d01
#define regBIFPLR6_1_DATA_LINK_FEATURE_CAP_BASE_IDX                                                     5
#define regBIFPLR6_1_DATA_LINK_FEATURE_STATUS                                                           0x3fff7bfc3d02
#define regBIFPLR6_1_DATA_LINK_FEATURE_STATUS_BASE_IDX                                                  5
#define regBIFPLR6_1_PCIE_PHY_16GT_ENH_CAP_LIST                                                         0x3fff7bfc3d04
#define regBIFPLR6_1_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX                                                5
#define regBIFPLR6_1_LINK_CAP_16GT                                                                      0x3fff7bfc3d05
#define regBIFPLR6_1_LINK_CAP_16GT_BASE_IDX                                                             5
#define regBIFPLR6_1_LINK_CNTL_16GT                                                                     0x3fff7bfc3d06
#define regBIFPLR6_1_LINK_CNTL_16GT_BASE_IDX                                                            5
#define regBIFPLR6_1_LINK_STATUS_16GT                                                                   0x3fff7bfc3d07
#define regBIFPLR6_1_LINK_STATUS_16GT_BASE_IDX                                                          5
#define regBIFPLR6_1_LOCAL_PARITY_MISMATCH_STATUS_16GT                                                  0x3fff7bfc3d08
#define regBIFPLR6_1_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                         5
#define regBIFPLR6_1_RTM1_PARITY_MISMATCH_STATUS_16GT                                                   0x3fff7bfc3d09
#define regBIFPLR6_1_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                          5
#define regBIFPLR6_1_RTM2_PARITY_MISMATCH_STATUS_16GT                                                   0x3fff7bfc3d0a
#define regBIFPLR6_1_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                          5
#define regBIFPLR6_1_LANE_0_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc3d0c
#define regBIFPLR6_1_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR6_1_LANE_1_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc3d0c
#define regBIFPLR6_1_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR6_1_LANE_2_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc3d0c
#define regBIFPLR6_1_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR6_1_LANE_3_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc3d0c
#define regBIFPLR6_1_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR6_1_LANE_4_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc3d0d
#define regBIFPLR6_1_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR6_1_LANE_5_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc3d0d
#define regBIFPLR6_1_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR6_1_LANE_6_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc3d0d
#define regBIFPLR6_1_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR6_1_LANE_7_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc3d0d
#define regBIFPLR6_1_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR6_1_LANE_8_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc3d0e
#define regBIFPLR6_1_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR6_1_LANE_9_EQUALIZATION_CNTL_16GT                                                      0x3fff7bfc3d0e
#define regBIFPLR6_1_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX                                             5
#define regBIFPLR6_1_LANE_10_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc3d0e
#define regBIFPLR6_1_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR6_1_LANE_11_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc3d0e
#define regBIFPLR6_1_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR6_1_LANE_12_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc3d0f
#define regBIFPLR6_1_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR6_1_LANE_13_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc3d0f
#define regBIFPLR6_1_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR6_1_LANE_14_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc3d0f
#define regBIFPLR6_1_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR6_1_LANE_15_EQUALIZATION_CNTL_16GT                                                     0x3fff7bfc3d0f
#define regBIFPLR6_1_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX                                            5
#define regBIFPLR6_1_PCIE_MARGINING_ENH_CAP_LIST                                                        0x3fff7bfc3d10
#define regBIFPLR6_1_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX                                               5
#define regBIFPLR6_1_MARGINING_PORT_CAP                                                                 0x3fff7bfc3d11
#define regBIFPLR6_1_MARGINING_PORT_CAP_BASE_IDX                                                        5
#define regBIFPLR6_1_MARGINING_PORT_STATUS                                                              0x3fff7bfc3d11
#define regBIFPLR6_1_MARGINING_PORT_STATUS_BASE_IDX                                                     5
#define regBIFPLR6_1_LANE_0_MARGINING_LANE_CNTL                                                         0x3fff7bfc3d12
#define regBIFPLR6_1_LANE_0_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR6_1_LANE_0_MARGINING_LANE_STATUS                                                       0x3fff7bfc3d12
#define regBIFPLR6_1_LANE_0_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR6_1_LANE_1_MARGINING_LANE_CNTL                                                         0x3fff7bfc3d13
#define regBIFPLR6_1_LANE_1_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR6_1_LANE_1_MARGINING_LANE_STATUS                                                       0x3fff7bfc3d13
#define regBIFPLR6_1_LANE_1_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR6_1_LANE_2_MARGINING_LANE_CNTL                                                         0x3fff7bfc3d14
#define regBIFPLR6_1_LANE_2_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR6_1_LANE_2_MARGINING_LANE_STATUS                                                       0x3fff7bfc3d14
#define regBIFPLR6_1_LANE_2_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR6_1_LANE_3_MARGINING_LANE_CNTL                                                         0x3fff7bfc3d15
#define regBIFPLR6_1_LANE_3_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR6_1_LANE_3_MARGINING_LANE_STATUS                                                       0x3fff7bfc3d15
#define regBIFPLR6_1_LANE_3_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR6_1_LANE_4_MARGINING_LANE_CNTL                                                         0x3fff7bfc3d16
#define regBIFPLR6_1_LANE_4_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR6_1_LANE_4_MARGINING_LANE_STATUS                                                       0x3fff7bfc3d16
#define regBIFPLR6_1_LANE_4_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR6_1_LANE_5_MARGINING_LANE_CNTL                                                         0x3fff7bfc3d17
#define regBIFPLR6_1_LANE_5_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR6_1_LANE_5_MARGINING_LANE_STATUS                                                       0x3fff7bfc3d17
#define regBIFPLR6_1_LANE_5_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR6_1_LANE_6_MARGINING_LANE_CNTL                                                         0x3fff7bfc3d18
#define regBIFPLR6_1_LANE_6_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR6_1_LANE_6_MARGINING_LANE_STATUS                                                       0x3fff7bfc3d18
#define regBIFPLR6_1_LANE_6_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR6_1_LANE_7_MARGINING_LANE_CNTL                                                         0x3fff7bfc3d19
#define regBIFPLR6_1_LANE_7_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR6_1_LANE_7_MARGINING_LANE_STATUS                                                       0x3fff7bfc3d19
#define regBIFPLR6_1_LANE_7_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR6_1_LANE_8_MARGINING_LANE_CNTL                                                         0x3fff7bfc3d1a
#define regBIFPLR6_1_LANE_8_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR6_1_LANE_8_MARGINING_LANE_STATUS                                                       0x3fff7bfc3d1a
#define regBIFPLR6_1_LANE_8_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR6_1_LANE_9_MARGINING_LANE_CNTL                                                         0x3fff7bfc3d1b
#define regBIFPLR6_1_LANE_9_MARGINING_LANE_CNTL_BASE_IDX                                                5
#define regBIFPLR6_1_LANE_9_MARGINING_LANE_STATUS                                                       0x3fff7bfc3d1b
#define regBIFPLR6_1_LANE_9_MARGINING_LANE_STATUS_BASE_IDX                                              5
#define regBIFPLR6_1_LANE_10_MARGINING_LANE_CNTL                                                        0x3fff7bfc3d1c
#define regBIFPLR6_1_LANE_10_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR6_1_LANE_10_MARGINING_LANE_STATUS                                                      0x3fff7bfc3d1c
#define regBIFPLR6_1_LANE_10_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR6_1_LANE_11_MARGINING_LANE_CNTL                                                        0x3fff7bfc3d1d
#define regBIFPLR6_1_LANE_11_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR6_1_LANE_11_MARGINING_LANE_STATUS                                                      0x3fff7bfc3d1d
#define regBIFPLR6_1_LANE_11_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR6_1_LANE_12_MARGINING_LANE_CNTL                                                        0x3fff7bfc3d1e
#define regBIFPLR6_1_LANE_12_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR6_1_LANE_12_MARGINING_LANE_STATUS                                                      0x3fff7bfc3d1e
#define regBIFPLR6_1_LANE_12_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR6_1_LANE_13_MARGINING_LANE_CNTL                                                        0x3fff7bfc3d1f
#define regBIFPLR6_1_LANE_13_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR6_1_LANE_13_MARGINING_LANE_STATUS                                                      0x3fff7bfc3d1f
#define regBIFPLR6_1_LANE_13_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR6_1_LANE_14_MARGINING_LANE_CNTL                                                        0x3fff7bfc3d20
#define regBIFPLR6_1_LANE_14_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR6_1_LANE_14_MARGINING_LANE_STATUS                                                      0x3fff7bfc3d20
#define regBIFPLR6_1_LANE_14_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR6_1_LANE_15_MARGINING_LANE_CNTL                                                        0x3fff7bfc3d21
#define regBIFPLR6_1_LANE_15_MARGINING_LANE_CNTL_BASE_IDX                                               5
#define regBIFPLR6_1_LANE_15_MARGINING_LANE_STATUS                                                      0x3fff7bfc3d21
#define regBIFPLR6_1_LANE_15_MARGINING_LANE_STATUS_BASE_IDX                                             5
#define regBIFPLR6_1_PCIE_CCIX_CAP_LIST                                                                 0x3fff7bfc3d22
#define regBIFPLR6_1_PCIE_CCIX_CAP_LIST_BASE_IDX                                                        5
#define regBIFPLR6_1_PCIE_CCIX_HEADER_1                                                                 0x3fff7bfc3d23
#define regBIFPLR6_1_PCIE_CCIX_HEADER_1_BASE_IDX                                                        5
#define regBIFPLR6_1_PCIE_CCIX_HEADER_2                                                                 0x3fff7bfc3d24
#define regBIFPLR6_1_PCIE_CCIX_HEADER_2_BASE_IDX                                                        5
#define regBIFPLR6_1_PCIE_CCIX_CAP                                                                      0x3fff7bfc3d24
#define regBIFPLR6_1_PCIE_CCIX_CAP_BASE_IDX                                                             5
#define regBIFPLR6_1_PCIE_CCIX_ESM_REQD_CAP                                                             0x3fff7bfc3d25
#define regBIFPLR6_1_PCIE_CCIX_ESM_REQD_CAP_BASE_IDX                                                    5
#define regBIFPLR6_1_PCIE_CCIX_ESM_OPTL_CAP                                                             0x3fff7bfc3d26
#define regBIFPLR6_1_PCIE_CCIX_ESM_OPTL_CAP_BASE_IDX                                                    5
#define regBIFPLR6_1_PCIE_CCIX_ESM_STATUS                                                               0x3fff7bfc3d27
#define regBIFPLR6_1_PCIE_CCIX_ESM_STATUS_BASE_IDX                                                      5
#define regBIFPLR6_1_PCIE_CCIX_ESM_CNTL                                                                 0x3fff7bfc3d28
#define regBIFPLR6_1_PCIE_CCIX_ESM_CNTL_BASE_IDX                                                        5
#define regBIFPLR6_1_ESM_LANE_0_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc3d29
#define regBIFPLR6_1_ESM_LANE_0_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR6_1_ESM_LANE_1_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc3d29
#define regBIFPLR6_1_ESM_LANE_1_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR6_1_ESM_LANE_2_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc3d29
#define regBIFPLR6_1_ESM_LANE_2_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR6_1_ESM_LANE_3_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc3d29
#define regBIFPLR6_1_ESM_LANE_3_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR6_1_ESM_LANE_4_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc3d2a
#define regBIFPLR6_1_ESM_LANE_4_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR6_1_ESM_LANE_5_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc3d2a
#define regBIFPLR6_1_ESM_LANE_5_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR6_1_ESM_LANE_6_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc3d2a
#define regBIFPLR6_1_ESM_LANE_6_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR6_1_ESM_LANE_7_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc3d2a
#define regBIFPLR6_1_ESM_LANE_7_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR6_1_ESM_LANE_8_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc3d2b
#define regBIFPLR6_1_ESM_LANE_8_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR6_1_ESM_LANE_9_EQUALIZATION_CNTL_20GT                                                  0x3fff7bfc3d2b
#define regBIFPLR6_1_ESM_LANE_9_EQUALIZATION_CNTL_20GT_BASE_IDX                                         5
#define regBIFPLR6_1_ESM_LANE_10_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc3d2b
#define regBIFPLR6_1_ESM_LANE_10_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR6_1_ESM_LANE_11_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc3d2b
#define regBIFPLR6_1_ESM_LANE_11_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR6_1_ESM_LANE_12_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc3d2c
#define regBIFPLR6_1_ESM_LANE_12_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR6_1_ESM_LANE_13_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc3d2c
#define regBIFPLR6_1_ESM_LANE_13_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR6_1_ESM_LANE_14_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc3d2c
#define regBIFPLR6_1_ESM_LANE_14_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR6_1_ESM_LANE_15_EQUALIZATION_CNTL_20GT                                                 0x3fff7bfc3d2c
#define regBIFPLR6_1_ESM_LANE_15_EQUALIZATION_CNTL_20GT_BASE_IDX                                        5
#define regBIFPLR6_1_ESM_LANE_0_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc3d2d
#define regBIFPLR6_1_ESM_LANE_0_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR6_1_ESM_LANE_1_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc3d2d
#define regBIFPLR6_1_ESM_LANE_1_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR6_1_ESM_LANE_2_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc3d2d
#define regBIFPLR6_1_ESM_LANE_2_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR6_1_ESM_LANE_3_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc3d2d
#define regBIFPLR6_1_ESM_LANE_3_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR6_1_ESM_LANE_4_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc3d2e
#define regBIFPLR6_1_ESM_LANE_4_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR6_1_ESM_LANE_5_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc3d2e
#define regBIFPLR6_1_ESM_LANE_5_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR6_1_ESM_LANE_6_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc3d2e
#define regBIFPLR6_1_ESM_LANE_6_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR6_1_ESM_LANE_7_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc3d2e
#define regBIFPLR6_1_ESM_LANE_7_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR6_1_ESM_LANE_8_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc3d2f
#define regBIFPLR6_1_ESM_LANE_8_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR6_1_ESM_LANE_9_EQUALIZATION_CNTL_25GT                                                  0x3fff7bfc3d2f
#define regBIFPLR6_1_ESM_LANE_9_EQUALIZATION_CNTL_25GT_BASE_IDX                                         5
#define regBIFPLR6_1_ESM_LANE_10_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc3d2f
#define regBIFPLR6_1_ESM_LANE_10_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR6_1_ESM_LANE_11_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc3d2f
#define regBIFPLR6_1_ESM_LANE_11_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR6_1_ESM_LANE_12_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc3d30
#define regBIFPLR6_1_ESM_LANE_12_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR6_1_ESM_LANE_13_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc3d30
#define regBIFPLR6_1_ESM_LANE_13_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR6_1_ESM_LANE_14_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc3d30
#define regBIFPLR6_1_ESM_LANE_14_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR6_1_ESM_LANE_15_EQUALIZATION_CNTL_25GT                                                 0x3fff7bfc3d30
#define regBIFPLR6_1_ESM_LANE_15_EQUALIZATION_CNTL_25GT_BASE_IDX                                        5
#define regBIFPLR6_1_PCIE_CCIX_TRANS_CAP                                                                0x3fff7bfc3d31
#define regBIFPLR6_1_PCIE_CCIX_TRANS_CAP_BASE_IDX                                                       5
#define regBIFPLR6_1_PCIE_CCIX_TRANS_CNTL                                                               0x3fff7bfc3d32
#define regBIFPLR6_1_PCIE_CCIX_TRANS_CNTL_BASE_IDX                                                      5


// addressBlock: nbio_nbif0_bif_cfg_dev0_rc_bifcfgdecp
// base address: 0xfffe00041000
#define regBIF_CFG_DEV0_RC1_VENDOR_ID                                                                   0x3fff7bfd0400
#define regBIF_CFG_DEV0_RC1_VENDOR_ID_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_RC1_DEVICE_ID                                                                   0x3fff7bfd0400
#define regBIF_CFG_DEV0_RC1_DEVICE_ID_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_RC1_COMMAND                                                                     0x3fff7bfd0401
#define regBIF_CFG_DEV0_RC1_COMMAND_BASE_IDX                                                            5
#define regBIF_CFG_DEV0_RC1_STATUS                                                                      0x3fff7bfd0401
#define regBIF_CFG_DEV0_RC1_STATUS_BASE_IDX                                                             5
#define regBIF_CFG_DEV0_RC1_REVISION_ID                                                                 0x3fff7bfd0402
#define regBIF_CFG_DEV0_RC1_REVISION_ID_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_RC1_PROG_INTERFACE                                                              0x3fff7bfd0402
#define regBIF_CFG_DEV0_RC1_PROG_INTERFACE_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_RC1_SUB_CLASS                                                                   0x3fff7bfd0402
#define regBIF_CFG_DEV0_RC1_SUB_CLASS_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_RC1_BASE_CLASS                                                                  0x3fff7bfd0402
#define regBIF_CFG_DEV0_RC1_BASE_CLASS_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_RC1_CACHE_LINE                                                                  0x3fff7bfd0403
#define regBIF_CFG_DEV0_RC1_CACHE_LINE_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_RC1_LATENCY                                                                     0x3fff7bfd0403
#define regBIF_CFG_DEV0_RC1_LATENCY_BASE_IDX                                                            5
#define regBIF_CFG_DEV0_RC1_HEADER                                                                      0x3fff7bfd0403
#define regBIF_CFG_DEV0_RC1_HEADER_BASE_IDX                                                             5
#define regBIF_CFG_DEV0_RC1_BIST                                                                        0x3fff7bfd0403
#define regBIF_CFG_DEV0_RC1_BIST_BASE_IDX                                                               5
#define regBIF_CFG_DEV0_RC1_BASE_ADDR_1                                                                 0x3fff7bfd0404
#define regBIF_CFG_DEV0_RC1_BASE_ADDR_1_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_RC1_BASE_ADDR_2                                                                 0x3fff7bfd0405
#define regBIF_CFG_DEV0_RC1_BASE_ADDR_2_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_RC1_SUB_BUS_NUMBER_LATENCY                                                      0x3fff7bfd0406
#define regBIF_CFG_DEV0_RC1_SUB_BUS_NUMBER_LATENCY_BASE_IDX                                             5
#define regBIF_CFG_DEV0_RC1_IO_BASE_LIMIT                                                               0x3fff7bfd0407
#define regBIF_CFG_DEV0_RC1_IO_BASE_LIMIT_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_RC1_SECONDARY_STATUS                                                            0x3fff7bfd0407
#define regBIF_CFG_DEV0_RC1_SECONDARY_STATUS_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_RC1_MEM_BASE_LIMIT                                                              0x3fff7bfd0408
#define regBIF_CFG_DEV0_RC1_MEM_BASE_LIMIT_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_RC1_PREF_BASE_LIMIT                                                             0x3fff7bfd0409
#define regBIF_CFG_DEV0_RC1_PREF_BASE_LIMIT_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_RC1_PREF_BASE_UPPER                                                             0x3fff7bfd040a
#define regBIF_CFG_DEV0_RC1_PREF_BASE_UPPER_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_RC1_PREF_LIMIT_UPPER                                                            0x3fff7bfd040b
#define regBIF_CFG_DEV0_RC1_PREF_LIMIT_UPPER_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_RC1_IO_BASE_LIMIT_HI                                                            0x3fff7bfd040c
#define regBIF_CFG_DEV0_RC1_IO_BASE_LIMIT_HI_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_RC1_CAP_PTR                                                                     0x3fff7bfd040d
#define regBIF_CFG_DEV0_RC1_CAP_PTR_BASE_IDX                                                            5
#define regBIF_CFG_DEV0_RC1_ROM_BASE_ADDR                                                               0x3fff7bfd040e
#define regBIF_CFG_DEV0_RC1_ROM_BASE_ADDR_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_RC1_INTERRUPT_LINE                                                              0x3fff7bfd040f
#define regBIF_CFG_DEV0_RC1_INTERRUPT_LINE_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_RC1_INTERRUPT_PIN                                                               0x3fff7bfd040f
#define regBIF_CFG_DEV0_RC1_INTERRUPT_PIN_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_RC1_IRQ_BRIDGE_CNTL                                                             0x3fff7bfd040f
#define regBIF_CFG_DEV0_RC1_IRQ_BRIDGE_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_RC1_EXT_BRIDGE_CNTL                                                             0x3fff7bfd0410
#define regBIF_CFG_DEV0_RC1_EXT_BRIDGE_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_RC1_PMI_CAP_LIST                                                                0x3fff7bfd0414
#define regBIF_CFG_DEV0_RC1_PMI_CAP_LIST_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_RC1_PMI_CAP                                                                     0x3fff7bfd0414
#define regBIF_CFG_DEV0_RC1_PMI_CAP_BASE_IDX                                                            5
#define regBIF_CFG_DEV0_RC1_PMI_STATUS_CNTL                                                             0x3fff7bfd0415
#define regBIF_CFG_DEV0_RC1_PMI_STATUS_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_RC1_PCIE_CAP_LIST                                                               0x3fff7bfd0416
#define regBIF_CFG_DEV0_RC1_PCIE_CAP_LIST_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_RC1_PCIE_CAP                                                                    0x3fff7bfd0416
#define regBIF_CFG_DEV0_RC1_PCIE_CAP_BASE_IDX                                                           5
#define regBIF_CFG_DEV0_RC1_DEVICE_CAP                                                                  0x3fff7bfd0417
#define regBIF_CFG_DEV0_RC1_DEVICE_CAP_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_RC1_DEVICE_CNTL                                                                 0x3fff7bfd0418
#define regBIF_CFG_DEV0_RC1_DEVICE_CNTL_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_RC1_DEVICE_STATUS                                                               0x3fff7bfd0418
#define regBIF_CFG_DEV0_RC1_DEVICE_STATUS_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_RC1_LINK_CAP                                                                    0x3fff7bfd0419
#define regBIF_CFG_DEV0_RC1_LINK_CAP_BASE_IDX                                                           5
#define regBIF_CFG_DEV0_RC1_LINK_CNTL                                                                   0x3fff7bfd041a
#define regBIF_CFG_DEV0_RC1_LINK_CNTL_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_RC1_LINK_STATUS                                                                 0x3fff7bfd041a
#define regBIF_CFG_DEV0_RC1_LINK_STATUS_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_RC1_SLOT_CAP                                                                    0x3fff7bfd041b
#define regBIF_CFG_DEV0_RC1_SLOT_CAP_BASE_IDX                                                           5
#define regBIF_CFG_DEV0_RC1_SLOT_CNTL                                                                   0x3fff7bfd041c
#define regBIF_CFG_DEV0_RC1_SLOT_CNTL_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_RC1_SLOT_STATUS                                                                 0x3fff7bfd041c
#define regBIF_CFG_DEV0_RC1_SLOT_STATUS_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_RC1_ROOT_CNTL                                                                   0x3fff7bfd041d
#define regBIF_CFG_DEV0_RC1_ROOT_CNTL_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_RC1_ROOT_CAP                                                                    0x3fff7bfd041d
#define regBIF_CFG_DEV0_RC1_ROOT_CAP_BASE_IDX                                                           5
#define regBIF_CFG_DEV0_RC1_ROOT_STATUS                                                                 0x3fff7bfd041e
#define regBIF_CFG_DEV0_RC1_ROOT_STATUS_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_RC1_DEVICE_CAP2                                                                 0x3fff7bfd041f
#define regBIF_CFG_DEV0_RC1_DEVICE_CAP2_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_RC1_DEVICE_CNTL2                                                                0x3fff7bfd0420
#define regBIF_CFG_DEV0_RC1_DEVICE_CNTL2_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_RC1_DEVICE_STATUS2                                                              0x3fff7bfd0420
#define regBIF_CFG_DEV0_RC1_DEVICE_STATUS2_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_RC1_LINK_CAP2                                                                   0x3fff7bfd0421
#define regBIF_CFG_DEV0_RC1_LINK_CAP2_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_RC1_LINK_CNTL2                                                                  0x3fff7bfd0422
#define regBIF_CFG_DEV0_RC1_LINK_CNTL2_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_RC1_LINK_STATUS2                                                                0x3fff7bfd0422
#define regBIF_CFG_DEV0_RC1_LINK_STATUS2_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_RC1_SLOT_CAP2                                                                   0x3fff7bfd0423
#define regBIF_CFG_DEV0_RC1_SLOT_CAP2_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_RC1_SLOT_CNTL2                                                                  0x3fff7bfd0424
#define regBIF_CFG_DEV0_RC1_SLOT_CNTL2_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_RC1_SLOT_STATUS2                                                                0x3fff7bfd0424
#define regBIF_CFG_DEV0_RC1_SLOT_STATUS2_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_RC1_MSI_CAP_LIST                                                                0x3fff7bfd0428
#define regBIF_CFG_DEV0_RC1_MSI_CAP_LIST_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_RC1_MSI_MSG_CNTL                                                                0x3fff7bfd0428
#define regBIF_CFG_DEV0_RC1_MSI_MSG_CNTL_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_RC1_MSI_MSG_ADDR_LO                                                             0x3fff7bfd0429
#define regBIF_CFG_DEV0_RC1_MSI_MSG_ADDR_LO_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_RC1_MSI_MSG_ADDR_HI                                                             0x3fff7bfd042a
#define regBIF_CFG_DEV0_RC1_MSI_MSG_ADDR_HI_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_RC1_MSI_MSG_DATA                                                                0x3fff7bfd042a
#define regBIF_CFG_DEV0_RC1_MSI_MSG_DATA_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_RC1_MSI_EXT_MSG_DATA                                                            0x3fff7bfd042a
#define regBIF_CFG_DEV0_RC1_MSI_EXT_MSG_DATA_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_RC1_MSI_MSG_DATA_64                                                             0x3fff7bfd042b
#define regBIF_CFG_DEV0_RC1_MSI_MSG_DATA_64_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_RC1_MSI_EXT_MSG_DATA_64                                                         0x3fff7bfd042b
#define regBIF_CFG_DEV0_RC1_MSI_EXT_MSG_DATA_64_BASE_IDX                                                5
#define regBIF_CFG_DEV0_RC1_SSID_CAP_LIST                                                               0x3fff7bfd0430
#define regBIF_CFG_DEV0_RC1_SSID_CAP_LIST_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_RC1_SSID_CAP                                                                    0x3fff7bfd0431
#define regBIF_CFG_DEV0_RC1_SSID_CAP_BASE_IDX                                                           5
#define regBIF_CFG_DEV0_RC1_MSI_MAP_CAP_LIST                                                            0x3fff7bfd0432
#define regBIF_CFG_DEV0_RC1_MSI_MAP_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_RC1_MSI_MAP_CAP                                                                 0x3fff7bfd0432
#define regBIF_CFG_DEV0_RC1_MSI_MAP_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_RC1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                           0x3fff7bfd0440
#define regBIF_CFG_DEV0_RC1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                                  5
#define regBIF_CFG_DEV0_RC1_PCIE_VENDOR_SPECIFIC_HDR                                                    0x3fff7bfd0441
#define regBIF_CFG_DEV0_RC1_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                           5
#define regBIF_CFG_DEV0_RC1_PCIE_VENDOR_SPECIFIC1                                                       0x3fff7bfd0442
#define regBIF_CFG_DEV0_RC1_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                              5
#define regBIF_CFG_DEV0_RC1_PCIE_VENDOR_SPECIFIC2                                                       0x3fff7bfd0443
#define regBIF_CFG_DEV0_RC1_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                              5
#define regBIF_CFG_DEV0_RC1_PCIE_VC_ENH_CAP_LIST                                                        0x3fff7bfd0444
#define regBIF_CFG_DEV0_RC1_PCIE_VC_ENH_CAP_LIST_BASE_IDX                                               5
#define regBIF_CFG_DEV0_RC1_PCIE_PORT_VC_CAP_REG1                                                       0x3fff7bfd0445
#define regBIF_CFG_DEV0_RC1_PCIE_PORT_VC_CAP_REG1_BASE_IDX                                              5
#define regBIF_CFG_DEV0_RC1_PCIE_PORT_VC_CAP_REG2                                                       0x3fff7bfd0446
#define regBIF_CFG_DEV0_RC1_PCIE_PORT_VC_CAP_REG2_BASE_IDX                                              5
#define regBIF_CFG_DEV0_RC1_PCIE_PORT_VC_CNTL                                                           0x3fff7bfd0447
#define regBIF_CFG_DEV0_RC1_PCIE_PORT_VC_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_RC1_PCIE_PORT_VC_STATUS                                                         0x3fff7bfd0447
#define regBIF_CFG_DEV0_RC1_PCIE_PORT_VC_STATUS_BASE_IDX                                                5
#define regBIF_CFG_DEV0_RC1_PCIE_VC0_RESOURCE_CAP                                                       0x3fff7bfd0448
#define regBIF_CFG_DEV0_RC1_PCIE_VC0_RESOURCE_CAP_BASE_IDX                                              5
#define regBIF_CFG_DEV0_RC1_PCIE_VC0_RESOURCE_CNTL                                                      0x3fff7bfd0449
#define regBIF_CFG_DEV0_RC1_PCIE_VC0_RESOURCE_CNTL_BASE_IDX                                             5
#define regBIF_CFG_DEV0_RC1_PCIE_VC0_RESOURCE_STATUS                                                    0x3fff7bfd044a
#define regBIF_CFG_DEV0_RC1_PCIE_VC0_RESOURCE_STATUS_BASE_IDX                                           5
#define regBIF_CFG_DEV0_RC1_PCIE_VC1_RESOURCE_CAP                                                       0x3fff7bfd044b
#define regBIF_CFG_DEV0_RC1_PCIE_VC1_RESOURCE_CAP_BASE_IDX                                              5
#define regBIF_CFG_DEV0_RC1_PCIE_VC1_RESOURCE_CNTL                                                      0x3fff7bfd044c
#define regBIF_CFG_DEV0_RC1_PCIE_VC1_RESOURCE_CNTL_BASE_IDX                                             5
#define regBIF_CFG_DEV0_RC1_PCIE_VC1_RESOURCE_STATUS                                                    0x3fff7bfd044d
#define regBIF_CFG_DEV0_RC1_PCIE_VC1_RESOURCE_STATUS_BASE_IDX                                           5
#define regBIF_CFG_DEV0_RC1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                            0x3fff7bfd0450
#define regBIF_CFG_DEV0_RC1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX                                   5
#define regBIF_CFG_DEV0_RC1_PCIE_DEV_SERIAL_NUM_DW1                                                     0x3fff7bfd0451
#define regBIF_CFG_DEV0_RC1_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX                                            5
#define regBIF_CFG_DEV0_RC1_PCIE_DEV_SERIAL_NUM_DW2                                                     0x3fff7bfd0452
#define regBIF_CFG_DEV0_RC1_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX                                            5
#define regBIF_CFG_DEV0_RC1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                               0x3fff7bfd0454
#define regBIF_CFG_DEV0_RC1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC1_PCIE_UNCORR_ERR_STATUS                                                      0x3fff7bfd0455
#define regBIF_CFG_DEV0_RC1_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                             5
#define regBIF_CFG_DEV0_RC1_PCIE_UNCORR_ERR_MASK                                                        0x3fff7bfd0456
#define regBIF_CFG_DEV0_RC1_PCIE_UNCORR_ERR_MASK_BASE_IDX                                               5
#define regBIF_CFG_DEV0_RC1_PCIE_UNCORR_ERR_SEVERITY                                                    0x3fff7bfd0457
#define regBIF_CFG_DEV0_RC1_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                           5
#define regBIF_CFG_DEV0_RC1_PCIE_CORR_ERR_STATUS                                                        0x3fff7bfd0458
#define regBIF_CFG_DEV0_RC1_PCIE_CORR_ERR_STATUS_BASE_IDX                                               5
#define regBIF_CFG_DEV0_RC1_PCIE_CORR_ERR_MASK                                                          0x3fff7bfd0459
#define regBIF_CFG_DEV0_RC1_PCIE_CORR_ERR_MASK_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_RC1_PCIE_ADV_ERR_CAP_CNTL                                                       0x3fff7bfd045a
#define regBIF_CFG_DEV0_RC1_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                              5
#define regBIF_CFG_DEV0_RC1_PCIE_HDR_LOG0                                                               0x3fff7bfd045b
#define regBIF_CFG_DEV0_RC1_PCIE_HDR_LOG0_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_RC1_PCIE_HDR_LOG1                                                               0x3fff7bfd045c
#define regBIF_CFG_DEV0_RC1_PCIE_HDR_LOG1_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_RC1_PCIE_HDR_LOG2                                                               0x3fff7bfd045d
#define regBIF_CFG_DEV0_RC1_PCIE_HDR_LOG2_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_RC1_PCIE_HDR_LOG3                                                               0x3fff7bfd045e
#define regBIF_CFG_DEV0_RC1_PCIE_HDR_LOG3_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_RC1_PCIE_ROOT_ERR_CMD                                                           0x3fff7bfd045f
#define regBIF_CFG_DEV0_RC1_PCIE_ROOT_ERR_CMD_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_RC1_PCIE_ROOT_ERR_STATUS                                                        0x3fff7bfd0460
#define regBIF_CFG_DEV0_RC1_PCIE_ROOT_ERR_STATUS_BASE_IDX                                               5
#define regBIF_CFG_DEV0_RC1_PCIE_ERR_SRC_ID                                                             0x3fff7bfd0461
#define regBIF_CFG_DEV0_RC1_PCIE_ERR_SRC_ID_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_RC1_PCIE_TLP_PREFIX_LOG0                                                        0x3fff7bfd0462
#define regBIF_CFG_DEV0_RC1_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                               5
#define regBIF_CFG_DEV0_RC1_PCIE_TLP_PREFIX_LOG1                                                        0x3fff7bfd0463
#define regBIF_CFG_DEV0_RC1_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                               5
#define regBIF_CFG_DEV0_RC1_PCIE_TLP_PREFIX_LOG2                                                        0x3fff7bfd0464
#define regBIF_CFG_DEV0_RC1_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                               5
#define regBIF_CFG_DEV0_RC1_PCIE_TLP_PREFIX_LOG3                                                        0x3fff7bfd0465
#define regBIF_CFG_DEV0_RC1_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                               5
#define regBIF_CFG_DEV0_RC1_PCIE_SECONDARY_ENH_CAP_LIST                                                 0x3fff7bfd049c
#define regBIF_CFG_DEV0_RC1_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX                                        5
#define regBIF_CFG_DEV0_RC1_PCIE_LINK_CNTL3                                                             0x3fff7bfd049d
#define regBIF_CFG_DEV0_RC1_PCIE_LINK_CNTL3_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_RC1_PCIE_LANE_ERROR_STATUS                                                      0x3fff7bfd049e
#define regBIF_CFG_DEV0_RC1_PCIE_LANE_ERROR_STATUS_BASE_IDX                                             5
#define regBIF_CFG_DEV0_RC1_PCIE_LANE_0_EQUALIZATION_CNTL                                               0x3fff7bfd049f
#define regBIF_CFG_DEV0_RC1_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC1_PCIE_LANE_1_EQUALIZATION_CNTL                                               0x3fff7bfd049f
#define regBIF_CFG_DEV0_RC1_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC1_PCIE_LANE_2_EQUALIZATION_CNTL                                               0x3fff7bfd04a0
#define regBIF_CFG_DEV0_RC1_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC1_PCIE_LANE_3_EQUALIZATION_CNTL                                               0x3fff7bfd04a0
#define regBIF_CFG_DEV0_RC1_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC1_PCIE_LANE_4_EQUALIZATION_CNTL                                               0x3fff7bfd04a1
#define regBIF_CFG_DEV0_RC1_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC1_PCIE_LANE_5_EQUALIZATION_CNTL                                               0x3fff7bfd04a1
#define regBIF_CFG_DEV0_RC1_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC1_PCIE_LANE_6_EQUALIZATION_CNTL                                               0x3fff7bfd04a2
#define regBIF_CFG_DEV0_RC1_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC1_PCIE_LANE_7_EQUALIZATION_CNTL                                               0x3fff7bfd04a2
#define regBIF_CFG_DEV0_RC1_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC1_PCIE_LANE_8_EQUALIZATION_CNTL                                               0x3fff7bfd04a3
#define regBIF_CFG_DEV0_RC1_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC1_PCIE_LANE_9_EQUALIZATION_CNTL                                               0x3fff7bfd04a3
#define regBIF_CFG_DEV0_RC1_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC1_PCIE_LANE_10_EQUALIZATION_CNTL                                              0x3fff7bfd04a4
#define regBIF_CFG_DEV0_RC1_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV0_RC1_PCIE_LANE_11_EQUALIZATION_CNTL                                              0x3fff7bfd04a4
#define regBIF_CFG_DEV0_RC1_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV0_RC1_PCIE_LANE_12_EQUALIZATION_CNTL                                              0x3fff7bfd04a5
#define regBIF_CFG_DEV0_RC1_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV0_RC1_PCIE_LANE_13_EQUALIZATION_CNTL                                              0x3fff7bfd04a5
#define regBIF_CFG_DEV0_RC1_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV0_RC1_PCIE_LANE_14_EQUALIZATION_CNTL                                              0x3fff7bfd04a6
#define regBIF_CFG_DEV0_RC1_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV0_RC1_PCIE_LANE_15_EQUALIZATION_CNTL                                              0x3fff7bfd04a6
#define regBIF_CFG_DEV0_RC1_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV0_RC1_PCIE_ACS_ENH_CAP_LIST                                                       0x3fff7bfd04a8
#define regBIF_CFG_DEV0_RC1_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                              5
#define regBIF_CFG_DEV0_RC1_PCIE_ACS_CAP                                                                0x3fff7bfd04a9
#define regBIF_CFG_DEV0_RC1_PCIE_ACS_CAP_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_RC1_PCIE_ACS_CNTL                                                               0x3fff7bfd04a9
#define regBIF_CFG_DEV0_RC1_PCIE_ACS_CNTL_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_RC1_PCIE_DLF_ENH_CAP_LIST                                                       0x3fff7bfd0500
#define regBIF_CFG_DEV0_RC1_PCIE_DLF_ENH_CAP_LIST_BASE_IDX                                              5
#define regBIF_CFG_DEV0_RC1_DATA_LINK_FEATURE_CAP                                                       0x3fff7bfd0501
#define regBIF_CFG_DEV0_RC1_DATA_LINK_FEATURE_CAP_BASE_IDX                                              5
#define regBIF_CFG_DEV0_RC1_DATA_LINK_FEATURE_STATUS                                                    0x3fff7bfd0502
#define regBIF_CFG_DEV0_RC1_DATA_LINK_FEATURE_STATUS_BASE_IDX                                           5
#define regBIF_CFG_DEV0_RC1_PCIE_PHY_16GT_ENH_CAP_LIST                                                  0x3fff7bfd0504
#define regBIF_CFG_DEV0_RC1_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIF_CFG_DEV0_RC1_LINK_CAP_16GT                                                               0x3fff7bfd0505
#define regBIF_CFG_DEV0_RC1_LINK_CAP_16GT_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_RC1_LINK_CNTL_16GT                                                              0x3fff7bfd0506
#define regBIF_CFG_DEV0_RC1_LINK_CNTL_16GT_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_RC1_LINK_STATUS_16GT                                                            0x3fff7bfd0507
#define regBIF_CFG_DEV0_RC1_LINK_STATUS_16GT_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_RC1_LOCAL_PARITY_MISMATCH_STATUS_16GT                                           0x3fff7bfd0508
#define regBIF_CFG_DEV0_RC1_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV0_RC1_RTM1_PARITY_MISMATCH_STATUS_16GT                                            0x3fff7bfd0509
#define regBIF_CFG_DEV0_RC1_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_RC1_RTM2_PARITY_MISMATCH_STATUS_16GT                                            0x3fff7bfd050a
#define regBIF_CFG_DEV0_RC1_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_RC1_LANE_0_EQUALIZATION_CNTL_16GT                                               0x3fff7bfd050c
#define regBIF_CFG_DEV0_RC1_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC1_LANE_1_EQUALIZATION_CNTL_16GT                                               0x3fff7bfd050c
#define regBIF_CFG_DEV0_RC1_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC1_LANE_2_EQUALIZATION_CNTL_16GT                                               0x3fff7bfd050c
#define regBIF_CFG_DEV0_RC1_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC1_LANE_3_EQUALIZATION_CNTL_16GT                                               0x3fff7bfd050c
#define regBIF_CFG_DEV0_RC1_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC1_LANE_4_EQUALIZATION_CNTL_16GT                                               0x3fff7bfd050d
#define regBIF_CFG_DEV0_RC1_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC1_LANE_5_EQUALIZATION_CNTL_16GT                                               0x3fff7bfd050d
#define regBIF_CFG_DEV0_RC1_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC1_LANE_6_EQUALIZATION_CNTL_16GT                                               0x3fff7bfd050d
#define regBIF_CFG_DEV0_RC1_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC1_LANE_7_EQUALIZATION_CNTL_16GT                                               0x3fff7bfd050d
#define regBIF_CFG_DEV0_RC1_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC1_LANE_8_EQUALIZATION_CNTL_16GT                                               0x3fff7bfd050e
#define regBIF_CFG_DEV0_RC1_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC1_LANE_9_EQUALIZATION_CNTL_16GT                                               0x3fff7bfd050e
#define regBIF_CFG_DEV0_RC1_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC1_LANE_10_EQUALIZATION_CNTL_16GT                                              0x3fff7bfd050e
#define regBIF_CFG_DEV0_RC1_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
#define regBIF_CFG_DEV0_RC1_LANE_11_EQUALIZATION_CNTL_16GT                                              0x3fff7bfd050e
#define regBIF_CFG_DEV0_RC1_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
#define regBIF_CFG_DEV0_RC1_LANE_12_EQUALIZATION_CNTL_16GT                                              0x3fff7bfd050f
#define regBIF_CFG_DEV0_RC1_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
#define regBIF_CFG_DEV0_RC1_LANE_13_EQUALIZATION_CNTL_16GT                                              0x3fff7bfd050f
#define regBIF_CFG_DEV0_RC1_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
#define regBIF_CFG_DEV0_RC1_LANE_14_EQUALIZATION_CNTL_16GT                                              0x3fff7bfd050f
#define regBIF_CFG_DEV0_RC1_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
#define regBIF_CFG_DEV0_RC1_LANE_15_EQUALIZATION_CNTL_16GT                                              0x3fff7bfd050f
#define regBIF_CFG_DEV0_RC1_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
#define regBIF_CFG_DEV0_RC1_PCIE_MARGINING_ENH_CAP_LIST                                                 0x3fff7bfd0510
#define regBIF_CFG_DEV0_RC1_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX                                        5
#define regBIF_CFG_DEV0_RC1_MARGINING_PORT_CAP                                                          0x3fff7bfd0511
#define regBIF_CFG_DEV0_RC1_MARGINING_PORT_CAP_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_RC1_MARGINING_PORT_STATUS                                                       0x3fff7bfd0511
#define regBIF_CFG_DEV0_RC1_MARGINING_PORT_STATUS_BASE_IDX                                              5
#define regBIF_CFG_DEV0_RC1_LANE_0_MARGINING_LANE_CNTL                                                  0x3fff7bfd0512
#define regBIF_CFG_DEV0_RC1_LANE_0_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV0_RC1_LANE_0_MARGINING_LANE_STATUS                                                0x3fff7bfd0512
#define regBIF_CFG_DEV0_RC1_LANE_0_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV0_RC1_LANE_1_MARGINING_LANE_CNTL                                                  0x3fff7bfd0513
#define regBIF_CFG_DEV0_RC1_LANE_1_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV0_RC1_LANE_1_MARGINING_LANE_STATUS                                                0x3fff7bfd0513
#define regBIF_CFG_DEV0_RC1_LANE_1_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV0_RC1_LANE_2_MARGINING_LANE_CNTL                                                  0x3fff7bfd0514
#define regBIF_CFG_DEV0_RC1_LANE_2_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV0_RC1_LANE_2_MARGINING_LANE_STATUS                                                0x3fff7bfd0514
#define regBIF_CFG_DEV0_RC1_LANE_2_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV0_RC1_LANE_3_MARGINING_LANE_CNTL                                                  0x3fff7bfd0515
#define regBIF_CFG_DEV0_RC1_LANE_3_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV0_RC1_LANE_3_MARGINING_LANE_STATUS                                                0x3fff7bfd0515
#define regBIF_CFG_DEV0_RC1_LANE_3_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV0_RC1_LANE_4_MARGINING_LANE_CNTL                                                  0x3fff7bfd0516
#define regBIF_CFG_DEV0_RC1_LANE_4_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV0_RC1_LANE_4_MARGINING_LANE_STATUS                                                0x3fff7bfd0516
#define regBIF_CFG_DEV0_RC1_LANE_4_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV0_RC1_LANE_5_MARGINING_LANE_CNTL                                                  0x3fff7bfd0517
#define regBIF_CFG_DEV0_RC1_LANE_5_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV0_RC1_LANE_5_MARGINING_LANE_STATUS                                                0x3fff7bfd0517
#define regBIF_CFG_DEV0_RC1_LANE_5_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV0_RC1_LANE_6_MARGINING_LANE_CNTL                                                  0x3fff7bfd0518
#define regBIF_CFG_DEV0_RC1_LANE_6_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV0_RC1_LANE_6_MARGINING_LANE_STATUS                                                0x3fff7bfd0518
#define regBIF_CFG_DEV0_RC1_LANE_6_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV0_RC1_LANE_7_MARGINING_LANE_CNTL                                                  0x3fff7bfd0519
#define regBIF_CFG_DEV0_RC1_LANE_7_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV0_RC1_LANE_7_MARGINING_LANE_STATUS                                                0x3fff7bfd0519
#define regBIF_CFG_DEV0_RC1_LANE_7_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV0_RC1_LANE_8_MARGINING_LANE_CNTL                                                  0x3fff7bfd051a
#define regBIF_CFG_DEV0_RC1_LANE_8_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV0_RC1_LANE_8_MARGINING_LANE_STATUS                                                0x3fff7bfd051a
#define regBIF_CFG_DEV0_RC1_LANE_8_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV0_RC1_LANE_9_MARGINING_LANE_CNTL                                                  0x3fff7bfd051b
#define regBIF_CFG_DEV0_RC1_LANE_9_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV0_RC1_LANE_9_MARGINING_LANE_STATUS                                                0x3fff7bfd051b
#define regBIF_CFG_DEV0_RC1_LANE_9_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV0_RC1_LANE_10_MARGINING_LANE_CNTL                                                 0x3fff7bfd051c
#define regBIF_CFG_DEV0_RC1_LANE_10_MARGINING_LANE_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV0_RC1_LANE_10_MARGINING_LANE_STATUS                                               0x3fff7bfd051c
#define regBIF_CFG_DEV0_RC1_LANE_10_MARGINING_LANE_STATUS_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC1_LANE_11_MARGINING_LANE_CNTL                                                 0x3fff7bfd051d
#define regBIF_CFG_DEV0_RC1_LANE_11_MARGINING_LANE_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV0_RC1_LANE_11_MARGINING_LANE_STATUS                                               0x3fff7bfd051d
#define regBIF_CFG_DEV0_RC1_LANE_11_MARGINING_LANE_STATUS_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC1_LANE_12_MARGINING_LANE_CNTL                                                 0x3fff7bfd051e
#define regBIF_CFG_DEV0_RC1_LANE_12_MARGINING_LANE_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV0_RC1_LANE_12_MARGINING_LANE_STATUS                                               0x3fff7bfd051e
#define regBIF_CFG_DEV0_RC1_LANE_12_MARGINING_LANE_STATUS_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC1_LANE_13_MARGINING_LANE_CNTL                                                 0x3fff7bfd051f
#define regBIF_CFG_DEV0_RC1_LANE_13_MARGINING_LANE_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV0_RC1_LANE_13_MARGINING_LANE_STATUS                                               0x3fff7bfd051f
#define regBIF_CFG_DEV0_RC1_LANE_13_MARGINING_LANE_STATUS_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC1_LANE_14_MARGINING_LANE_CNTL                                                 0x3fff7bfd0520
#define regBIF_CFG_DEV0_RC1_LANE_14_MARGINING_LANE_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV0_RC1_LANE_14_MARGINING_LANE_STATUS                                               0x3fff7bfd0520
#define regBIF_CFG_DEV0_RC1_LANE_14_MARGINING_LANE_STATUS_BASE_IDX                                      5
#define regBIF_CFG_DEV0_RC1_LANE_15_MARGINING_LANE_CNTL                                                 0x3fff7bfd0521
#define regBIF_CFG_DEV0_RC1_LANE_15_MARGINING_LANE_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV0_RC1_LANE_15_MARGINING_LANE_STATUS                                               0x3fff7bfd0521
#define regBIF_CFG_DEV0_RC1_LANE_15_MARGINING_LANE_STATUS_BASE_IDX                                      5


// addressBlock: nbio_nbif0_bif_cfg_dev1_rc_bifcfgdecp
// base address: 0xfffe00042000
#define regBIF_CFG_DEV1_RC1_VENDOR_ID                                                                   0x3fff7bfd0800
#define regBIF_CFG_DEV1_RC1_VENDOR_ID_BASE_IDX                                                          5
#define regBIF_CFG_DEV1_RC1_DEVICE_ID                                                                   0x3fff7bfd0800
#define regBIF_CFG_DEV1_RC1_DEVICE_ID_BASE_IDX                                                          5
#define regBIF_CFG_DEV1_RC1_COMMAND                                                                     0x3fff7bfd0801
#define regBIF_CFG_DEV1_RC1_COMMAND_BASE_IDX                                                            5
#define regBIF_CFG_DEV1_RC1_STATUS                                                                      0x3fff7bfd0801
#define regBIF_CFG_DEV1_RC1_STATUS_BASE_IDX                                                             5
#define regBIF_CFG_DEV1_RC1_REVISION_ID                                                                 0x3fff7bfd0802
#define regBIF_CFG_DEV1_RC1_REVISION_ID_BASE_IDX                                                        5
#define regBIF_CFG_DEV1_RC1_PROG_INTERFACE                                                              0x3fff7bfd0802
#define regBIF_CFG_DEV1_RC1_PROG_INTERFACE_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_RC1_SUB_CLASS                                                                   0x3fff7bfd0802
#define regBIF_CFG_DEV1_RC1_SUB_CLASS_BASE_IDX                                                          5
#define regBIF_CFG_DEV1_RC1_BASE_CLASS                                                                  0x3fff7bfd0802
#define regBIF_CFG_DEV1_RC1_BASE_CLASS_BASE_IDX                                                         5
#define regBIF_CFG_DEV1_RC1_CACHE_LINE                                                                  0x3fff7bfd0803
#define regBIF_CFG_DEV1_RC1_CACHE_LINE_BASE_IDX                                                         5
#define regBIF_CFG_DEV1_RC1_LATENCY                                                                     0x3fff7bfd0803
#define regBIF_CFG_DEV1_RC1_LATENCY_BASE_IDX                                                            5
#define regBIF_CFG_DEV1_RC1_HEADER                                                                      0x3fff7bfd0803
#define regBIF_CFG_DEV1_RC1_HEADER_BASE_IDX                                                             5
#define regBIF_CFG_DEV1_RC1_BIST                                                                        0x3fff7bfd0803
#define regBIF_CFG_DEV1_RC1_BIST_BASE_IDX                                                               5
#define regBIF_CFG_DEV1_RC1_BASE_ADDR_1                                                                 0x3fff7bfd0804
#define regBIF_CFG_DEV1_RC1_BASE_ADDR_1_BASE_IDX                                                        5
#define regBIF_CFG_DEV1_RC1_BASE_ADDR_2                                                                 0x3fff7bfd0805
#define regBIF_CFG_DEV1_RC1_BASE_ADDR_2_BASE_IDX                                                        5
#define regBIF_CFG_DEV1_RC1_SUB_BUS_NUMBER_LATENCY                                                      0x3fff7bfd0806
#define regBIF_CFG_DEV1_RC1_SUB_BUS_NUMBER_LATENCY_BASE_IDX                                             5
#define regBIF_CFG_DEV1_RC1_IO_BASE_LIMIT                                                               0x3fff7bfd0807
#define regBIF_CFG_DEV1_RC1_IO_BASE_LIMIT_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_RC1_SECONDARY_STATUS                                                            0x3fff7bfd0807
#define regBIF_CFG_DEV1_RC1_SECONDARY_STATUS_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_RC1_MEM_BASE_LIMIT                                                              0x3fff7bfd0808
#define regBIF_CFG_DEV1_RC1_MEM_BASE_LIMIT_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_RC1_PREF_BASE_LIMIT                                                             0x3fff7bfd0809
#define regBIF_CFG_DEV1_RC1_PREF_BASE_LIMIT_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_RC1_PREF_BASE_UPPER                                                             0x3fff7bfd080a
#define regBIF_CFG_DEV1_RC1_PREF_BASE_UPPER_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_RC1_PREF_LIMIT_UPPER                                                            0x3fff7bfd080b
#define regBIF_CFG_DEV1_RC1_PREF_LIMIT_UPPER_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_RC1_IO_BASE_LIMIT_HI                                                            0x3fff7bfd080c
#define regBIF_CFG_DEV1_RC1_IO_BASE_LIMIT_HI_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_RC1_CAP_PTR                                                                     0x3fff7bfd080d
#define regBIF_CFG_DEV1_RC1_CAP_PTR_BASE_IDX                                                            5
#define regBIF_CFG_DEV1_RC1_ROM_BASE_ADDR                                                               0x3fff7bfd080e
#define regBIF_CFG_DEV1_RC1_ROM_BASE_ADDR_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_RC1_INTERRUPT_LINE                                                              0x3fff7bfd080f
#define regBIF_CFG_DEV1_RC1_INTERRUPT_LINE_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_RC1_INTERRUPT_PIN                                                               0x3fff7bfd080f
#define regBIF_CFG_DEV1_RC1_INTERRUPT_PIN_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_RC1_IRQ_BRIDGE_CNTL                                                             0x3fff7bfd080f
#define regBIF_CFG_DEV1_RC1_IRQ_BRIDGE_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_RC1_EXT_BRIDGE_CNTL                                                             0x3fff7bfd0810
#define regBIF_CFG_DEV1_RC1_EXT_BRIDGE_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_RC1_PMI_CAP_LIST                                                                0x3fff7bfd0814
#define regBIF_CFG_DEV1_RC1_PMI_CAP_LIST_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_RC1_PMI_CAP                                                                     0x3fff7bfd0814
#define regBIF_CFG_DEV1_RC1_PMI_CAP_BASE_IDX                                                            5
#define regBIF_CFG_DEV1_RC1_PMI_STATUS_CNTL                                                             0x3fff7bfd0815
#define regBIF_CFG_DEV1_RC1_PMI_STATUS_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_RC1_PCIE_CAP_LIST                                                               0x3fff7bfd0816
#define regBIF_CFG_DEV1_RC1_PCIE_CAP_LIST_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_RC1_PCIE_CAP                                                                    0x3fff7bfd0816
#define regBIF_CFG_DEV1_RC1_PCIE_CAP_BASE_IDX                                                           5
#define regBIF_CFG_DEV1_RC1_DEVICE_CAP                                                                  0x3fff7bfd0817
#define regBIF_CFG_DEV1_RC1_DEVICE_CAP_BASE_IDX                                                         5
#define regBIF_CFG_DEV1_RC1_DEVICE_CNTL                                                                 0x3fff7bfd0818
#define regBIF_CFG_DEV1_RC1_DEVICE_CNTL_BASE_IDX                                                        5
#define regBIF_CFG_DEV1_RC1_DEVICE_STATUS                                                               0x3fff7bfd0818
#define regBIF_CFG_DEV1_RC1_DEVICE_STATUS_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_RC1_LINK_CAP                                                                    0x3fff7bfd0819
#define regBIF_CFG_DEV1_RC1_LINK_CAP_BASE_IDX                                                           5
#define regBIF_CFG_DEV1_RC1_LINK_CNTL                                                                   0x3fff7bfd081a
#define regBIF_CFG_DEV1_RC1_LINK_CNTL_BASE_IDX                                                          5
#define regBIF_CFG_DEV1_RC1_LINK_STATUS                                                                 0x3fff7bfd081a
#define regBIF_CFG_DEV1_RC1_LINK_STATUS_BASE_IDX                                                        5
#define regBIF_CFG_DEV1_RC1_SLOT_CAP                                                                    0x3fff7bfd081b
#define regBIF_CFG_DEV1_RC1_SLOT_CAP_BASE_IDX                                                           5
#define regBIF_CFG_DEV1_RC1_SLOT_CNTL                                                                   0x3fff7bfd081c
#define regBIF_CFG_DEV1_RC1_SLOT_CNTL_BASE_IDX                                                          5
#define regBIF_CFG_DEV1_RC1_SLOT_STATUS                                                                 0x3fff7bfd081c
#define regBIF_CFG_DEV1_RC1_SLOT_STATUS_BASE_IDX                                                        5
#define regBIF_CFG_DEV1_RC1_ROOT_CNTL                                                                   0x3fff7bfd081d
#define regBIF_CFG_DEV1_RC1_ROOT_CNTL_BASE_IDX                                                          5
#define regBIF_CFG_DEV1_RC1_ROOT_CAP                                                                    0x3fff7bfd081d
#define regBIF_CFG_DEV1_RC1_ROOT_CAP_BASE_IDX                                                           5
#define regBIF_CFG_DEV1_RC1_ROOT_STATUS                                                                 0x3fff7bfd081e
#define regBIF_CFG_DEV1_RC1_ROOT_STATUS_BASE_IDX                                                        5
#define regBIF_CFG_DEV1_RC1_DEVICE_CAP2                                                                 0x3fff7bfd081f
#define regBIF_CFG_DEV1_RC1_DEVICE_CAP2_BASE_IDX                                                        5
#define regBIF_CFG_DEV1_RC1_DEVICE_CNTL2                                                                0x3fff7bfd0820
#define regBIF_CFG_DEV1_RC1_DEVICE_CNTL2_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_RC1_DEVICE_STATUS2                                                              0x3fff7bfd0820
#define regBIF_CFG_DEV1_RC1_DEVICE_STATUS2_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_RC1_LINK_CAP2                                                                   0x3fff7bfd0821
#define regBIF_CFG_DEV1_RC1_LINK_CAP2_BASE_IDX                                                          5
#define regBIF_CFG_DEV1_RC1_LINK_CNTL2                                                                  0x3fff7bfd0822
#define regBIF_CFG_DEV1_RC1_LINK_CNTL2_BASE_IDX                                                         5
#define regBIF_CFG_DEV1_RC1_LINK_STATUS2                                                                0x3fff7bfd0822
#define regBIF_CFG_DEV1_RC1_LINK_STATUS2_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_RC1_SLOT_CAP2                                                                   0x3fff7bfd0823
#define regBIF_CFG_DEV1_RC1_SLOT_CAP2_BASE_IDX                                                          5
#define regBIF_CFG_DEV1_RC1_SLOT_CNTL2                                                                  0x3fff7bfd0824
#define regBIF_CFG_DEV1_RC1_SLOT_CNTL2_BASE_IDX                                                         5
#define regBIF_CFG_DEV1_RC1_SLOT_STATUS2                                                                0x3fff7bfd0824
#define regBIF_CFG_DEV1_RC1_SLOT_STATUS2_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_RC1_MSI_CAP_LIST                                                                0x3fff7bfd0828
#define regBIF_CFG_DEV1_RC1_MSI_CAP_LIST_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_RC1_MSI_MSG_CNTL                                                                0x3fff7bfd0828
#define regBIF_CFG_DEV1_RC1_MSI_MSG_CNTL_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_RC1_MSI_MSG_ADDR_LO                                                             0x3fff7bfd0829
#define regBIF_CFG_DEV1_RC1_MSI_MSG_ADDR_LO_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_RC1_MSI_MSG_ADDR_HI                                                             0x3fff7bfd082a
#define regBIF_CFG_DEV1_RC1_MSI_MSG_ADDR_HI_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_RC1_MSI_MSG_DATA                                                                0x3fff7bfd082a
#define regBIF_CFG_DEV1_RC1_MSI_MSG_DATA_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_RC1_MSI_EXT_MSG_DATA                                                            0x3fff7bfd082a
#define regBIF_CFG_DEV1_RC1_MSI_EXT_MSG_DATA_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_RC1_MSI_MSG_DATA_64                                                             0x3fff7bfd082b
#define regBIF_CFG_DEV1_RC1_MSI_MSG_DATA_64_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_RC1_MSI_EXT_MSG_DATA_64                                                         0x3fff7bfd082b
#define regBIF_CFG_DEV1_RC1_MSI_EXT_MSG_DATA_64_BASE_IDX                                                5
#define regBIF_CFG_DEV1_RC1_SSID_CAP_LIST                                                               0x3fff7bfd0830
#define regBIF_CFG_DEV1_RC1_SSID_CAP_LIST_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_RC1_SSID_CAP                                                                    0x3fff7bfd0831
#define regBIF_CFG_DEV1_RC1_SSID_CAP_BASE_IDX                                                           5
#define regBIF_CFG_DEV1_RC1_MSI_MAP_CAP_LIST                                                            0x3fff7bfd0832
#define regBIF_CFG_DEV1_RC1_MSI_MAP_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_RC1_MSI_MAP_CAP                                                                 0x3fff7bfd0832
#define regBIF_CFG_DEV1_RC1_MSI_MAP_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV1_RC1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                           0x3fff7bfd0840
#define regBIF_CFG_DEV1_RC1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                                  5
#define regBIF_CFG_DEV1_RC1_PCIE_VENDOR_SPECIFIC_HDR                                                    0x3fff7bfd0841
#define regBIF_CFG_DEV1_RC1_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                           5
#define regBIF_CFG_DEV1_RC1_PCIE_VENDOR_SPECIFIC1                                                       0x3fff7bfd0842
#define regBIF_CFG_DEV1_RC1_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                              5
#define regBIF_CFG_DEV1_RC1_PCIE_VENDOR_SPECIFIC2                                                       0x3fff7bfd0843
#define regBIF_CFG_DEV1_RC1_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                              5
#define regBIF_CFG_DEV1_RC1_PCIE_VC_ENH_CAP_LIST                                                        0x3fff7bfd0844
#define regBIF_CFG_DEV1_RC1_PCIE_VC_ENH_CAP_LIST_BASE_IDX                                               5
#define regBIF_CFG_DEV1_RC1_PCIE_PORT_VC_CAP_REG1                                                       0x3fff7bfd0845
#define regBIF_CFG_DEV1_RC1_PCIE_PORT_VC_CAP_REG1_BASE_IDX                                              5
#define regBIF_CFG_DEV1_RC1_PCIE_PORT_VC_CAP_REG2                                                       0x3fff7bfd0846
#define regBIF_CFG_DEV1_RC1_PCIE_PORT_VC_CAP_REG2_BASE_IDX                                              5
#define regBIF_CFG_DEV1_RC1_PCIE_PORT_VC_CNTL                                                           0x3fff7bfd0847
#define regBIF_CFG_DEV1_RC1_PCIE_PORT_VC_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_RC1_PCIE_PORT_VC_STATUS                                                         0x3fff7bfd0847
#define regBIF_CFG_DEV1_RC1_PCIE_PORT_VC_STATUS_BASE_IDX                                                5
#define regBIF_CFG_DEV1_RC1_PCIE_VC0_RESOURCE_CAP                                                       0x3fff7bfd0848
#define regBIF_CFG_DEV1_RC1_PCIE_VC0_RESOURCE_CAP_BASE_IDX                                              5
#define regBIF_CFG_DEV1_RC1_PCIE_VC0_RESOURCE_CNTL                                                      0x3fff7bfd0849
#define regBIF_CFG_DEV1_RC1_PCIE_VC0_RESOURCE_CNTL_BASE_IDX                                             5
#define regBIF_CFG_DEV1_RC1_PCIE_VC0_RESOURCE_STATUS                                                    0x3fff7bfd084a
#define regBIF_CFG_DEV1_RC1_PCIE_VC0_RESOURCE_STATUS_BASE_IDX                                           5
#define regBIF_CFG_DEV1_RC1_PCIE_VC1_RESOURCE_CAP                                                       0x3fff7bfd084b
#define regBIF_CFG_DEV1_RC1_PCIE_VC1_RESOURCE_CAP_BASE_IDX                                              5
#define regBIF_CFG_DEV1_RC1_PCIE_VC1_RESOURCE_CNTL                                                      0x3fff7bfd084c
#define regBIF_CFG_DEV1_RC1_PCIE_VC1_RESOURCE_CNTL_BASE_IDX                                             5
#define regBIF_CFG_DEV1_RC1_PCIE_VC1_RESOURCE_STATUS                                                    0x3fff7bfd084d
#define regBIF_CFG_DEV1_RC1_PCIE_VC1_RESOURCE_STATUS_BASE_IDX                                           5
#define regBIF_CFG_DEV1_RC1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                            0x3fff7bfd0850
#define regBIF_CFG_DEV1_RC1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX                                   5
#define regBIF_CFG_DEV1_RC1_PCIE_DEV_SERIAL_NUM_DW1                                                     0x3fff7bfd0851
#define regBIF_CFG_DEV1_RC1_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX                                            5
#define regBIF_CFG_DEV1_RC1_PCIE_DEV_SERIAL_NUM_DW2                                                     0x3fff7bfd0852
#define regBIF_CFG_DEV1_RC1_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX                                            5
#define regBIF_CFG_DEV1_RC1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                               0x3fff7bfd0854
#define regBIF_CFG_DEV1_RC1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_STATUS                                                      0x3fff7bfd0855
#define regBIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                             5
#define regBIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_MASK                                                        0x3fff7bfd0856
#define regBIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_MASK_BASE_IDX                                               5
#define regBIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_SEVERITY                                                    0x3fff7bfd0857
#define regBIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                           5
#define regBIF_CFG_DEV1_RC1_PCIE_CORR_ERR_STATUS                                                        0x3fff7bfd0858
#define regBIF_CFG_DEV1_RC1_PCIE_CORR_ERR_STATUS_BASE_IDX                                               5
#define regBIF_CFG_DEV1_RC1_PCIE_CORR_ERR_MASK                                                          0x3fff7bfd0859
#define regBIF_CFG_DEV1_RC1_PCIE_CORR_ERR_MASK_BASE_IDX                                                 5
#define regBIF_CFG_DEV1_RC1_PCIE_ADV_ERR_CAP_CNTL                                                       0x3fff7bfd085a
#define regBIF_CFG_DEV1_RC1_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                              5
#define regBIF_CFG_DEV1_RC1_PCIE_HDR_LOG0                                                               0x3fff7bfd085b
#define regBIF_CFG_DEV1_RC1_PCIE_HDR_LOG0_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_RC1_PCIE_HDR_LOG1                                                               0x3fff7bfd085c
#define regBIF_CFG_DEV1_RC1_PCIE_HDR_LOG1_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_RC1_PCIE_HDR_LOG2                                                               0x3fff7bfd085d
#define regBIF_CFG_DEV1_RC1_PCIE_HDR_LOG2_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_RC1_PCIE_HDR_LOG3                                                               0x3fff7bfd085e
#define regBIF_CFG_DEV1_RC1_PCIE_HDR_LOG3_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_RC1_PCIE_ROOT_ERR_CMD                                                           0x3fff7bfd085f
#define regBIF_CFG_DEV1_RC1_PCIE_ROOT_ERR_CMD_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_RC1_PCIE_ROOT_ERR_STATUS                                                        0x3fff7bfd0860
#define regBIF_CFG_DEV1_RC1_PCIE_ROOT_ERR_STATUS_BASE_IDX                                               5
#define regBIF_CFG_DEV1_RC1_PCIE_ERR_SRC_ID                                                             0x3fff7bfd0861
#define regBIF_CFG_DEV1_RC1_PCIE_ERR_SRC_ID_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_RC1_PCIE_TLP_PREFIX_LOG0                                                        0x3fff7bfd0862
#define regBIF_CFG_DEV1_RC1_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                               5
#define regBIF_CFG_DEV1_RC1_PCIE_TLP_PREFIX_LOG1                                                        0x3fff7bfd0863
#define regBIF_CFG_DEV1_RC1_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                               5
#define regBIF_CFG_DEV1_RC1_PCIE_TLP_PREFIX_LOG2                                                        0x3fff7bfd0864
#define regBIF_CFG_DEV1_RC1_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                               5
#define regBIF_CFG_DEV1_RC1_PCIE_TLP_PREFIX_LOG3                                                        0x3fff7bfd0865
#define regBIF_CFG_DEV1_RC1_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                               5
#define regBIF_CFG_DEV1_RC1_PCIE_SECONDARY_ENH_CAP_LIST                                                 0x3fff7bfd089c
#define regBIF_CFG_DEV1_RC1_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX                                        5
#define regBIF_CFG_DEV1_RC1_PCIE_LINK_CNTL3                                                             0x3fff7bfd089d
#define regBIF_CFG_DEV1_RC1_PCIE_LINK_CNTL3_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_RC1_PCIE_LANE_ERROR_STATUS                                                      0x3fff7bfd089e
#define regBIF_CFG_DEV1_RC1_PCIE_LANE_ERROR_STATUS_BASE_IDX                                             5
#define regBIF_CFG_DEV1_RC1_PCIE_LANE_0_EQUALIZATION_CNTL                                               0x3fff7bfd089f
#define regBIF_CFG_DEV1_RC1_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC1_PCIE_LANE_1_EQUALIZATION_CNTL                                               0x3fff7bfd089f
#define regBIF_CFG_DEV1_RC1_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC1_PCIE_LANE_2_EQUALIZATION_CNTL                                               0x3fff7bfd08a0
#define regBIF_CFG_DEV1_RC1_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC1_PCIE_LANE_3_EQUALIZATION_CNTL                                               0x3fff7bfd08a0
#define regBIF_CFG_DEV1_RC1_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC1_PCIE_LANE_4_EQUALIZATION_CNTL                                               0x3fff7bfd08a1
#define regBIF_CFG_DEV1_RC1_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC1_PCIE_LANE_5_EQUALIZATION_CNTL                                               0x3fff7bfd08a1
#define regBIF_CFG_DEV1_RC1_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC1_PCIE_LANE_6_EQUALIZATION_CNTL                                               0x3fff7bfd08a2
#define regBIF_CFG_DEV1_RC1_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC1_PCIE_LANE_7_EQUALIZATION_CNTL                                               0x3fff7bfd08a2
#define regBIF_CFG_DEV1_RC1_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC1_PCIE_LANE_8_EQUALIZATION_CNTL                                               0x3fff7bfd08a3
#define regBIF_CFG_DEV1_RC1_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC1_PCIE_LANE_9_EQUALIZATION_CNTL                                               0x3fff7bfd08a3
#define regBIF_CFG_DEV1_RC1_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC1_PCIE_LANE_10_EQUALIZATION_CNTL                                              0x3fff7bfd08a4
#define regBIF_CFG_DEV1_RC1_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV1_RC1_PCIE_LANE_11_EQUALIZATION_CNTL                                              0x3fff7bfd08a4
#define regBIF_CFG_DEV1_RC1_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV1_RC1_PCIE_LANE_12_EQUALIZATION_CNTL                                              0x3fff7bfd08a5
#define regBIF_CFG_DEV1_RC1_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV1_RC1_PCIE_LANE_13_EQUALIZATION_CNTL                                              0x3fff7bfd08a5
#define regBIF_CFG_DEV1_RC1_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV1_RC1_PCIE_LANE_14_EQUALIZATION_CNTL                                              0x3fff7bfd08a6
#define regBIF_CFG_DEV1_RC1_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV1_RC1_PCIE_LANE_15_EQUALIZATION_CNTL                                              0x3fff7bfd08a6
#define regBIF_CFG_DEV1_RC1_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV1_RC1_PCIE_ACS_ENH_CAP_LIST                                                       0x3fff7bfd08a8
#define regBIF_CFG_DEV1_RC1_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                              5
#define regBIF_CFG_DEV1_RC1_PCIE_ACS_CAP                                                                0x3fff7bfd08a9
#define regBIF_CFG_DEV1_RC1_PCIE_ACS_CAP_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_RC1_PCIE_ACS_CNTL                                                               0x3fff7bfd08a9
#define regBIF_CFG_DEV1_RC1_PCIE_ACS_CNTL_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_RC1_PCIE_DLF_ENH_CAP_LIST                                                       0x3fff7bfd0900
#define regBIF_CFG_DEV1_RC1_PCIE_DLF_ENH_CAP_LIST_BASE_IDX                                              5
#define regBIF_CFG_DEV1_RC1_DATA_LINK_FEATURE_CAP                                                       0x3fff7bfd0901
#define regBIF_CFG_DEV1_RC1_DATA_LINK_FEATURE_CAP_BASE_IDX                                              5
#define regBIF_CFG_DEV1_RC1_DATA_LINK_FEATURE_STATUS                                                    0x3fff7bfd0902
#define regBIF_CFG_DEV1_RC1_DATA_LINK_FEATURE_STATUS_BASE_IDX                                           5
#define regBIF_CFG_DEV1_RC1_PCIE_PHY_16GT_ENH_CAP_LIST                                                  0x3fff7bfd0904
#define regBIF_CFG_DEV1_RC1_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIF_CFG_DEV1_RC1_LINK_CAP_16GT                                                               0x3fff7bfd0905
#define regBIF_CFG_DEV1_RC1_LINK_CAP_16GT_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_RC1_LINK_CNTL_16GT                                                              0x3fff7bfd0906
#define regBIF_CFG_DEV1_RC1_LINK_CNTL_16GT_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_RC1_LINK_STATUS_16GT                                                            0x3fff7bfd0907
#define regBIF_CFG_DEV1_RC1_LINK_STATUS_16GT_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_RC1_LOCAL_PARITY_MISMATCH_STATUS_16GT                                           0x3fff7bfd0908
#define regBIF_CFG_DEV1_RC1_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV1_RC1_RTM1_PARITY_MISMATCH_STATUS_16GT                                            0x3fff7bfd0909
#define regBIF_CFG_DEV1_RC1_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV1_RC1_RTM2_PARITY_MISMATCH_STATUS_16GT                                            0x3fff7bfd090a
#define regBIF_CFG_DEV1_RC1_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV1_RC1_LANE_0_EQUALIZATION_CNTL_16GT                                               0x3fff7bfd090c
#define regBIF_CFG_DEV1_RC1_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC1_LANE_1_EQUALIZATION_CNTL_16GT                                               0x3fff7bfd090c
#define regBIF_CFG_DEV1_RC1_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC1_LANE_2_EQUALIZATION_CNTL_16GT                                               0x3fff7bfd090c
#define regBIF_CFG_DEV1_RC1_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC1_LANE_3_EQUALIZATION_CNTL_16GT                                               0x3fff7bfd090c
#define regBIF_CFG_DEV1_RC1_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC1_LANE_4_EQUALIZATION_CNTL_16GT                                               0x3fff7bfd090d
#define regBIF_CFG_DEV1_RC1_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC1_LANE_5_EQUALIZATION_CNTL_16GT                                               0x3fff7bfd090d
#define regBIF_CFG_DEV1_RC1_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC1_LANE_6_EQUALIZATION_CNTL_16GT                                               0x3fff7bfd090d
#define regBIF_CFG_DEV1_RC1_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC1_LANE_7_EQUALIZATION_CNTL_16GT                                               0x3fff7bfd090d
#define regBIF_CFG_DEV1_RC1_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC1_LANE_8_EQUALIZATION_CNTL_16GT                                               0x3fff7bfd090e
#define regBIF_CFG_DEV1_RC1_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC1_LANE_9_EQUALIZATION_CNTL_16GT                                               0x3fff7bfd090e
#define regBIF_CFG_DEV1_RC1_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC1_LANE_10_EQUALIZATION_CNTL_16GT                                              0x3fff7bfd090e
#define regBIF_CFG_DEV1_RC1_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
#define regBIF_CFG_DEV1_RC1_LANE_11_EQUALIZATION_CNTL_16GT                                              0x3fff7bfd090e
#define regBIF_CFG_DEV1_RC1_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
#define regBIF_CFG_DEV1_RC1_LANE_12_EQUALIZATION_CNTL_16GT                                              0x3fff7bfd090f
#define regBIF_CFG_DEV1_RC1_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
#define regBIF_CFG_DEV1_RC1_LANE_13_EQUALIZATION_CNTL_16GT                                              0x3fff7bfd090f
#define regBIF_CFG_DEV1_RC1_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
#define regBIF_CFG_DEV1_RC1_LANE_14_EQUALIZATION_CNTL_16GT                                              0x3fff7bfd090f
#define regBIF_CFG_DEV1_RC1_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
#define regBIF_CFG_DEV1_RC1_LANE_15_EQUALIZATION_CNTL_16GT                                              0x3fff7bfd090f
#define regBIF_CFG_DEV1_RC1_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
#define regBIF_CFG_DEV1_RC1_PCIE_MARGINING_ENH_CAP_LIST                                                 0x3fff7bfd0910
#define regBIF_CFG_DEV1_RC1_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX                                        5
#define regBIF_CFG_DEV1_RC1_MARGINING_PORT_CAP                                                          0x3fff7bfd0911
#define regBIF_CFG_DEV1_RC1_MARGINING_PORT_CAP_BASE_IDX                                                 5
#define regBIF_CFG_DEV1_RC1_MARGINING_PORT_STATUS                                                       0x3fff7bfd0911
#define regBIF_CFG_DEV1_RC1_MARGINING_PORT_STATUS_BASE_IDX                                              5
#define regBIF_CFG_DEV1_RC1_LANE_0_MARGINING_LANE_CNTL                                                  0x3fff7bfd0912
#define regBIF_CFG_DEV1_RC1_LANE_0_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV1_RC1_LANE_0_MARGINING_LANE_STATUS                                                0x3fff7bfd0912
#define regBIF_CFG_DEV1_RC1_LANE_0_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV1_RC1_LANE_1_MARGINING_LANE_CNTL                                                  0x3fff7bfd0913
#define regBIF_CFG_DEV1_RC1_LANE_1_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV1_RC1_LANE_1_MARGINING_LANE_STATUS                                                0x3fff7bfd0913
#define regBIF_CFG_DEV1_RC1_LANE_1_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV1_RC1_LANE_2_MARGINING_LANE_CNTL                                                  0x3fff7bfd0914
#define regBIF_CFG_DEV1_RC1_LANE_2_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV1_RC1_LANE_2_MARGINING_LANE_STATUS                                                0x3fff7bfd0914
#define regBIF_CFG_DEV1_RC1_LANE_2_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV1_RC1_LANE_3_MARGINING_LANE_CNTL                                                  0x3fff7bfd0915
#define regBIF_CFG_DEV1_RC1_LANE_3_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV1_RC1_LANE_3_MARGINING_LANE_STATUS                                                0x3fff7bfd0915
#define regBIF_CFG_DEV1_RC1_LANE_3_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV1_RC1_LANE_4_MARGINING_LANE_CNTL                                                  0x3fff7bfd0916
#define regBIF_CFG_DEV1_RC1_LANE_4_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV1_RC1_LANE_4_MARGINING_LANE_STATUS                                                0x3fff7bfd0916
#define regBIF_CFG_DEV1_RC1_LANE_4_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV1_RC1_LANE_5_MARGINING_LANE_CNTL                                                  0x3fff7bfd0917
#define regBIF_CFG_DEV1_RC1_LANE_5_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV1_RC1_LANE_5_MARGINING_LANE_STATUS                                                0x3fff7bfd0917
#define regBIF_CFG_DEV1_RC1_LANE_5_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV1_RC1_LANE_6_MARGINING_LANE_CNTL                                                  0x3fff7bfd0918
#define regBIF_CFG_DEV1_RC1_LANE_6_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV1_RC1_LANE_6_MARGINING_LANE_STATUS                                                0x3fff7bfd0918
#define regBIF_CFG_DEV1_RC1_LANE_6_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV1_RC1_LANE_7_MARGINING_LANE_CNTL                                                  0x3fff7bfd0919
#define regBIF_CFG_DEV1_RC1_LANE_7_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV1_RC1_LANE_7_MARGINING_LANE_STATUS                                                0x3fff7bfd0919
#define regBIF_CFG_DEV1_RC1_LANE_7_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV1_RC1_LANE_8_MARGINING_LANE_CNTL                                                  0x3fff7bfd091a
#define regBIF_CFG_DEV1_RC1_LANE_8_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV1_RC1_LANE_8_MARGINING_LANE_STATUS                                                0x3fff7bfd091a
#define regBIF_CFG_DEV1_RC1_LANE_8_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV1_RC1_LANE_9_MARGINING_LANE_CNTL                                                  0x3fff7bfd091b
#define regBIF_CFG_DEV1_RC1_LANE_9_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV1_RC1_LANE_9_MARGINING_LANE_STATUS                                                0x3fff7bfd091b
#define regBIF_CFG_DEV1_RC1_LANE_9_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV1_RC1_LANE_10_MARGINING_LANE_CNTL                                                 0x3fff7bfd091c
#define regBIF_CFG_DEV1_RC1_LANE_10_MARGINING_LANE_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV1_RC1_LANE_10_MARGINING_LANE_STATUS                                               0x3fff7bfd091c
#define regBIF_CFG_DEV1_RC1_LANE_10_MARGINING_LANE_STATUS_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC1_LANE_11_MARGINING_LANE_CNTL                                                 0x3fff7bfd091d
#define regBIF_CFG_DEV1_RC1_LANE_11_MARGINING_LANE_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV1_RC1_LANE_11_MARGINING_LANE_STATUS                                               0x3fff7bfd091d
#define regBIF_CFG_DEV1_RC1_LANE_11_MARGINING_LANE_STATUS_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC1_LANE_12_MARGINING_LANE_CNTL                                                 0x3fff7bfd091e
#define regBIF_CFG_DEV1_RC1_LANE_12_MARGINING_LANE_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV1_RC1_LANE_12_MARGINING_LANE_STATUS                                               0x3fff7bfd091e
#define regBIF_CFG_DEV1_RC1_LANE_12_MARGINING_LANE_STATUS_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC1_LANE_13_MARGINING_LANE_CNTL                                                 0x3fff7bfd091f
#define regBIF_CFG_DEV1_RC1_LANE_13_MARGINING_LANE_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV1_RC1_LANE_13_MARGINING_LANE_STATUS                                               0x3fff7bfd091f
#define regBIF_CFG_DEV1_RC1_LANE_13_MARGINING_LANE_STATUS_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC1_LANE_14_MARGINING_LANE_CNTL                                                 0x3fff7bfd0920
#define regBIF_CFG_DEV1_RC1_LANE_14_MARGINING_LANE_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV1_RC1_LANE_14_MARGINING_LANE_STATUS                                               0x3fff7bfd0920
#define regBIF_CFG_DEV1_RC1_LANE_14_MARGINING_LANE_STATUS_BASE_IDX                                      5
#define regBIF_CFG_DEV1_RC1_LANE_15_MARGINING_LANE_CNTL                                                 0x3fff7bfd0921
#define regBIF_CFG_DEV1_RC1_LANE_15_MARGINING_LANE_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV1_RC1_LANE_15_MARGINING_LANE_STATUS                                               0x3fff7bfd0921
#define regBIF_CFG_DEV1_RC1_LANE_15_MARGINING_LANE_STATUS_BASE_IDX                                      5


// addressBlock: nbio_nbif0_bif_cfg_dev2_rc_bifcfgdecp
// base address: 0xfffe00043000
#define regBIF_CFG_DEV2_RC1_VENDOR_ID                                                                   0x3fff7bfd0c00
#define regBIF_CFG_DEV2_RC1_VENDOR_ID_BASE_IDX                                                          5
#define regBIF_CFG_DEV2_RC1_DEVICE_ID                                                                   0x3fff7bfd0c00
#define regBIF_CFG_DEV2_RC1_DEVICE_ID_BASE_IDX                                                          5
#define regBIF_CFG_DEV2_RC1_COMMAND                                                                     0x3fff7bfd0c01
#define regBIF_CFG_DEV2_RC1_COMMAND_BASE_IDX                                                            5
#define regBIF_CFG_DEV2_RC1_STATUS                                                                      0x3fff7bfd0c01
#define regBIF_CFG_DEV2_RC1_STATUS_BASE_IDX                                                             5
#define regBIF_CFG_DEV2_RC1_REVISION_ID                                                                 0x3fff7bfd0c02
#define regBIF_CFG_DEV2_RC1_REVISION_ID_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_RC1_PROG_INTERFACE                                                              0x3fff7bfd0c02
#define regBIF_CFG_DEV2_RC1_PROG_INTERFACE_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_RC1_SUB_CLASS                                                                   0x3fff7bfd0c02
#define regBIF_CFG_DEV2_RC1_SUB_CLASS_BASE_IDX                                                          5
#define regBIF_CFG_DEV2_RC1_BASE_CLASS                                                                  0x3fff7bfd0c02
#define regBIF_CFG_DEV2_RC1_BASE_CLASS_BASE_IDX                                                         5
#define regBIF_CFG_DEV2_RC1_CACHE_LINE                                                                  0x3fff7bfd0c03
#define regBIF_CFG_DEV2_RC1_CACHE_LINE_BASE_IDX                                                         5
#define regBIF_CFG_DEV2_RC1_LATENCY                                                                     0x3fff7bfd0c03
#define regBIF_CFG_DEV2_RC1_LATENCY_BASE_IDX                                                            5
#define regBIF_CFG_DEV2_RC1_HEADER                                                                      0x3fff7bfd0c03
#define regBIF_CFG_DEV2_RC1_HEADER_BASE_IDX                                                             5
#define regBIF_CFG_DEV2_RC1_BIST                                                                        0x3fff7bfd0c03
#define regBIF_CFG_DEV2_RC1_BIST_BASE_IDX                                                               5
#define regBIF_CFG_DEV2_RC1_BASE_ADDR_1                                                                 0x3fff7bfd0c04
#define regBIF_CFG_DEV2_RC1_BASE_ADDR_1_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_RC1_BASE_ADDR_2                                                                 0x3fff7bfd0c05
#define regBIF_CFG_DEV2_RC1_BASE_ADDR_2_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_RC1_SUB_BUS_NUMBER_LATENCY                                                      0x3fff7bfd0c06
#define regBIF_CFG_DEV2_RC1_SUB_BUS_NUMBER_LATENCY_BASE_IDX                                             5
#define regBIF_CFG_DEV2_RC1_IO_BASE_LIMIT                                                               0x3fff7bfd0c07
#define regBIF_CFG_DEV2_RC1_IO_BASE_LIMIT_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_RC1_SECONDARY_STATUS                                                            0x3fff7bfd0c07
#define regBIF_CFG_DEV2_RC1_SECONDARY_STATUS_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_RC1_MEM_BASE_LIMIT                                                              0x3fff7bfd0c08
#define regBIF_CFG_DEV2_RC1_MEM_BASE_LIMIT_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_RC1_PREF_BASE_LIMIT                                                             0x3fff7bfd0c09
#define regBIF_CFG_DEV2_RC1_PREF_BASE_LIMIT_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_RC1_PREF_BASE_UPPER                                                             0x3fff7bfd0c0a
#define regBIF_CFG_DEV2_RC1_PREF_BASE_UPPER_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_RC1_PREF_LIMIT_UPPER                                                            0x3fff7bfd0c0b
#define regBIF_CFG_DEV2_RC1_PREF_LIMIT_UPPER_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_RC1_IO_BASE_LIMIT_HI                                                            0x3fff7bfd0c0c
#define regBIF_CFG_DEV2_RC1_IO_BASE_LIMIT_HI_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_RC1_CAP_PTR                                                                     0x3fff7bfd0c0d
#define regBIF_CFG_DEV2_RC1_CAP_PTR_BASE_IDX                                                            5
#define regBIF_CFG_DEV2_RC1_ROM_BASE_ADDR                                                               0x3fff7bfd0c0e
#define regBIF_CFG_DEV2_RC1_ROM_BASE_ADDR_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_RC1_INTERRUPT_LINE                                                              0x3fff7bfd0c0f
#define regBIF_CFG_DEV2_RC1_INTERRUPT_LINE_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_RC1_INTERRUPT_PIN                                                               0x3fff7bfd0c0f
#define regBIF_CFG_DEV2_RC1_INTERRUPT_PIN_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_RC1_IRQ_BRIDGE_CNTL                                                             0x3fff7bfd0c0f
#define regBIF_CFG_DEV2_RC1_IRQ_BRIDGE_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_RC1_EXT_BRIDGE_CNTL                                                             0x3fff7bfd0c10
#define regBIF_CFG_DEV2_RC1_EXT_BRIDGE_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_RC1_PMI_CAP_LIST                                                                0x3fff7bfd0c14
#define regBIF_CFG_DEV2_RC1_PMI_CAP_LIST_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_RC1_PMI_CAP                                                                     0x3fff7bfd0c14
#define regBIF_CFG_DEV2_RC1_PMI_CAP_BASE_IDX                                                            5
#define regBIF_CFG_DEV2_RC1_PMI_STATUS_CNTL                                                             0x3fff7bfd0c15
#define regBIF_CFG_DEV2_RC1_PMI_STATUS_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_RC1_PCIE_CAP_LIST                                                               0x3fff7bfd0c16
#define regBIF_CFG_DEV2_RC1_PCIE_CAP_LIST_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_RC1_PCIE_CAP                                                                    0x3fff7bfd0c16
#define regBIF_CFG_DEV2_RC1_PCIE_CAP_BASE_IDX                                                           5
#define regBIF_CFG_DEV2_RC1_DEVICE_CAP                                                                  0x3fff7bfd0c17
#define regBIF_CFG_DEV2_RC1_DEVICE_CAP_BASE_IDX                                                         5
#define regBIF_CFG_DEV2_RC1_DEVICE_CNTL                                                                 0x3fff7bfd0c18
#define regBIF_CFG_DEV2_RC1_DEVICE_CNTL_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_RC1_DEVICE_STATUS                                                               0x3fff7bfd0c18
#define regBIF_CFG_DEV2_RC1_DEVICE_STATUS_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_RC1_LINK_CAP                                                                    0x3fff7bfd0c19
#define regBIF_CFG_DEV2_RC1_LINK_CAP_BASE_IDX                                                           5
#define regBIF_CFG_DEV2_RC1_LINK_CNTL                                                                   0x3fff7bfd0c1a
#define regBIF_CFG_DEV2_RC1_LINK_CNTL_BASE_IDX                                                          5
#define regBIF_CFG_DEV2_RC1_LINK_STATUS                                                                 0x3fff7bfd0c1a
#define regBIF_CFG_DEV2_RC1_LINK_STATUS_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_RC1_SLOT_CAP                                                                    0x3fff7bfd0c1b
#define regBIF_CFG_DEV2_RC1_SLOT_CAP_BASE_IDX                                                           5
#define regBIF_CFG_DEV2_RC1_SLOT_CNTL                                                                   0x3fff7bfd0c1c
#define regBIF_CFG_DEV2_RC1_SLOT_CNTL_BASE_IDX                                                          5
#define regBIF_CFG_DEV2_RC1_SLOT_STATUS                                                                 0x3fff7bfd0c1c
#define regBIF_CFG_DEV2_RC1_SLOT_STATUS_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_RC1_ROOT_CNTL                                                                   0x3fff7bfd0c1d
#define regBIF_CFG_DEV2_RC1_ROOT_CNTL_BASE_IDX                                                          5
#define regBIF_CFG_DEV2_RC1_ROOT_CAP                                                                    0x3fff7bfd0c1d
#define regBIF_CFG_DEV2_RC1_ROOT_CAP_BASE_IDX                                                           5
#define regBIF_CFG_DEV2_RC1_ROOT_STATUS                                                                 0x3fff7bfd0c1e
#define regBIF_CFG_DEV2_RC1_ROOT_STATUS_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_RC1_DEVICE_CAP2                                                                 0x3fff7bfd0c1f
#define regBIF_CFG_DEV2_RC1_DEVICE_CAP2_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_RC1_DEVICE_CNTL2                                                                0x3fff7bfd0c20
#define regBIF_CFG_DEV2_RC1_DEVICE_CNTL2_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_RC1_DEVICE_STATUS2                                                              0x3fff7bfd0c20
#define regBIF_CFG_DEV2_RC1_DEVICE_STATUS2_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_RC1_LINK_CAP2                                                                   0x3fff7bfd0c21
#define regBIF_CFG_DEV2_RC1_LINK_CAP2_BASE_IDX                                                          5
#define regBIF_CFG_DEV2_RC1_LINK_CNTL2                                                                  0x3fff7bfd0c22
#define regBIF_CFG_DEV2_RC1_LINK_CNTL2_BASE_IDX                                                         5
#define regBIF_CFG_DEV2_RC1_LINK_STATUS2                                                                0x3fff7bfd0c22
#define regBIF_CFG_DEV2_RC1_LINK_STATUS2_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_RC1_SLOT_CAP2                                                                   0x3fff7bfd0c23
#define regBIF_CFG_DEV2_RC1_SLOT_CAP2_BASE_IDX                                                          5
#define regBIF_CFG_DEV2_RC1_SLOT_CNTL2                                                                  0x3fff7bfd0c24
#define regBIF_CFG_DEV2_RC1_SLOT_CNTL2_BASE_IDX                                                         5
#define regBIF_CFG_DEV2_RC1_SLOT_STATUS2                                                                0x3fff7bfd0c24
#define regBIF_CFG_DEV2_RC1_SLOT_STATUS2_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_RC1_MSI_CAP_LIST                                                                0x3fff7bfd0c28
#define regBIF_CFG_DEV2_RC1_MSI_CAP_LIST_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_RC1_MSI_MSG_CNTL                                                                0x3fff7bfd0c28
#define regBIF_CFG_DEV2_RC1_MSI_MSG_CNTL_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_RC1_MSI_MSG_ADDR_LO                                                             0x3fff7bfd0c29
#define regBIF_CFG_DEV2_RC1_MSI_MSG_ADDR_LO_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_RC1_MSI_MSG_ADDR_HI                                                             0x3fff7bfd0c2a
#define regBIF_CFG_DEV2_RC1_MSI_MSG_ADDR_HI_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_RC1_MSI_MSG_DATA                                                                0x3fff7bfd0c2a
#define regBIF_CFG_DEV2_RC1_MSI_MSG_DATA_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_RC1_MSI_EXT_MSG_DATA                                                            0x3fff7bfd0c2a
#define regBIF_CFG_DEV2_RC1_MSI_EXT_MSG_DATA_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_RC1_MSI_MSG_DATA_64                                                             0x3fff7bfd0c2b
#define regBIF_CFG_DEV2_RC1_MSI_MSG_DATA_64_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_RC1_MSI_EXT_MSG_DATA_64                                                         0x3fff7bfd0c2b
#define regBIF_CFG_DEV2_RC1_MSI_EXT_MSG_DATA_64_BASE_IDX                                                5
#define regBIF_CFG_DEV2_RC1_SSID_CAP_LIST                                                               0x3fff7bfd0c30
#define regBIF_CFG_DEV2_RC1_SSID_CAP_LIST_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_RC1_SSID_CAP                                                                    0x3fff7bfd0c31
#define regBIF_CFG_DEV2_RC1_SSID_CAP_BASE_IDX                                                           5
#define regBIF_CFG_DEV2_RC1_MSI_MAP_CAP_LIST                                                            0x3fff7bfd0c32
#define regBIF_CFG_DEV2_RC1_MSI_MAP_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_RC1_MSI_MAP_CAP                                                                 0x3fff7bfd0c32
#define regBIF_CFG_DEV2_RC1_MSI_MAP_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_RC1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                           0x3fff7bfd0c40
#define regBIF_CFG_DEV2_RC1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                                  5
#define regBIF_CFG_DEV2_RC1_PCIE_VENDOR_SPECIFIC_HDR                                                    0x3fff7bfd0c41
#define regBIF_CFG_DEV2_RC1_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                           5
#define regBIF_CFG_DEV2_RC1_PCIE_VENDOR_SPECIFIC1                                                       0x3fff7bfd0c42
#define regBIF_CFG_DEV2_RC1_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                              5
#define regBIF_CFG_DEV2_RC1_PCIE_VENDOR_SPECIFIC2                                                       0x3fff7bfd0c43
#define regBIF_CFG_DEV2_RC1_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                              5
#define regBIF_CFG_DEV2_RC1_PCIE_VC_ENH_CAP_LIST                                                        0x3fff7bfd0c44
#define regBIF_CFG_DEV2_RC1_PCIE_VC_ENH_CAP_LIST_BASE_IDX                                               5
#define regBIF_CFG_DEV2_RC1_PCIE_PORT_VC_CAP_REG1                                                       0x3fff7bfd0c45
#define regBIF_CFG_DEV2_RC1_PCIE_PORT_VC_CAP_REG1_BASE_IDX                                              5
#define regBIF_CFG_DEV2_RC1_PCIE_PORT_VC_CAP_REG2                                                       0x3fff7bfd0c46
#define regBIF_CFG_DEV2_RC1_PCIE_PORT_VC_CAP_REG2_BASE_IDX                                              5
#define regBIF_CFG_DEV2_RC1_PCIE_PORT_VC_CNTL                                                           0x3fff7bfd0c47
#define regBIF_CFG_DEV2_RC1_PCIE_PORT_VC_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_RC1_PCIE_PORT_VC_STATUS                                                         0x3fff7bfd0c47
#define regBIF_CFG_DEV2_RC1_PCIE_PORT_VC_STATUS_BASE_IDX                                                5
#define regBIF_CFG_DEV2_RC1_PCIE_VC0_RESOURCE_CAP                                                       0x3fff7bfd0c48
#define regBIF_CFG_DEV2_RC1_PCIE_VC0_RESOURCE_CAP_BASE_IDX                                              5
#define regBIF_CFG_DEV2_RC1_PCIE_VC0_RESOURCE_CNTL                                                      0x3fff7bfd0c49
#define regBIF_CFG_DEV2_RC1_PCIE_VC0_RESOURCE_CNTL_BASE_IDX                                             5
#define regBIF_CFG_DEV2_RC1_PCIE_VC0_RESOURCE_STATUS                                                    0x3fff7bfd0c4a
#define regBIF_CFG_DEV2_RC1_PCIE_VC0_RESOURCE_STATUS_BASE_IDX                                           5
#define regBIF_CFG_DEV2_RC1_PCIE_VC1_RESOURCE_CAP                                                       0x3fff7bfd0c4b
#define regBIF_CFG_DEV2_RC1_PCIE_VC1_RESOURCE_CAP_BASE_IDX                                              5
#define regBIF_CFG_DEV2_RC1_PCIE_VC1_RESOURCE_CNTL                                                      0x3fff7bfd0c4c
#define regBIF_CFG_DEV2_RC1_PCIE_VC1_RESOURCE_CNTL_BASE_IDX                                             5
#define regBIF_CFG_DEV2_RC1_PCIE_VC1_RESOURCE_STATUS                                                    0x3fff7bfd0c4d
#define regBIF_CFG_DEV2_RC1_PCIE_VC1_RESOURCE_STATUS_BASE_IDX                                           5
#define regBIF_CFG_DEV2_RC1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                            0x3fff7bfd0c50
#define regBIF_CFG_DEV2_RC1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX                                   5
#define regBIF_CFG_DEV2_RC1_PCIE_DEV_SERIAL_NUM_DW1                                                     0x3fff7bfd0c51
#define regBIF_CFG_DEV2_RC1_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX                                            5
#define regBIF_CFG_DEV2_RC1_PCIE_DEV_SERIAL_NUM_DW2                                                     0x3fff7bfd0c52
#define regBIF_CFG_DEV2_RC1_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX                                            5
#define regBIF_CFG_DEV2_RC1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                               0x3fff7bfd0c54
#define regBIF_CFG_DEV2_RC1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC1_PCIE_UNCORR_ERR_STATUS                                                      0x3fff7bfd0c55
#define regBIF_CFG_DEV2_RC1_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                             5
#define regBIF_CFG_DEV2_RC1_PCIE_UNCORR_ERR_MASK                                                        0x3fff7bfd0c56
#define regBIF_CFG_DEV2_RC1_PCIE_UNCORR_ERR_MASK_BASE_IDX                                               5
#define regBIF_CFG_DEV2_RC1_PCIE_UNCORR_ERR_SEVERITY                                                    0x3fff7bfd0c57
#define regBIF_CFG_DEV2_RC1_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                           5
#define regBIF_CFG_DEV2_RC1_PCIE_CORR_ERR_STATUS                                                        0x3fff7bfd0c58
#define regBIF_CFG_DEV2_RC1_PCIE_CORR_ERR_STATUS_BASE_IDX                                               5
#define regBIF_CFG_DEV2_RC1_PCIE_CORR_ERR_MASK                                                          0x3fff7bfd0c59
#define regBIF_CFG_DEV2_RC1_PCIE_CORR_ERR_MASK_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_RC1_PCIE_ADV_ERR_CAP_CNTL                                                       0x3fff7bfd0c5a
#define regBIF_CFG_DEV2_RC1_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                              5
#define regBIF_CFG_DEV2_RC1_PCIE_HDR_LOG0                                                               0x3fff7bfd0c5b
#define regBIF_CFG_DEV2_RC1_PCIE_HDR_LOG0_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_RC1_PCIE_HDR_LOG1                                                               0x3fff7bfd0c5c
#define regBIF_CFG_DEV2_RC1_PCIE_HDR_LOG1_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_RC1_PCIE_HDR_LOG2                                                               0x3fff7bfd0c5d
#define regBIF_CFG_DEV2_RC1_PCIE_HDR_LOG2_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_RC1_PCIE_HDR_LOG3                                                               0x3fff7bfd0c5e
#define regBIF_CFG_DEV2_RC1_PCIE_HDR_LOG3_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_RC1_PCIE_ROOT_ERR_CMD                                                           0x3fff7bfd0c5f
#define regBIF_CFG_DEV2_RC1_PCIE_ROOT_ERR_CMD_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_RC1_PCIE_ROOT_ERR_STATUS                                                        0x3fff7bfd0c60
#define regBIF_CFG_DEV2_RC1_PCIE_ROOT_ERR_STATUS_BASE_IDX                                               5
#define regBIF_CFG_DEV2_RC1_PCIE_ERR_SRC_ID                                                             0x3fff7bfd0c61
#define regBIF_CFG_DEV2_RC1_PCIE_ERR_SRC_ID_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_RC1_PCIE_TLP_PREFIX_LOG0                                                        0x3fff7bfd0c62
#define regBIF_CFG_DEV2_RC1_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                               5
#define regBIF_CFG_DEV2_RC1_PCIE_TLP_PREFIX_LOG1                                                        0x3fff7bfd0c63
#define regBIF_CFG_DEV2_RC1_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                               5
#define regBIF_CFG_DEV2_RC1_PCIE_TLP_PREFIX_LOG2                                                        0x3fff7bfd0c64
#define regBIF_CFG_DEV2_RC1_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                               5
#define regBIF_CFG_DEV2_RC1_PCIE_TLP_PREFIX_LOG3                                                        0x3fff7bfd0c65
#define regBIF_CFG_DEV2_RC1_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                               5
#define regBIF_CFG_DEV2_RC1_PCIE_SECONDARY_ENH_CAP_LIST                                                 0x3fff7bfd0c9c
#define regBIF_CFG_DEV2_RC1_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX                                        5
#define regBIF_CFG_DEV2_RC1_PCIE_LINK_CNTL3                                                             0x3fff7bfd0c9d
#define regBIF_CFG_DEV2_RC1_PCIE_LINK_CNTL3_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_RC1_PCIE_LANE_ERROR_STATUS                                                      0x3fff7bfd0c9e
#define regBIF_CFG_DEV2_RC1_PCIE_LANE_ERROR_STATUS_BASE_IDX                                             5
#define regBIF_CFG_DEV2_RC1_PCIE_LANE_0_EQUALIZATION_CNTL                                               0x3fff7bfd0c9f
#define regBIF_CFG_DEV2_RC1_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC1_PCIE_LANE_1_EQUALIZATION_CNTL                                               0x3fff7bfd0c9f
#define regBIF_CFG_DEV2_RC1_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC1_PCIE_LANE_2_EQUALIZATION_CNTL                                               0x3fff7bfd0ca0
#define regBIF_CFG_DEV2_RC1_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC1_PCIE_LANE_3_EQUALIZATION_CNTL                                               0x3fff7bfd0ca0
#define regBIF_CFG_DEV2_RC1_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC1_PCIE_LANE_4_EQUALIZATION_CNTL                                               0x3fff7bfd0ca1
#define regBIF_CFG_DEV2_RC1_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC1_PCIE_LANE_5_EQUALIZATION_CNTL                                               0x3fff7bfd0ca1
#define regBIF_CFG_DEV2_RC1_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC1_PCIE_LANE_6_EQUALIZATION_CNTL                                               0x3fff7bfd0ca2
#define regBIF_CFG_DEV2_RC1_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC1_PCIE_LANE_7_EQUALIZATION_CNTL                                               0x3fff7bfd0ca2
#define regBIF_CFG_DEV2_RC1_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC1_PCIE_LANE_8_EQUALIZATION_CNTL                                               0x3fff7bfd0ca3
#define regBIF_CFG_DEV2_RC1_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC1_PCIE_LANE_9_EQUALIZATION_CNTL                                               0x3fff7bfd0ca3
#define regBIF_CFG_DEV2_RC1_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC1_PCIE_LANE_10_EQUALIZATION_CNTL                                              0x3fff7bfd0ca4
#define regBIF_CFG_DEV2_RC1_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV2_RC1_PCIE_LANE_11_EQUALIZATION_CNTL                                              0x3fff7bfd0ca4
#define regBIF_CFG_DEV2_RC1_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV2_RC1_PCIE_LANE_12_EQUALIZATION_CNTL                                              0x3fff7bfd0ca5
#define regBIF_CFG_DEV2_RC1_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV2_RC1_PCIE_LANE_13_EQUALIZATION_CNTL                                              0x3fff7bfd0ca5
#define regBIF_CFG_DEV2_RC1_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV2_RC1_PCIE_LANE_14_EQUALIZATION_CNTL                                              0x3fff7bfd0ca6
#define regBIF_CFG_DEV2_RC1_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV2_RC1_PCIE_LANE_15_EQUALIZATION_CNTL                                              0x3fff7bfd0ca6
#define regBIF_CFG_DEV2_RC1_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV2_RC1_PCIE_ACS_ENH_CAP_LIST                                                       0x3fff7bfd0ca8
#define regBIF_CFG_DEV2_RC1_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                              5
#define regBIF_CFG_DEV2_RC1_PCIE_ACS_CAP                                                                0x3fff7bfd0ca9
#define regBIF_CFG_DEV2_RC1_PCIE_ACS_CAP_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_RC1_PCIE_ACS_CNTL                                                               0x3fff7bfd0ca9
#define regBIF_CFG_DEV2_RC1_PCIE_ACS_CNTL_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_RC1_PCIE_DLF_ENH_CAP_LIST                                                       0x3fff7bfd0d00
#define regBIF_CFG_DEV2_RC1_PCIE_DLF_ENH_CAP_LIST_BASE_IDX                                              5
#define regBIF_CFG_DEV2_RC1_DATA_LINK_FEATURE_CAP                                                       0x3fff7bfd0d01
#define regBIF_CFG_DEV2_RC1_DATA_LINK_FEATURE_CAP_BASE_IDX                                              5
#define regBIF_CFG_DEV2_RC1_DATA_LINK_FEATURE_STATUS                                                    0x3fff7bfd0d02
#define regBIF_CFG_DEV2_RC1_DATA_LINK_FEATURE_STATUS_BASE_IDX                                           5
#define regBIF_CFG_DEV2_RC1_PCIE_PHY_16GT_ENH_CAP_LIST                                                  0x3fff7bfd0d04
#define regBIF_CFG_DEV2_RC1_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIF_CFG_DEV2_RC1_LINK_CAP_16GT                                                               0x3fff7bfd0d05
#define regBIF_CFG_DEV2_RC1_LINK_CAP_16GT_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_RC1_LINK_CNTL_16GT                                                              0x3fff7bfd0d06
#define regBIF_CFG_DEV2_RC1_LINK_CNTL_16GT_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_RC1_LINK_STATUS_16GT                                                            0x3fff7bfd0d07
#define regBIF_CFG_DEV2_RC1_LINK_STATUS_16GT_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_RC1_LOCAL_PARITY_MISMATCH_STATUS_16GT                                           0x3fff7bfd0d08
#define regBIF_CFG_DEV2_RC1_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV2_RC1_RTM1_PARITY_MISMATCH_STATUS_16GT                                            0x3fff7bfd0d09
#define regBIF_CFG_DEV2_RC1_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV2_RC1_RTM2_PARITY_MISMATCH_STATUS_16GT                                            0x3fff7bfd0d0a
#define regBIF_CFG_DEV2_RC1_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV2_RC1_LANE_0_EQUALIZATION_CNTL_16GT                                               0x3fff7bfd0d0c
#define regBIF_CFG_DEV2_RC1_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC1_LANE_1_EQUALIZATION_CNTL_16GT                                               0x3fff7bfd0d0c
#define regBIF_CFG_DEV2_RC1_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC1_LANE_2_EQUALIZATION_CNTL_16GT                                               0x3fff7bfd0d0c
#define regBIF_CFG_DEV2_RC1_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC1_LANE_3_EQUALIZATION_CNTL_16GT                                               0x3fff7bfd0d0c
#define regBIF_CFG_DEV2_RC1_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC1_LANE_4_EQUALIZATION_CNTL_16GT                                               0x3fff7bfd0d0d
#define regBIF_CFG_DEV2_RC1_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC1_LANE_5_EQUALIZATION_CNTL_16GT                                               0x3fff7bfd0d0d
#define regBIF_CFG_DEV2_RC1_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC1_LANE_6_EQUALIZATION_CNTL_16GT                                               0x3fff7bfd0d0d
#define regBIF_CFG_DEV2_RC1_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC1_LANE_7_EQUALIZATION_CNTL_16GT                                               0x3fff7bfd0d0d
#define regBIF_CFG_DEV2_RC1_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC1_LANE_8_EQUALIZATION_CNTL_16GT                                               0x3fff7bfd0d0e
#define regBIF_CFG_DEV2_RC1_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC1_LANE_9_EQUALIZATION_CNTL_16GT                                               0x3fff7bfd0d0e
#define regBIF_CFG_DEV2_RC1_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC1_LANE_10_EQUALIZATION_CNTL_16GT                                              0x3fff7bfd0d0e
#define regBIF_CFG_DEV2_RC1_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
#define regBIF_CFG_DEV2_RC1_LANE_11_EQUALIZATION_CNTL_16GT                                              0x3fff7bfd0d0e
#define regBIF_CFG_DEV2_RC1_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
#define regBIF_CFG_DEV2_RC1_LANE_12_EQUALIZATION_CNTL_16GT                                              0x3fff7bfd0d0f
#define regBIF_CFG_DEV2_RC1_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
#define regBIF_CFG_DEV2_RC1_LANE_13_EQUALIZATION_CNTL_16GT                                              0x3fff7bfd0d0f
#define regBIF_CFG_DEV2_RC1_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
#define regBIF_CFG_DEV2_RC1_LANE_14_EQUALIZATION_CNTL_16GT                                              0x3fff7bfd0d0f
#define regBIF_CFG_DEV2_RC1_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
#define regBIF_CFG_DEV2_RC1_LANE_15_EQUALIZATION_CNTL_16GT                                              0x3fff7bfd0d0f
#define regBIF_CFG_DEV2_RC1_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
#define regBIF_CFG_DEV2_RC1_PCIE_MARGINING_ENH_CAP_LIST                                                 0x3fff7bfd0d10
#define regBIF_CFG_DEV2_RC1_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX                                        5
#define regBIF_CFG_DEV2_RC1_MARGINING_PORT_CAP                                                          0x3fff7bfd0d11
#define regBIF_CFG_DEV2_RC1_MARGINING_PORT_CAP_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_RC1_MARGINING_PORT_STATUS                                                       0x3fff7bfd0d11
#define regBIF_CFG_DEV2_RC1_MARGINING_PORT_STATUS_BASE_IDX                                              5
#define regBIF_CFG_DEV2_RC1_LANE_0_MARGINING_LANE_CNTL                                                  0x3fff7bfd0d12
#define regBIF_CFG_DEV2_RC1_LANE_0_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV2_RC1_LANE_0_MARGINING_LANE_STATUS                                                0x3fff7bfd0d12
#define regBIF_CFG_DEV2_RC1_LANE_0_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV2_RC1_LANE_1_MARGINING_LANE_CNTL                                                  0x3fff7bfd0d13
#define regBIF_CFG_DEV2_RC1_LANE_1_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV2_RC1_LANE_1_MARGINING_LANE_STATUS                                                0x3fff7bfd0d13
#define regBIF_CFG_DEV2_RC1_LANE_1_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV2_RC1_LANE_2_MARGINING_LANE_CNTL                                                  0x3fff7bfd0d14
#define regBIF_CFG_DEV2_RC1_LANE_2_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV2_RC1_LANE_2_MARGINING_LANE_STATUS                                                0x3fff7bfd0d14
#define regBIF_CFG_DEV2_RC1_LANE_2_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV2_RC1_LANE_3_MARGINING_LANE_CNTL                                                  0x3fff7bfd0d15
#define regBIF_CFG_DEV2_RC1_LANE_3_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV2_RC1_LANE_3_MARGINING_LANE_STATUS                                                0x3fff7bfd0d15
#define regBIF_CFG_DEV2_RC1_LANE_3_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV2_RC1_LANE_4_MARGINING_LANE_CNTL                                                  0x3fff7bfd0d16
#define regBIF_CFG_DEV2_RC1_LANE_4_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV2_RC1_LANE_4_MARGINING_LANE_STATUS                                                0x3fff7bfd0d16
#define regBIF_CFG_DEV2_RC1_LANE_4_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV2_RC1_LANE_5_MARGINING_LANE_CNTL                                                  0x3fff7bfd0d17
#define regBIF_CFG_DEV2_RC1_LANE_5_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV2_RC1_LANE_5_MARGINING_LANE_STATUS                                                0x3fff7bfd0d17
#define regBIF_CFG_DEV2_RC1_LANE_5_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV2_RC1_LANE_6_MARGINING_LANE_CNTL                                                  0x3fff7bfd0d18
#define regBIF_CFG_DEV2_RC1_LANE_6_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV2_RC1_LANE_6_MARGINING_LANE_STATUS                                                0x3fff7bfd0d18
#define regBIF_CFG_DEV2_RC1_LANE_6_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV2_RC1_LANE_7_MARGINING_LANE_CNTL                                                  0x3fff7bfd0d19
#define regBIF_CFG_DEV2_RC1_LANE_7_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV2_RC1_LANE_7_MARGINING_LANE_STATUS                                                0x3fff7bfd0d19
#define regBIF_CFG_DEV2_RC1_LANE_7_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV2_RC1_LANE_8_MARGINING_LANE_CNTL                                                  0x3fff7bfd0d1a
#define regBIF_CFG_DEV2_RC1_LANE_8_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV2_RC1_LANE_8_MARGINING_LANE_STATUS                                                0x3fff7bfd0d1a
#define regBIF_CFG_DEV2_RC1_LANE_8_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV2_RC1_LANE_9_MARGINING_LANE_CNTL                                                  0x3fff7bfd0d1b
#define regBIF_CFG_DEV2_RC1_LANE_9_MARGINING_LANE_CNTL_BASE_IDX                                         5
#define regBIF_CFG_DEV2_RC1_LANE_9_MARGINING_LANE_STATUS                                                0x3fff7bfd0d1b
#define regBIF_CFG_DEV2_RC1_LANE_9_MARGINING_LANE_STATUS_BASE_IDX                                       5
#define regBIF_CFG_DEV2_RC1_LANE_10_MARGINING_LANE_CNTL                                                 0x3fff7bfd0d1c
#define regBIF_CFG_DEV2_RC1_LANE_10_MARGINING_LANE_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV2_RC1_LANE_10_MARGINING_LANE_STATUS                                               0x3fff7bfd0d1c
#define regBIF_CFG_DEV2_RC1_LANE_10_MARGINING_LANE_STATUS_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC1_LANE_11_MARGINING_LANE_CNTL                                                 0x3fff7bfd0d1d
#define regBIF_CFG_DEV2_RC1_LANE_11_MARGINING_LANE_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV2_RC1_LANE_11_MARGINING_LANE_STATUS                                               0x3fff7bfd0d1d
#define regBIF_CFG_DEV2_RC1_LANE_11_MARGINING_LANE_STATUS_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC1_LANE_12_MARGINING_LANE_CNTL                                                 0x3fff7bfd0d1e
#define regBIF_CFG_DEV2_RC1_LANE_12_MARGINING_LANE_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV2_RC1_LANE_12_MARGINING_LANE_STATUS                                               0x3fff7bfd0d1e
#define regBIF_CFG_DEV2_RC1_LANE_12_MARGINING_LANE_STATUS_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC1_LANE_13_MARGINING_LANE_CNTL                                                 0x3fff7bfd0d1f
#define regBIF_CFG_DEV2_RC1_LANE_13_MARGINING_LANE_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV2_RC1_LANE_13_MARGINING_LANE_STATUS                                               0x3fff7bfd0d1f
#define regBIF_CFG_DEV2_RC1_LANE_13_MARGINING_LANE_STATUS_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC1_LANE_14_MARGINING_LANE_CNTL                                                 0x3fff7bfd0d20
#define regBIF_CFG_DEV2_RC1_LANE_14_MARGINING_LANE_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV2_RC1_LANE_14_MARGINING_LANE_STATUS                                               0x3fff7bfd0d20
#define regBIF_CFG_DEV2_RC1_LANE_14_MARGINING_LANE_STATUS_BASE_IDX                                      5
#define regBIF_CFG_DEV2_RC1_LANE_15_MARGINING_LANE_CNTL                                                 0x3fff7bfd0d21
#define regBIF_CFG_DEV2_RC1_LANE_15_MARGINING_LANE_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV2_RC1_LANE_15_MARGINING_LANE_STATUS                                               0x3fff7bfd0d21
#define regBIF_CFG_DEV2_RC1_LANE_15_MARGINING_LANE_STATUS_BASE_IDX                                      5


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_bifcfgdecp
// base address: 0xfffe12100000
#define regBIF_CFG_DEV0_EPF0_1_VENDOR_ID                                                                0x3fff80800000
#define regBIF_CFG_DEV0_EPF0_1_VENDOR_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF0_1_DEVICE_ID                                                                0x3fff80800000
#define regBIF_CFG_DEV0_EPF0_1_DEVICE_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF0_1_COMMAND                                                                  0x3fff80800001
#define regBIF_CFG_DEV0_EPF0_1_COMMAND_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF0_1_STATUS                                                                   0x3fff80800001
#define regBIF_CFG_DEV0_EPF0_1_STATUS_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_EPF0_1_REVISION_ID                                                              0x3fff80800002
#define regBIF_CFG_DEV0_EPF0_1_REVISION_ID_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF0_1_PROG_INTERFACE                                                           0x3fff80800002
#define regBIF_CFG_DEV0_EPF0_1_PROG_INTERFACE_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF0_1_SUB_CLASS                                                                0x3fff80800002
#define regBIF_CFG_DEV0_EPF0_1_SUB_CLASS_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF0_1_BASE_CLASS                                                               0x3fff80800002
#define regBIF_CFG_DEV0_EPF0_1_BASE_CLASS_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF0_1_CACHE_LINE                                                               0x3fff80800003
#define regBIF_CFG_DEV0_EPF0_1_CACHE_LINE_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF0_1_LATENCY                                                                  0x3fff80800003
#define regBIF_CFG_DEV0_EPF0_1_LATENCY_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF0_1_HEADER                                                                   0x3fff80800003
#define regBIF_CFG_DEV0_EPF0_1_HEADER_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_EPF0_1_BIST                                                                     0x3fff80800003
#define regBIF_CFG_DEV0_EPF0_1_BIST_BASE_IDX                                                            5
#define regBIF_CFG_DEV0_EPF0_1_BASE_ADDR_1                                                              0x3fff80800004
#define regBIF_CFG_DEV0_EPF0_1_BASE_ADDR_1_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF0_1_BASE_ADDR_2                                                              0x3fff80800005
#define regBIF_CFG_DEV0_EPF0_1_BASE_ADDR_2_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF0_1_BASE_ADDR_3                                                              0x3fff80800006
#define regBIF_CFG_DEV0_EPF0_1_BASE_ADDR_3_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF0_1_BASE_ADDR_4                                                              0x3fff80800007
#define regBIF_CFG_DEV0_EPF0_1_BASE_ADDR_4_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF0_1_BASE_ADDR_5                                                              0x3fff80800008
#define regBIF_CFG_DEV0_EPF0_1_BASE_ADDR_5_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF0_1_BASE_ADDR_6                                                              0x3fff80800009
#define regBIF_CFG_DEV0_EPF0_1_BASE_ADDR_6_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF0_1_CARDBUS_CIS_PTR                                                          0x3fff8080000a
#define regBIF_CFG_DEV0_EPF0_1_CARDBUS_CIS_PTR_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF0_1_ADAPTER_ID                                                               0x3fff8080000b
#define regBIF_CFG_DEV0_EPF0_1_ADAPTER_ID_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF0_1_ROM_BASE_ADDR                                                            0x3fff8080000c
#define regBIF_CFG_DEV0_EPF0_1_ROM_BASE_ADDR_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_1_CAP_PTR                                                                  0x3fff8080000d
#define regBIF_CFG_DEV0_EPF0_1_CAP_PTR_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF0_1_INTERRUPT_LINE                                                           0x3fff8080000f
#define regBIF_CFG_DEV0_EPF0_1_INTERRUPT_LINE_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF0_1_INTERRUPT_PIN                                                            0x3fff8080000f
#define regBIF_CFG_DEV0_EPF0_1_INTERRUPT_PIN_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_1_MIN_GRANT                                                                0x3fff8080000f
#define regBIF_CFG_DEV0_EPF0_1_MIN_GRANT_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF0_1_MAX_LATENCY                                                              0x3fff8080000f
#define regBIF_CFG_DEV0_EPF0_1_MAX_LATENCY_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF0_1_VENDOR_CAP_LIST                                                          0x3fff80800012
#define regBIF_CFG_DEV0_EPF0_1_VENDOR_CAP_LIST_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF0_1_ADAPTER_ID_W                                                             0x3fff80800013
#define regBIF_CFG_DEV0_EPF0_1_ADAPTER_ID_W_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF0_1_PMI_CAP_LIST                                                             0x3fff80800014
#define regBIF_CFG_DEV0_EPF0_1_PMI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF0_1_PMI_CAP                                                                  0x3fff80800014
#define regBIF_CFG_DEV0_EPF0_1_PMI_CAP_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF0_1_PMI_STATUS_CNTL                                                          0x3fff80800015
#define regBIF_CFG_DEV0_EPF0_1_PMI_STATUS_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_CAP_LIST                                                            0x3fff80800019
#define regBIF_CFG_DEV0_EPF0_1_PCIE_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_CAP                                                                 0x3fff80800019
#define regBIF_CFG_DEV0_EPF0_1_PCIE_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF0_1_DEVICE_CAP                                                               0x3fff8080001a
#define regBIF_CFG_DEV0_EPF0_1_DEVICE_CAP_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF0_1_DEVICE_CNTL                                                              0x3fff8080001b
#define regBIF_CFG_DEV0_EPF0_1_DEVICE_CNTL_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF0_1_DEVICE_STATUS                                                            0x3fff8080001b
#define regBIF_CFG_DEV0_EPF0_1_DEVICE_STATUS_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_1_LINK_CAP                                                                 0x3fff8080001c
#define regBIF_CFG_DEV0_EPF0_1_LINK_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF0_1_LINK_CNTL                                                                0x3fff8080001d
#define regBIF_CFG_DEV0_EPF0_1_LINK_CNTL_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF0_1_LINK_STATUS                                                              0x3fff8080001d
#define regBIF_CFG_DEV0_EPF0_1_LINK_STATUS_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF0_1_DEVICE_CAP2                                                              0x3fff80800022
#define regBIF_CFG_DEV0_EPF0_1_DEVICE_CAP2_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF0_1_DEVICE_CNTL2                                                             0x3fff80800023
#define regBIF_CFG_DEV0_EPF0_1_DEVICE_CNTL2_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF0_1_DEVICE_STATUS2                                                           0x3fff80800023
#define regBIF_CFG_DEV0_EPF0_1_DEVICE_STATUS2_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF0_1_LINK_CAP2                                                                0x3fff80800024
#define regBIF_CFG_DEV0_EPF0_1_LINK_CAP2_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF0_1_LINK_CNTL2                                                               0x3fff80800025
#define regBIF_CFG_DEV0_EPF0_1_LINK_CNTL2_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF0_1_LINK_STATUS2                                                             0x3fff80800025
#define regBIF_CFG_DEV0_EPF0_1_LINK_STATUS2_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF0_1_MSI_CAP_LIST                                                             0x3fff80800028
#define regBIF_CFG_DEV0_EPF0_1_MSI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF0_1_MSI_MSG_CNTL                                                             0x3fff80800028
#define regBIF_CFG_DEV0_EPF0_1_MSI_MSG_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF0_1_MSI_MSG_ADDR_LO                                                          0x3fff80800029
#define regBIF_CFG_DEV0_EPF0_1_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF0_1_MSI_MSG_ADDR_HI                                                          0x3fff8080002a
#define regBIF_CFG_DEV0_EPF0_1_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF0_1_MSI_MSG_DATA                                                             0x3fff8080002a
#define regBIF_CFG_DEV0_EPF0_1_MSI_MSG_DATA_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF0_1_MSI_EXT_MSG_DATA                                                         0x3fff8080002a
#define regBIF_CFG_DEV0_EPF0_1_MSI_EXT_MSG_DATA_BASE_IDX                                                5
#define regBIF_CFG_DEV0_EPF0_1_MSI_MASK                                                                 0x3fff8080002b
#define regBIF_CFG_DEV0_EPF0_1_MSI_MASK_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF0_1_MSI_MSG_DATA_64                                                          0x3fff8080002b
#define regBIF_CFG_DEV0_EPF0_1_MSI_MSG_DATA_64_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF0_1_MSI_EXT_MSG_DATA_64                                                      0x3fff8080002b
#define regBIF_CFG_DEV0_EPF0_1_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF0_1_MSI_MASK_64                                                              0x3fff8080002c
#define regBIF_CFG_DEV0_EPF0_1_MSI_MASK_64_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF0_1_MSI_PENDING                                                              0x3fff8080002c
#define regBIF_CFG_DEV0_EPF0_1_MSI_PENDING_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF0_1_MSI_PENDING_64                                                           0x3fff8080002d
#define regBIF_CFG_DEV0_EPF0_1_MSI_PENDING_64_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF0_1_MSIX_CAP_LIST                                                            0x3fff80800030
#define regBIF_CFG_DEV0_EPF0_1_MSIX_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_1_MSIX_MSG_CNTL                                                            0x3fff80800030
#define regBIF_CFG_DEV0_EPF0_1_MSIX_MSG_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_1_MSIX_TABLE                                                               0x3fff80800031
#define regBIF_CFG_DEV0_EPF0_1_MSIX_TABLE_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF0_1_MSIX_PBA                                                                 0x3fff80800032
#define regBIF_CFG_DEV0_EPF0_1_MSIX_PBA_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x3fff80800040
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR                                                 0x3fff80800041
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC1                                                    0x3fff80800042
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC2                                                    0x3fff80800043
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VC_ENH_CAP_LIST                                                     0x3fff80800044
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VC_ENH_CAP_LIST_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_CAP_REG1                                                    0x3fff80800045
#define regBIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_CAP_REG1_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_CAP_REG2                                                    0x3fff80800046
#define regBIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_CAP_REG2_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_CNTL                                                        0x3fff80800047
#define regBIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_CNTL_BASE_IDX                                               5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_STATUS                                                      0x3fff80800047
#define regBIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_STATUS_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_CAP                                                    0x3fff80800048
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_CAP_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_CNTL                                                   0x3fff80800049
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_CNTL_BASE_IDX                                          5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_STATUS                                                 0x3fff8080004a
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_STATUS_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_CAP                                                    0x3fff8080004b
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_CAP_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_CNTL                                                   0x3fff8080004c
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_CNTL_BASE_IDX                                          5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_STATUS                                                 0x3fff8080004d
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_STATUS_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                         0x3fff80800050
#define regBIF_CFG_DEV0_EPF0_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX                                5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_DEV_SERIAL_NUM_DW1                                                  0x3fff80800051
#define regBIF_CFG_DEV0_EPF0_1_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_DEV_SERIAL_NUM_DW2                                                  0x3fff80800052
#define regBIF_CFG_DEV0_EPF0_1_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x3fff80800054
#define regBIF_CFG_DEV0_EPF0_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS                                                   0x3fff80800055
#define regBIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_MASK                                                     0x3fff80800056
#define regBIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_SEVERITY                                                 0x3fff80800057
#define regBIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_CORR_ERR_STATUS                                                     0x3fff80800058
#define regBIF_CFG_DEV0_EPF0_1_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_CORR_ERR_MASK                                                       0x3fff80800059
#define regBIF_CFG_DEV0_EPF0_1_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_ADV_ERR_CAP_CNTL                                                    0x3fff8080005a
#define regBIF_CFG_DEV0_EPF0_1_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_HDR_LOG0                                                            0x3fff8080005b
#define regBIF_CFG_DEV0_EPF0_1_PCIE_HDR_LOG0_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_HDR_LOG1                                                            0x3fff8080005c
#define regBIF_CFG_DEV0_EPF0_1_PCIE_HDR_LOG1_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_HDR_LOG2                                                            0x3fff8080005d
#define regBIF_CFG_DEV0_EPF0_1_PCIE_HDR_LOG2_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_HDR_LOG3                                                            0x3fff8080005e
#define regBIF_CFG_DEV0_EPF0_1_PCIE_HDR_LOG3_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_TLP_PREFIX_LOG0                                                     0x3fff80800062
#define regBIF_CFG_DEV0_EPF0_1_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_TLP_PREFIX_LOG1                                                     0x3fff80800063
#define regBIF_CFG_DEV0_EPF0_1_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_TLP_PREFIX_LOG2                                                     0x3fff80800064
#define regBIF_CFG_DEV0_EPF0_1_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_TLP_PREFIX_LOG3                                                     0x3fff80800065
#define regBIF_CFG_DEV0_EPF0_1_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_BAR_ENH_CAP_LIST                                                    0x3fff80800080
#define regBIF_CFG_DEV0_EPF0_1_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_BAR1_CAP                                                            0x3fff80800081
#define regBIF_CFG_DEV0_EPF0_1_PCIE_BAR1_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_BAR1_CNTL                                                           0x3fff80800082
#define regBIF_CFG_DEV0_EPF0_1_PCIE_BAR1_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_BAR2_CAP                                                            0x3fff80800083
#define regBIF_CFG_DEV0_EPF0_1_PCIE_BAR2_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_BAR2_CNTL                                                           0x3fff80800084
#define regBIF_CFG_DEV0_EPF0_1_PCIE_BAR2_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_BAR3_CAP                                                            0x3fff80800085
#define regBIF_CFG_DEV0_EPF0_1_PCIE_BAR3_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_BAR3_CNTL                                                           0x3fff80800086
#define regBIF_CFG_DEV0_EPF0_1_PCIE_BAR3_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_BAR4_CAP                                                            0x3fff80800087
#define regBIF_CFG_DEV0_EPF0_1_PCIE_BAR4_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_BAR4_CNTL                                                           0x3fff80800088
#define regBIF_CFG_DEV0_EPF0_1_PCIE_BAR4_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_BAR5_CAP                                                            0x3fff80800089
#define regBIF_CFG_DEV0_EPF0_1_PCIE_BAR5_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_BAR5_CNTL                                                           0x3fff8080008a
#define regBIF_CFG_DEV0_EPF0_1_PCIE_BAR5_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_BAR6_CAP                                                            0x3fff8080008b
#define regBIF_CFG_DEV0_EPF0_1_PCIE_BAR6_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_BAR6_CNTL                                                           0x3fff8080008c
#define regBIF_CFG_DEV0_EPF0_1_PCIE_BAR6_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x3fff80800090
#define regBIF_CFG_DEV0_EPF0_1_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_PWR_BUDGET_DATA_SELECT                                              0x3fff80800091
#define regBIF_CFG_DEV0_EPF0_1_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_PWR_BUDGET_DATA                                                     0x3fff80800092
#define regBIF_CFG_DEV0_EPF0_1_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_PWR_BUDGET_CAP                                                      0x3fff80800093
#define regBIF_CFG_DEV0_EPF0_1_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_DPA_ENH_CAP_LIST                                                    0x3fff80800094
#define regBIF_CFG_DEV0_EPF0_1_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_DPA_CAP                                                             0x3fff80800095
#define regBIF_CFG_DEV0_EPF0_1_PCIE_DPA_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_DPA_LATENCY_INDICATOR                                               0x3fff80800096
#define regBIF_CFG_DEV0_EPF0_1_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_DPA_STATUS                                                          0x3fff80800097
#define regBIF_CFG_DEV0_EPF0_1_PCIE_DPA_STATUS_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_DPA_CNTL                                                            0x3fff80800097
#define regBIF_CFG_DEV0_EPF0_1_PCIE_DPA_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x3fff80800098
#define regBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x3fff80800098
#define regBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x3fff80800098
#define regBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x3fff80800098
#define regBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x3fff80800099
#define regBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x3fff80800099
#define regBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x3fff80800099
#define regBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x3fff80800099
#define regBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SECONDARY_ENH_CAP_LIST                                              0x3fff8080009c
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LINK_CNTL3                                                          0x3fff8080009d
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LINK_CNTL3_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LANE_ERROR_STATUS                                                   0x3fff8080009e
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LANE_ERROR_STATUS_BASE_IDX                                          5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LANE_0_EQUALIZATION_CNTL                                            0x3fff8080009f
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LANE_1_EQUALIZATION_CNTL                                            0x3fff8080009f
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LANE_2_EQUALIZATION_CNTL                                            0x3fff808000a0
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LANE_3_EQUALIZATION_CNTL                                            0x3fff808000a0
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LANE_4_EQUALIZATION_CNTL                                            0x3fff808000a1
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LANE_5_EQUALIZATION_CNTL                                            0x3fff808000a1
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LANE_6_EQUALIZATION_CNTL                                            0x3fff808000a2
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LANE_7_EQUALIZATION_CNTL                                            0x3fff808000a2
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LANE_8_EQUALIZATION_CNTL                                            0x3fff808000a3
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LANE_9_EQUALIZATION_CNTL                                            0x3fff808000a3
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LANE_10_EQUALIZATION_CNTL                                           0x3fff808000a4
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LANE_11_EQUALIZATION_CNTL                                           0x3fff808000a4
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LANE_12_EQUALIZATION_CNTL                                           0x3fff808000a5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LANE_13_EQUALIZATION_CNTL                                           0x3fff808000a5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LANE_14_EQUALIZATION_CNTL                                           0x3fff808000a6
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LANE_15_EQUALIZATION_CNTL                                           0x3fff808000a6
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_ACS_ENH_CAP_LIST                                                    0x3fff808000a8
#define regBIF_CFG_DEV0_EPF0_1_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_ACS_CAP                                                             0x3fff808000a9
#define regBIF_CFG_DEV0_EPF0_1_PCIE_ACS_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_ACS_CNTL                                                            0x3fff808000a9
#define regBIF_CFG_DEV0_EPF0_1_PCIE_ACS_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_ATS_ENH_CAP_LIST                                                    0x3fff808000ac
#define regBIF_CFG_DEV0_EPF0_1_PCIE_ATS_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_ATS_CAP                                                             0x3fff808000ad
#define regBIF_CFG_DEV0_EPF0_1_PCIE_ATS_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_ATS_CNTL                                                            0x3fff808000ad
#define regBIF_CFG_DEV0_EPF0_1_PCIE_ATS_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_PAGE_REQ_ENH_CAP_LIST                                               0x3fff808000b0
#define regBIF_CFG_DEV0_EPF0_1_PCIE_PAGE_REQ_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_PAGE_REQ_CNTL                                                       0x3fff808000b1
#define regBIF_CFG_DEV0_EPF0_1_PCIE_PAGE_REQ_CNTL_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_PAGE_REQ_STATUS                                                     0x3fff808000b1
#define regBIF_CFG_DEV0_EPF0_1_PCIE_PAGE_REQ_STATUS_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_OUTSTAND_PAGE_REQ_CAPACITY                                          0x3fff808000b2
#define regBIF_CFG_DEV0_EPF0_1_PCIE_OUTSTAND_PAGE_REQ_CAPACITY_BASE_IDX                                 5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_OUTSTAND_PAGE_REQ_ALLOC                                             0x3fff808000b3
#define regBIF_CFG_DEV0_EPF0_1_PCIE_OUTSTAND_PAGE_REQ_ALLOC_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_PASID_ENH_CAP_LIST                                                  0x3fff808000b4
#define regBIF_CFG_DEV0_EPF0_1_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_PASID_CAP                                                           0x3fff808000b5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_PASID_CAP_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_PASID_CNTL                                                          0x3fff808000b5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_PASID_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_MC_ENH_CAP_LIST                                                     0x3fff808000bc
#define regBIF_CFG_DEV0_EPF0_1_PCIE_MC_ENH_CAP_LIST_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_MC_CAP                                                              0x3fff808000bd
#define regBIF_CFG_DEV0_EPF0_1_PCIE_MC_CAP_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_MC_CNTL                                                             0x3fff808000bd
#define regBIF_CFG_DEV0_EPF0_1_PCIE_MC_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_MC_ADDR0                                                            0x3fff808000be
#define regBIF_CFG_DEV0_EPF0_1_PCIE_MC_ADDR0_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_MC_ADDR1                                                            0x3fff808000bf
#define regBIF_CFG_DEV0_EPF0_1_PCIE_MC_ADDR1_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_MC_RCV0                                                             0x3fff808000c0
#define regBIF_CFG_DEV0_EPF0_1_PCIE_MC_RCV0_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_MC_RCV1                                                             0x3fff808000c1
#define regBIF_CFG_DEV0_EPF0_1_PCIE_MC_RCV1_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_MC_BLOCK_ALL0                                                       0x3fff808000c2
#define regBIF_CFG_DEV0_EPF0_1_PCIE_MC_BLOCK_ALL0_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_MC_BLOCK_ALL1                                                       0x3fff808000c3
#define regBIF_CFG_DEV0_EPF0_1_PCIE_MC_BLOCK_ALL1_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_MC_BLOCK_UNTRANSLATED_0                                             0x3fff808000c4
#define regBIF_CFG_DEV0_EPF0_1_PCIE_MC_BLOCK_UNTRANSLATED_0_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_MC_BLOCK_UNTRANSLATED_1                                             0x3fff808000c5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_MC_BLOCK_UNTRANSLATED_1_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LTR_ENH_CAP_LIST                                                    0x3fff808000c8
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LTR_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LTR_CAP                                                             0x3fff808000c9
#define regBIF_CFG_DEV0_EPF0_1_PCIE_LTR_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_ARI_ENH_CAP_LIST                                                    0x3fff808000ca
#define regBIF_CFG_DEV0_EPF0_1_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_ARI_CAP                                                             0x3fff808000cb
#define regBIF_CFG_DEV0_EPF0_1_PCIE_ARI_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_ARI_CNTL                                                            0x3fff808000cb
#define regBIF_CFG_DEV0_EPF0_1_PCIE_ARI_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_ENH_CAP_LIST                                                  0x3fff808000cc
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_CAP                                                           0x3fff808000cd
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_CAP_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_CONTROL                                                       0x3fff808000ce
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_CONTROL_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_STATUS                                                        0x3fff808000ce
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_STATUS_BASE_IDX                                               5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_INITIAL_VFS                                                   0x3fff808000cf
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_INITIAL_VFS_BASE_IDX                                          5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_TOTAL_VFS                                                     0x3fff808000cf
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_TOTAL_VFS_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_NUM_VFS                                                       0x3fff808000d0
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_NUM_VFS_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_FUNC_DEP_LINK                                                 0x3fff808000d0
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_FUNC_DEP_LINK_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_FIRST_VF_OFFSET                                               0x3fff808000d1
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_FIRST_VF_OFFSET_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_STRIDE                                                     0x3fff808000d1
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_STRIDE_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_DEVICE_ID                                                  0x3fff808000d2
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_DEVICE_ID_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_SUPPORTED_PAGE_SIZE                                           0x3fff808000d3
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_SUPPORTED_PAGE_SIZE_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_SYSTEM_PAGE_SIZE                                              0x3fff808000d4
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_SYSTEM_PAGE_SIZE_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_0                                                0x3fff808000d5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_0_BASE_IDX                                       5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_1                                                0x3fff808000d6
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_1_BASE_IDX                                       5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_2                                                0x3fff808000d7
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_2_BASE_IDX                                       5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_3                                                0x3fff808000d8
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_3_BASE_IDX                                       5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_4                                                0x3fff808000d9
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_4_BASE_IDX                                       5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_5                                                0x3fff808000da
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_5_BASE_IDX                                       5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET                               0x3fff808000db
#define regBIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_TPH_REQR_ENH_CAP_LIST                                               0x3fff808000dc
#define regBIF_CFG_DEV0_EPF0_1_PCIE_TPH_REQR_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_TPH_REQR_CAP                                                        0x3fff808000dd
#define regBIF_CFG_DEV0_EPF0_1_PCIE_TPH_REQR_CAP_BASE_IDX                                               5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_TPH_REQR_CNTL                                                       0x3fff808000de
#define regBIF_CFG_DEV0_EPF0_1_PCIE_TPH_REQR_CNTL_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_DLF_ENH_CAP_LIST                                                    0x3fff80800100
#define regBIF_CFG_DEV0_EPF0_1_PCIE_DLF_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF0_1_DATA_LINK_FEATURE_CAP                                                    0x3fff80800101
#define regBIF_CFG_DEV0_EPF0_1_DATA_LINK_FEATURE_CAP_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF0_1_DATA_LINK_FEATURE_STATUS                                                 0x3fff80800102
#define regBIF_CFG_DEV0_EPF0_1_DATA_LINK_FEATURE_STATUS_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_PHY_16GT_ENH_CAP_LIST                                               0x3fff80800104
#define regBIF_CFG_DEV0_EPF0_1_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF0_1_LINK_CAP_16GT                                                            0x3fff80800105
#define regBIF_CFG_DEV0_EPF0_1_LINK_CAP_16GT_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF0_1_LINK_CNTL_16GT                                                           0x3fff80800106
#define regBIF_CFG_DEV0_EPF0_1_LINK_CNTL_16GT_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF0_1_LINK_STATUS_16GT                                                         0x3fff80800107
#define regBIF_CFG_DEV0_EPF0_1_LINK_STATUS_16GT_BASE_IDX                                                5
#define regBIF_CFG_DEV0_EPF0_1_LOCAL_PARITY_MISMATCH_STATUS_16GT                                        0x3fff80800108
#define regBIF_CFG_DEV0_EPF0_1_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                               5
#define regBIF_CFG_DEV0_EPF0_1_RTM1_PARITY_MISMATCH_STATUS_16GT                                         0x3fff80800109
#define regBIF_CFG_DEV0_EPF0_1_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                5
#define regBIF_CFG_DEV0_EPF0_1_RTM2_PARITY_MISMATCH_STATUS_16GT                                         0x3fff8080010a
#define regBIF_CFG_DEV0_EPF0_1_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                5
#define regBIF_CFG_DEV0_EPF0_1_LANE_0_EQUALIZATION_CNTL_16GT                                            0x3fff8080010c
#define regBIF_CFG_DEV0_EPF0_1_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_1_LANE_1_EQUALIZATION_CNTL_16GT                                            0x3fff8080010c
#define regBIF_CFG_DEV0_EPF0_1_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_1_LANE_2_EQUALIZATION_CNTL_16GT                                            0x3fff8080010c
#define regBIF_CFG_DEV0_EPF0_1_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_1_LANE_3_EQUALIZATION_CNTL_16GT                                            0x3fff8080010c
#define regBIF_CFG_DEV0_EPF0_1_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_1_LANE_4_EQUALIZATION_CNTL_16GT                                            0x3fff8080010d
#define regBIF_CFG_DEV0_EPF0_1_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_1_LANE_5_EQUALIZATION_CNTL_16GT                                            0x3fff8080010d
#define regBIF_CFG_DEV0_EPF0_1_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_1_LANE_6_EQUALIZATION_CNTL_16GT                                            0x3fff8080010d
#define regBIF_CFG_DEV0_EPF0_1_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_1_LANE_7_EQUALIZATION_CNTL_16GT                                            0x3fff8080010d
#define regBIF_CFG_DEV0_EPF0_1_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_1_LANE_8_EQUALIZATION_CNTL_16GT                                            0x3fff8080010e
#define regBIF_CFG_DEV0_EPF0_1_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_1_LANE_9_EQUALIZATION_CNTL_16GT                                            0x3fff8080010e
#define regBIF_CFG_DEV0_EPF0_1_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_1_LANE_10_EQUALIZATION_CNTL_16GT                                           0x3fff8080010e
#define regBIF_CFG_DEV0_EPF0_1_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF0_1_LANE_11_EQUALIZATION_CNTL_16GT                                           0x3fff8080010e
#define regBIF_CFG_DEV0_EPF0_1_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF0_1_LANE_12_EQUALIZATION_CNTL_16GT                                           0x3fff8080010f
#define regBIF_CFG_DEV0_EPF0_1_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF0_1_LANE_13_EQUALIZATION_CNTL_16GT                                           0x3fff8080010f
#define regBIF_CFG_DEV0_EPF0_1_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF0_1_LANE_14_EQUALIZATION_CNTL_16GT                                           0x3fff8080010f
#define regBIF_CFG_DEV0_EPF0_1_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF0_1_LANE_15_EQUALIZATION_CNTL_16GT                                           0x3fff8080010f
#define regBIF_CFG_DEV0_EPF0_1_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_MARGINING_ENH_CAP_LIST                                              0x3fff80800110
#define regBIF_CFG_DEV0_EPF0_1_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF0_1_MARGINING_PORT_CAP                                                       0x3fff80800111
#define regBIF_CFG_DEV0_EPF0_1_MARGINING_PORT_CAP_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF0_1_MARGINING_PORT_STATUS                                                    0x3fff80800111
#define regBIF_CFG_DEV0_EPF0_1_MARGINING_PORT_STATUS_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF0_1_LANE_0_MARGINING_LANE_CNTL                                               0x3fff80800112
#define regBIF_CFG_DEV0_EPF0_1_LANE_0_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF0_1_LANE_0_MARGINING_LANE_STATUS                                             0x3fff80800112
#define regBIF_CFG_DEV0_EPF0_1_LANE_0_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF0_1_LANE_1_MARGINING_LANE_CNTL                                               0x3fff80800113
#define regBIF_CFG_DEV0_EPF0_1_LANE_1_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF0_1_LANE_1_MARGINING_LANE_STATUS                                             0x3fff80800113
#define regBIF_CFG_DEV0_EPF0_1_LANE_1_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF0_1_LANE_2_MARGINING_LANE_CNTL                                               0x3fff80800114
#define regBIF_CFG_DEV0_EPF0_1_LANE_2_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF0_1_LANE_2_MARGINING_LANE_STATUS                                             0x3fff80800114
#define regBIF_CFG_DEV0_EPF0_1_LANE_2_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF0_1_LANE_3_MARGINING_LANE_CNTL                                               0x3fff80800115
#define regBIF_CFG_DEV0_EPF0_1_LANE_3_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF0_1_LANE_3_MARGINING_LANE_STATUS                                             0x3fff80800115
#define regBIF_CFG_DEV0_EPF0_1_LANE_3_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF0_1_LANE_4_MARGINING_LANE_CNTL                                               0x3fff80800116
#define regBIF_CFG_DEV0_EPF0_1_LANE_4_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF0_1_LANE_4_MARGINING_LANE_STATUS                                             0x3fff80800116
#define regBIF_CFG_DEV0_EPF0_1_LANE_4_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF0_1_LANE_5_MARGINING_LANE_CNTL                                               0x3fff80800117
#define regBIF_CFG_DEV0_EPF0_1_LANE_5_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF0_1_LANE_5_MARGINING_LANE_STATUS                                             0x3fff80800117
#define regBIF_CFG_DEV0_EPF0_1_LANE_5_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF0_1_LANE_6_MARGINING_LANE_CNTL                                               0x3fff80800118
#define regBIF_CFG_DEV0_EPF0_1_LANE_6_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF0_1_LANE_6_MARGINING_LANE_STATUS                                             0x3fff80800118
#define regBIF_CFG_DEV0_EPF0_1_LANE_6_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF0_1_LANE_7_MARGINING_LANE_CNTL                                               0x3fff80800119
#define regBIF_CFG_DEV0_EPF0_1_LANE_7_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF0_1_LANE_7_MARGINING_LANE_STATUS                                             0x3fff80800119
#define regBIF_CFG_DEV0_EPF0_1_LANE_7_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF0_1_LANE_8_MARGINING_LANE_CNTL                                               0x3fff8080011a
#define regBIF_CFG_DEV0_EPF0_1_LANE_8_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF0_1_LANE_8_MARGINING_LANE_STATUS                                             0x3fff8080011a
#define regBIF_CFG_DEV0_EPF0_1_LANE_8_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF0_1_LANE_9_MARGINING_LANE_CNTL                                               0x3fff8080011b
#define regBIF_CFG_DEV0_EPF0_1_LANE_9_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF0_1_LANE_9_MARGINING_LANE_STATUS                                             0x3fff8080011b
#define regBIF_CFG_DEV0_EPF0_1_LANE_9_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF0_1_LANE_10_MARGINING_LANE_CNTL                                              0x3fff8080011c
#define regBIF_CFG_DEV0_EPF0_1_LANE_10_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF0_1_LANE_10_MARGINING_LANE_STATUS                                            0x3fff8080011c
#define regBIF_CFG_DEV0_EPF0_1_LANE_10_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_1_LANE_11_MARGINING_LANE_CNTL                                              0x3fff8080011d
#define regBIF_CFG_DEV0_EPF0_1_LANE_11_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF0_1_LANE_11_MARGINING_LANE_STATUS                                            0x3fff8080011d
#define regBIF_CFG_DEV0_EPF0_1_LANE_11_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_1_LANE_12_MARGINING_LANE_CNTL                                              0x3fff8080011e
#define regBIF_CFG_DEV0_EPF0_1_LANE_12_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF0_1_LANE_12_MARGINING_LANE_STATUS                                            0x3fff8080011e
#define regBIF_CFG_DEV0_EPF0_1_LANE_12_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_1_LANE_13_MARGINING_LANE_CNTL                                              0x3fff8080011f
#define regBIF_CFG_DEV0_EPF0_1_LANE_13_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF0_1_LANE_13_MARGINING_LANE_STATUS                                            0x3fff8080011f
#define regBIF_CFG_DEV0_EPF0_1_LANE_13_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_1_LANE_14_MARGINING_LANE_CNTL                                              0x3fff80800120
#define regBIF_CFG_DEV0_EPF0_1_LANE_14_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF0_1_LANE_14_MARGINING_LANE_STATUS                                            0x3fff80800120
#define regBIF_CFG_DEV0_EPF0_1_LANE_14_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_1_LANE_15_MARGINING_LANE_CNTL                                              0x3fff80800121
#define regBIF_CFG_DEV0_EPF0_1_LANE_15_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF0_1_LANE_15_MARGINING_LANE_STATUS                                            0x3fff80800121
#define regBIF_CFG_DEV0_EPF0_1_LANE_15_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST                                          0x3fff80800130
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST_BASE_IDX                                 5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR1_CAP                                                  0x3fff80800131
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR1_CAP_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR1_CNTL                                                 0x3fff80800132
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR1_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR2_CAP                                                  0x3fff80800133
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR2_CAP_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR2_CNTL                                                 0x3fff80800134
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR2_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR3_CAP                                                  0x3fff80800135
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR3_CAP_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR3_CNTL                                                 0x3fff80800136
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR3_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR4_CAP                                                  0x3fff80800137
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR4_CAP_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR4_CNTL                                                 0x3fff80800138
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR4_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR5_CAP                                                  0x3fff80800139
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR5_CAP_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR5_CNTL                                                 0x3fff8080013a
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR5_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR6_CAP                                                  0x3fff8080013b
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR6_CAP_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR6_CNTL                                                 0x3fff8080013c
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VF_RESIZE_BAR6_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV                                 0x3fff80800140
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV_BASE_IDX                        5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV                                          0x3fff80800141
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_BASE_IDX                                 5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SRIOV_SHADOW                             0x3fff80800142
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SRIOV_SHADOW_BASE_IDX                    5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_ENABLE                              0x3fff80800143
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_ENABLE_BASE_IDX                     5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_STATUS                              0x3fff80800144
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_STATUS_BASE_IDX                     5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_RESET_CONTROL                            0x3fff80800145
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_RESET_CONTROL_BASE_IDX                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0                            0x3fff80800146
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0_BASE_IDX                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1                            0x3fff80800147
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1_BASE_IDX                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW2                            0x3fff80800148
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW2_BASE_IDX                   5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_CONTEXT                                  0x3fff80800149
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_CONTEXT_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_TOTAL_FB                                 0x3fff8080014a
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_TOTAL_FB_BASE_IDX                        5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_OFFSETS                                  0x3fff8080014b
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_OFFSETS_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_REGION                                   0x3fff8080014c
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_REGION_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_P2P_OVER_XGMI_ENABLE                     0x3fff8080014d
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_P2P_OVER_XGMI_ENABLE_BASE_IDX            5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF0_FB                                   0x3fff8080014e
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF0_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF1_FB                                   0x3fff8080014f
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF1_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF2_FB                                   0x3fff80800150
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF2_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF3_FB                                   0x3fff80800151
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF3_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB                                   0x3fff80800152
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB                                   0x3fff80800153
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB                                   0x3fff80800154
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB                                   0x3fff80800155
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF8_FB                                   0x3fff80800156
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF8_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF9_FB                                   0x3fff80800157
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF9_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF10_FB                                  0x3fff80800158
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF10_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB                                  0x3fff80800159
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB                                  0x3fff8080015a
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB                                  0x3fff8080015b
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB                                  0x3fff8080015c
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB                                  0x3fff8080015d
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF16_FB                                  0x3fff8080015e
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF16_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF17_FB                                  0x3fff8080015f
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF17_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF18_FB                                  0x3fff80800160
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF18_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF19_FB                                  0x3fff80800161
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF19_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF20_FB                                  0x3fff80800162
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF20_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF21_FB                                  0x3fff80800163
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF21_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF22_FB                                  0x3fff80800164
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF22_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF23_FB                                  0x3fff80800165
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF23_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF24_FB                                  0x3fff80800166
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF24_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF25_FB                                  0x3fff80800167
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF25_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF26_FB                                  0x3fff80800168
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF26_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF27_FB                                  0x3fff80800169
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF27_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF28_FB                                  0x3fff8080016a
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF28_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF29_FB                                  0x3fff8080016b
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF29_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF30_FB                                  0x3fff8080016c
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF30_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW0                               0x3fff80800170
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW0_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW1                               0x3fff80800171
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW1_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW2                               0x3fff80800172
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW2_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW3                               0x3fff80800173
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW3_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW4                               0x3fff80800174
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW4_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW5                               0x3fff80800175
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW5_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW6                               0x3fff80800176
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW6_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW7                               0x3fff80800177
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW7_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW8                               0x3fff80800178
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW8_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW0                               0x3fff8080017c
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW0_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW1                               0x3fff8080017d
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW1_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW2                               0x3fff8080017e
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW2_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW3                               0x3fff8080017f
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW3_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW4                               0x3fff80800180
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW4_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW5                               0x3fff80800181
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW5_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW6                               0x3fff80800182
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW6_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW7                               0x3fff80800183
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW7_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW8                               0x3fff80800184
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW8_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0                               0x3fff80800188
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1                               0x3fff80800189
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW2                               0x3fff8080018a
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW2_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3                               0x3fff8080018b
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4                               0x3fff8080018c
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5                               0x3fff8080018d
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6                               0x3fff8080018e
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7                               0x3fff8080018f
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8                               0x3fff80800190
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW0                              0x3fff80800194
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW0_BASE_IDX                     5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW1                              0x3fff80800195
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW1_BASE_IDX                     5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW2                              0x3fff80800196
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW2_BASE_IDX                     5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW3                              0x3fff80800197
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW3_BASE_IDX                     5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW4                              0x3fff80800198
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW4_BASE_IDX                     5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW5                              0x3fff80800199
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW5_BASE_IDX                     5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW6                              0x3fff8080019a
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW6_BASE_IDX                     5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW7                              0x3fff8080019b
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW7_BASE_IDX                     5
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW8                              0x3fff8080019c
#define regBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW8_BASE_IDX                     5


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf1_bifcfgdecp
// base address: 0xfffe12101000
#define regBIF_CFG_DEV0_EPF1_1_VENDOR_ID                                                                0x3fff80800400
#define regBIF_CFG_DEV0_EPF1_1_VENDOR_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF1_1_DEVICE_ID                                                                0x3fff80800400
#define regBIF_CFG_DEV0_EPF1_1_DEVICE_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF1_1_COMMAND                                                                  0x3fff80800401
#define regBIF_CFG_DEV0_EPF1_1_COMMAND_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF1_1_STATUS                                                                   0x3fff80800401
#define regBIF_CFG_DEV0_EPF1_1_STATUS_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_EPF1_1_REVISION_ID                                                              0x3fff80800402
#define regBIF_CFG_DEV0_EPF1_1_REVISION_ID_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF1_1_PROG_INTERFACE                                                           0x3fff80800402
#define regBIF_CFG_DEV0_EPF1_1_PROG_INTERFACE_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF1_1_SUB_CLASS                                                                0x3fff80800402
#define regBIF_CFG_DEV0_EPF1_1_SUB_CLASS_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF1_1_BASE_CLASS                                                               0x3fff80800402
#define regBIF_CFG_DEV0_EPF1_1_BASE_CLASS_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF1_1_CACHE_LINE                                                               0x3fff80800403
#define regBIF_CFG_DEV0_EPF1_1_CACHE_LINE_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF1_1_LATENCY                                                                  0x3fff80800403
#define regBIF_CFG_DEV0_EPF1_1_LATENCY_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF1_1_HEADER                                                                   0x3fff80800403
#define regBIF_CFG_DEV0_EPF1_1_HEADER_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_EPF1_1_BIST                                                                     0x3fff80800403
#define regBIF_CFG_DEV0_EPF1_1_BIST_BASE_IDX                                                            5
#define regBIF_CFG_DEV0_EPF1_1_BASE_ADDR_1                                                              0x3fff80800404
#define regBIF_CFG_DEV0_EPF1_1_BASE_ADDR_1_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF1_1_BASE_ADDR_2                                                              0x3fff80800405
#define regBIF_CFG_DEV0_EPF1_1_BASE_ADDR_2_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF1_1_BASE_ADDR_3                                                              0x3fff80800406
#define regBIF_CFG_DEV0_EPF1_1_BASE_ADDR_3_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF1_1_BASE_ADDR_4                                                              0x3fff80800407
#define regBIF_CFG_DEV0_EPF1_1_BASE_ADDR_4_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF1_1_BASE_ADDR_5                                                              0x3fff80800408
#define regBIF_CFG_DEV0_EPF1_1_BASE_ADDR_5_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF1_1_BASE_ADDR_6                                                              0x3fff80800409
#define regBIF_CFG_DEV0_EPF1_1_BASE_ADDR_6_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF1_1_CARDBUS_CIS_PTR                                                          0x3fff8080040a
#define regBIF_CFG_DEV0_EPF1_1_CARDBUS_CIS_PTR_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF1_1_ADAPTER_ID                                                               0x3fff8080040b
#define regBIF_CFG_DEV0_EPF1_1_ADAPTER_ID_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF1_1_ROM_BASE_ADDR                                                            0x3fff8080040c
#define regBIF_CFG_DEV0_EPF1_1_ROM_BASE_ADDR_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_1_CAP_PTR                                                                  0x3fff8080040d
#define regBIF_CFG_DEV0_EPF1_1_CAP_PTR_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF1_1_INTERRUPT_LINE                                                           0x3fff8080040f
#define regBIF_CFG_DEV0_EPF1_1_INTERRUPT_LINE_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF1_1_INTERRUPT_PIN                                                            0x3fff8080040f
#define regBIF_CFG_DEV0_EPF1_1_INTERRUPT_PIN_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_1_MIN_GRANT                                                                0x3fff8080040f
#define regBIF_CFG_DEV0_EPF1_1_MIN_GRANT_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF1_1_MAX_LATENCY                                                              0x3fff8080040f
#define regBIF_CFG_DEV0_EPF1_1_MAX_LATENCY_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF1_1_VENDOR_CAP_LIST                                                          0x3fff80800412
#define regBIF_CFG_DEV0_EPF1_1_VENDOR_CAP_LIST_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF1_1_ADAPTER_ID_W                                                             0x3fff80800413
#define regBIF_CFG_DEV0_EPF1_1_ADAPTER_ID_W_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF1_1_PMI_CAP_LIST                                                             0x3fff80800414
#define regBIF_CFG_DEV0_EPF1_1_PMI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF1_1_PMI_CAP                                                                  0x3fff80800414
#define regBIF_CFG_DEV0_EPF1_1_PMI_CAP_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF1_1_PMI_STATUS_CNTL                                                          0x3fff80800415
#define regBIF_CFG_DEV0_EPF1_1_PMI_STATUS_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_CAP_LIST                                                            0x3fff80800419
#define regBIF_CFG_DEV0_EPF1_1_PCIE_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_CAP                                                                 0x3fff80800419
#define regBIF_CFG_DEV0_EPF1_1_PCIE_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF1_1_DEVICE_CAP                                                               0x3fff8080041a
#define regBIF_CFG_DEV0_EPF1_1_DEVICE_CAP_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF1_1_DEVICE_CNTL                                                              0x3fff8080041b
#define regBIF_CFG_DEV0_EPF1_1_DEVICE_CNTL_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF1_1_DEVICE_STATUS                                                            0x3fff8080041b
#define regBIF_CFG_DEV0_EPF1_1_DEVICE_STATUS_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_1_LINK_CAP                                                                 0x3fff8080041c
#define regBIF_CFG_DEV0_EPF1_1_LINK_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF1_1_LINK_CNTL                                                                0x3fff8080041d
#define regBIF_CFG_DEV0_EPF1_1_LINK_CNTL_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF1_1_LINK_STATUS                                                              0x3fff8080041d
#define regBIF_CFG_DEV0_EPF1_1_LINK_STATUS_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF1_1_DEVICE_CAP2                                                              0x3fff80800422
#define regBIF_CFG_DEV0_EPF1_1_DEVICE_CAP2_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF1_1_DEVICE_CNTL2                                                             0x3fff80800423
#define regBIF_CFG_DEV0_EPF1_1_DEVICE_CNTL2_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF1_1_DEVICE_STATUS2                                                           0x3fff80800423
#define regBIF_CFG_DEV0_EPF1_1_DEVICE_STATUS2_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF1_1_LINK_CAP2                                                                0x3fff80800424
#define regBIF_CFG_DEV0_EPF1_1_LINK_CAP2_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF1_1_LINK_CNTL2                                                               0x3fff80800425
#define regBIF_CFG_DEV0_EPF1_1_LINK_CNTL2_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF1_1_LINK_STATUS2                                                             0x3fff80800425
#define regBIF_CFG_DEV0_EPF1_1_LINK_STATUS2_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF1_1_MSI_CAP_LIST                                                             0x3fff80800428
#define regBIF_CFG_DEV0_EPF1_1_MSI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF1_1_MSI_MSG_CNTL                                                             0x3fff80800428
#define regBIF_CFG_DEV0_EPF1_1_MSI_MSG_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF1_1_MSI_MSG_ADDR_LO                                                          0x3fff80800429
#define regBIF_CFG_DEV0_EPF1_1_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF1_1_MSI_MSG_ADDR_HI                                                          0x3fff8080042a
#define regBIF_CFG_DEV0_EPF1_1_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF1_1_MSI_MSG_DATA                                                             0x3fff8080042a
#define regBIF_CFG_DEV0_EPF1_1_MSI_MSG_DATA_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF1_1_MSI_EXT_MSG_DATA                                                         0x3fff8080042a
#define regBIF_CFG_DEV0_EPF1_1_MSI_EXT_MSG_DATA_BASE_IDX                                                5
#define regBIF_CFG_DEV0_EPF1_1_MSI_MASK                                                                 0x3fff8080042b
#define regBIF_CFG_DEV0_EPF1_1_MSI_MASK_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF1_1_MSI_MSG_DATA_64                                                          0x3fff8080042b
#define regBIF_CFG_DEV0_EPF1_1_MSI_MSG_DATA_64_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF1_1_MSI_EXT_MSG_DATA_64                                                      0x3fff8080042b
#define regBIF_CFG_DEV0_EPF1_1_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF1_1_MSI_MASK_64                                                              0x3fff8080042c
#define regBIF_CFG_DEV0_EPF1_1_MSI_MASK_64_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF1_1_MSI_PENDING                                                              0x3fff8080042c
#define regBIF_CFG_DEV0_EPF1_1_MSI_PENDING_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF1_1_MSI_PENDING_64                                                           0x3fff8080042d
#define regBIF_CFG_DEV0_EPF1_1_MSI_PENDING_64_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF1_1_MSIX_CAP_LIST                                                            0x3fff80800430
#define regBIF_CFG_DEV0_EPF1_1_MSIX_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_1_MSIX_MSG_CNTL                                                            0x3fff80800430
#define regBIF_CFG_DEV0_EPF1_1_MSIX_MSG_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_1_MSIX_TABLE                                                               0x3fff80800431
#define regBIF_CFG_DEV0_EPF1_1_MSIX_TABLE_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF1_1_MSIX_PBA                                                                 0x3fff80800432
#define regBIF_CFG_DEV0_EPF1_1_MSIX_PBA_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x3fff80800440
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR                                                 0x3fff80800441
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC1                                                    0x3fff80800442
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC2                                                    0x3fff80800443
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VC_ENH_CAP_LIST                                                     0x3fff80800444
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VC_ENH_CAP_LIST_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_PORT_VC_CAP_REG1                                                    0x3fff80800445
#define regBIF_CFG_DEV0_EPF1_1_PCIE_PORT_VC_CAP_REG1_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_PORT_VC_CAP_REG2                                                    0x3fff80800446
#define regBIF_CFG_DEV0_EPF1_1_PCIE_PORT_VC_CAP_REG2_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_PORT_VC_CNTL                                                        0x3fff80800447
#define regBIF_CFG_DEV0_EPF1_1_PCIE_PORT_VC_CNTL_BASE_IDX                                               5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_PORT_VC_STATUS                                                      0x3fff80800447
#define regBIF_CFG_DEV0_EPF1_1_PCIE_PORT_VC_STATUS_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VC0_RESOURCE_CAP                                                    0x3fff80800448
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VC0_RESOURCE_CAP_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VC0_RESOURCE_CNTL                                                   0x3fff80800449
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VC0_RESOURCE_CNTL_BASE_IDX                                          5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VC0_RESOURCE_STATUS                                                 0x3fff8080044a
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VC0_RESOURCE_STATUS_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VC1_RESOURCE_CAP                                                    0x3fff8080044b
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VC1_RESOURCE_CAP_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VC1_RESOURCE_CNTL                                                   0x3fff8080044c
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VC1_RESOURCE_CNTL_BASE_IDX                                          5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VC1_RESOURCE_STATUS                                                 0x3fff8080044d
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VC1_RESOURCE_STATUS_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                         0x3fff80800450
#define regBIF_CFG_DEV0_EPF1_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX                                5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_DEV_SERIAL_NUM_DW1                                                  0x3fff80800451
#define regBIF_CFG_DEV0_EPF1_1_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_DEV_SERIAL_NUM_DW2                                                  0x3fff80800452
#define regBIF_CFG_DEV0_EPF1_1_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x3fff80800454
#define regBIF_CFG_DEV0_EPF1_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_UNCORR_ERR_STATUS                                                   0x3fff80800455
#define regBIF_CFG_DEV0_EPF1_1_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_UNCORR_ERR_MASK                                                     0x3fff80800456
#define regBIF_CFG_DEV0_EPF1_1_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_UNCORR_ERR_SEVERITY                                                 0x3fff80800457
#define regBIF_CFG_DEV0_EPF1_1_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_CORR_ERR_STATUS                                                     0x3fff80800458
#define regBIF_CFG_DEV0_EPF1_1_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_CORR_ERR_MASK                                                       0x3fff80800459
#define regBIF_CFG_DEV0_EPF1_1_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_ADV_ERR_CAP_CNTL                                                    0x3fff8080045a
#define regBIF_CFG_DEV0_EPF1_1_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_HDR_LOG0                                                            0x3fff8080045b
#define regBIF_CFG_DEV0_EPF1_1_PCIE_HDR_LOG0_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_HDR_LOG1                                                            0x3fff8080045c
#define regBIF_CFG_DEV0_EPF1_1_PCIE_HDR_LOG1_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_HDR_LOG2                                                            0x3fff8080045d
#define regBIF_CFG_DEV0_EPF1_1_PCIE_HDR_LOG2_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_HDR_LOG3                                                            0x3fff8080045e
#define regBIF_CFG_DEV0_EPF1_1_PCIE_HDR_LOG3_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG0                                                     0x3fff80800462
#define regBIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG1                                                     0x3fff80800463
#define regBIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG2                                                     0x3fff80800464
#define regBIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG3                                                     0x3fff80800465
#define regBIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_BAR_ENH_CAP_LIST                                                    0x3fff80800480
#define regBIF_CFG_DEV0_EPF1_1_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_BAR1_CAP                                                            0x3fff80800481
#define regBIF_CFG_DEV0_EPF1_1_PCIE_BAR1_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_BAR1_CNTL                                                           0x3fff80800482
#define regBIF_CFG_DEV0_EPF1_1_PCIE_BAR1_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_BAR2_CAP                                                            0x3fff80800483
#define regBIF_CFG_DEV0_EPF1_1_PCIE_BAR2_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_BAR2_CNTL                                                           0x3fff80800484
#define regBIF_CFG_DEV0_EPF1_1_PCIE_BAR2_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_BAR3_CAP                                                            0x3fff80800485
#define regBIF_CFG_DEV0_EPF1_1_PCIE_BAR3_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_BAR3_CNTL                                                           0x3fff80800486
#define regBIF_CFG_DEV0_EPF1_1_PCIE_BAR3_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_BAR4_CAP                                                            0x3fff80800487
#define regBIF_CFG_DEV0_EPF1_1_PCIE_BAR4_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_BAR4_CNTL                                                           0x3fff80800488
#define regBIF_CFG_DEV0_EPF1_1_PCIE_BAR4_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_BAR5_CAP                                                            0x3fff80800489
#define regBIF_CFG_DEV0_EPF1_1_PCIE_BAR5_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_BAR5_CNTL                                                           0x3fff8080048a
#define regBIF_CFG_DEV0_EPF1_1_PCIE_BAR5_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_BAR6_CAP                                                            0x3fff8080048b
#define regBIF_CFG_DEV0_EPF1_1_PCIE_BAR6_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_BAR6_CNTL                                                           0x3fff8080048c
#define regBIF_CFG_DEV0_EPF1_1_PCIE_BAR6_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x3fff80800490
#define regBIF_CFG_DEV0_EPF1_1_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_PWR_BUDGET_DATA_SELECT                                              0x3fff80800491
#define regBIF_CFG_DEV0_EPF1_1_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_PWR_BUDGET_DATA                                                     0x3fff80800492
#define regBIF_CFG_DEV0_EPF1_1_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_PWR_BUDGET_CAP                                                      0x3fff80800493
#define regBIF_CFG_DEV0_EPF1_1_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_DPA_ENH_CAP_LIST                                                    0x3fff80800494
#define regBIF_CFG_DEV0_EPF1_1_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_DPA_CAP                                                             0x3fff80800495
#define regBIF_CFG_DEV0_EPF1_1_PCIE_DPA_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_DPA_LATENCY_INDICATOR                                               0x3fff80800496
#define regBIF_CFG_DEV0_EPF1_1_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_DPA_STATUS                                                          0x3fff80800497
#define regBIF_CFG_DEV0_EPF1_1_PCIE_DPA_STATUS_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_DPA_CNTL                                                            0x3fff80800497
#define regBIF_CFG_DEV0_EPF1_1_PCIE_DPA_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x3fff80800498
#define regBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x3fff80800498
#define regBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x3fff80800498
#define regBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x3fff80800498
#define regBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x3fff80800499
#define regBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x3fff80800499
#define regBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x3fff80800499
#define regBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x3fff80800499
#define regBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SECONDARY_ENH_CAP_LIST                                              0x3fff8080049c
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LINK_CNTL3                                                          0x3fff8080049d
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LINK_CNTL3_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LANE_ERROR_STATUS                                                   0x3fff8080049e
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LANE_ERROR_STATUS_BASE_IDX                                          5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LANE_0_EQUALIZATION_CNTL                                            0x3fff8080049f
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LANE_1_EQUALIZATION_CNTL                                            0x3fff8080049f
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LANE_2_EQUALIZATION_CNTL                                            0x3fff808004a0
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LANE_3_EQUALIZATION_CNTL                                            0x3fff808004a0
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LANE_4_EQUALIZATION_CNTL                                            0x3fff808004a1
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LANE_5_EQUALIZATION_CNTL                                            0x3fff808004a1
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LANE_6_EQUALIZATION_CNTL                                            0x3fff808004a2
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LANE_7_EQUALIZATION_CNTL                                            0x3fff808004a2
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LANE_8_EQUALIZATION_CNTL                                            0x3fff808004a3
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LANE_9_EQUALIZATION_CNTL                                            0x3fff808004a3
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LANE_10_EQUALIZATION_CNTL                                           0x3fff808004a4
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LANE_11_EQUALIZATION_CNTL                                           0x3fff808004a4
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LANE_12_EQUALIZATION_CNTL                                           0x3fff808004a5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LANE_13_EQUALIZATION_CNTL                                           0x3fff808004a5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LANE_14_EQUALIZATION_CNTL                                           0x3fff808004a6
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LANE_15_EQUALIZATION_CNTL                                           0x3fff808004a6
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_ACS_ENH_CAP_LIST                                                    0x3fff808004a8
#define regBIF_CFG_DEV0_EPF1_1_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_ACS_CAP                                                             0x3fff808004a9
#define regBIF_CFG_DEV0_EPF1_1_PCIE_ACS_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_ACS_CNTL                                                            0x3fff808004a9
#define regBIF_CFG_DEV0_EPF1_1_PCIE_ACS_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_ATS_ENH_CAP_LIST                                                    0x3fff808004ac
#define regBIF_CFG_DEV0_EPF1_1_PCIE_ATS_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_ATS_CAP                                                             0x3fff808004ad
#define regBIF_CFG_DEV0_EPF1_1_PCIE_ATS_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_ATS_CNTL                                                            0x3fff808004ad
#define regBIF_CFG_DEV0_EPF1_1_PCIE_ATS_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_PAGE_REQ_ENH_CAP_LIST                                               0x3fff808004b0
#define regBIF_CFG_DEV0_EPF1_1_PCIE_PAGE_REQ_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_PAGE_REQ_CNTL                                                       0x3fff808004b1
#define regBIF_CFG_DEV0_EPF1_1_PCIE_PAGE_REQ_CNTL_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_PAGE_REQ_STATUS                                                     0x3fff808004b1
#define regBIF_CFG_DEV0_EPF1_1_PCIE_PAGE_REQ_STATUS_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_OUTSTAND_PAGE_REQ_CAPACITY                                          0x3fff808004b2
#define regBIF_CFG_DEV0_EPF1_1_PCIE_OUTSTAND_PAGE_REQ_CAPACITY_BASE_IDX                                 5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_OUTSTAND_PAGE_REQ_ALLOC                                             0x3fff808004b3
#define regBIF_CFG_DEV0_EPF1_1_PCIE_OUTSTAND_PAGE_REQ_ALLOC_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_PASID_ENH_CAP_LIST                                                  0x3fff808004b4
#define regBIF_CFG_DEV0_EPF1_1_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_PASID_CAP                                                           0x3fff808004b5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_PASID_CAP_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_PASID_CNTL                                                          0x3fff808004b5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_PASID_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_MC_ENH_CAP_LIST                                                     0x3fff808004bc
#define regBIF_CFG_DEV0_EPF1_1_PCIE_MC_ENH_CAP_LIST_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_MC_CAP                                                              0x3fff808004bd
#define regBIF_CFG_DEV0_EPF1_1_PCIE_MC_CAP_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_MC_CNTL                                                             0x3fff808004bd
#define regBIF_CFG_DEV0_EPF1_1_PCIE_MC_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_MC_ADDR0                                                            0x3fff808004be
#define regBIF_CFG_DEV0_EPF1_1_PCIE_MC_ADDR0_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_MC_ADDR1                                                            0x3fff808004bf
#define regBIF_CFG_DEV0_EPF1_1_PCIE_MC_ADDR1_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_MC_RCV0                                                             0x3fff808004c0
#define regBIF_CFG_DEV0_EPF1_1_PCIE_MC_RCV0_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_MC_RCV1                                                             0x3fff808004c1
#define regBIF_CFG_DEV0_EPF1_1_PCIE_MC_RCV1_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_ALL0                                                       0x3fff808004c2
#define regBIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_ALL0_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_ALL1                                                       0x3fff808004c3
#define regBIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_ALL1_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_UNTRANSLATED_0                                             0x3fff808004c4
#define regBIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_UNTRANSLATED_0_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_UNTRANSLATED_1                                             0x3fff808004c5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_UNTRANSLATED_1_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LTR_ENH_CAP_LIST                                                    0x3fff808004c8
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LTR_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LTR_CAP                                                             0x3fff808004c9
#define regBIF_CFG_DEV0_EPF1_1_PCIE_LTR_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_ARI_ENH_CAP_LIST                                                    0x3fff808004ca
#define regBIF_CFG_DEV0_EPF1_1_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_ARI_CAP                                                             0x3fff808004cb
#define regBIF_CFG_DEV0_EPF1_1_PCIE_ARI_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_ARI_CNTL                                                            0x3fff808004cb
#define regBIF_CFG_DEV0_EPF1_1_PCIE_ARI_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_ENH_CAP_LIST                                                  0x3fff808004cc
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_CAP                                                           0x3fff808004cd
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_CAP_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_CONTROL                                                       0x3fff808004ce
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_CONTROL_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_STATUS                                                        0x3fff808004ce
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_STATUS_BASE_IDX                                               5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_INITIAL_VFS                                                   0x3fff808004cf
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_INITIAL_VFS_BASE_IDX                                          5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_TOTAL_VFS                                                     0x3fff808004cf
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_TOTAL_VFS_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_NUM_VFS                                                       0x3fff808004d0
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_NUM_VFS_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_FUNC_DEP_LINK                                                 0x3fff808004d0
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_FUNC_DEP_LINK_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_FIRST_VF_OFFSET                                               0x3fff808004d1
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_FIRST_VF_OFFSET_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_STRIDE                                                     0x3fff808004d1
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_STRIDE_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_DEVICE_ID                                                  0x3fff808004d2
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_DEVICE_ID_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_SUPPORTED_PAGE_SIZE                                           0x3fff808004d3
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_SUPPORTED_PAGE_SIZE_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_SYSTEM_PAGE_SIZE                                              0x3fff808004d4
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_SYSTEM_PAGE_SIZE_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_0                                                0x3fff808004d5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_0_BASE_IDX                                       5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_1                                                0x3fff808004d6
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_1_BASE_IDX                                       5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_2                                                0x3fff808004d7
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_2_BASE_IDX                                       5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_3                                                0x3fff808004d8
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_3_BASE_IDX                                       5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_4                                                0x3fff808004d9
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_4_BASE_IDX                                       5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_5                                                0x3fff808004da
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_5_BASE_IDX                                       5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET                               0x3fff808004db
#define regBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_TPH_REQR_ENH_CAP_LIST                                               0x3fff808004dc
#define regBIF_CFG_DEV0_EPF1_1_PCIE_TPH_REQR_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_TPH_REQR_CAP                                                        0x3fff808004dd
#define regBIF_CFG_DEV0_EPF1_1_PCIE_TPH_REQR_CAP_BASE_IDX                                               5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_TPH_REQR_CNTL                                                       0x3fff808004de
#define regBIF_CFG_DEV0_EPF1_1_PCIE_TPH_REQR_CNTL_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_DLF_ENH_CAP_LIST                                                    0x3fff80800500
#define regBIF_CFG_DEV0_EPF1_1_PCIE_DLF_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF1_1_DATA_LINK_FEATURE_CAP                                                    0x3fff80800501
#define regBIF_CFG_DEV0_EPF1_1_DATA_LINK_FEATURE_CAP_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF1_1_DATA_LINK_FEATURE_STATUS                                                 0x3fff80800502
#define regBIF_CFG_DEV0_EPF1_1_DATA_LINK_FEATURE_STATUS_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_PHY_16GT_ENH_CAP_LIST                                               0x3fff80800504
#define regBIF_CFG_DEV0_EPF1_1_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF1_1_LINK_CAP_16GT                                                            0x3fff80800505
#define regBIF_CFG_DEV0_EPF1_1_LINK_CAP_16GT_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF1_1_LINK_CNTL_16GT                                                           0x3fff80800506
#define regBIF_CFG_DEV0_EPF1_1_LINK_CNTL_16GT_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF1_1_LINK_STATUS_16GT                                                         0x3fff80800507
#define regBIF_CFG_DEV0_EPF1_1_LINK_STATUS_16GT_BASE_IDX                                                5
#define regBIF_CFG_DEV0_EPF1_1_LOCAL_PARITY_MISMATCH_STATUS_16GT                                        0x3fff80800508
#define regBIF_CFG_DEV0_EPF1_1_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                               5
#define regBIF_CFG_DEV0_EPF1_1_RTM1_PARITY_MISMATCH_STATUS_16GT                                         0x3fff80800509
#define regBIF_CFG_DEV0_EPF1_1_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                5
#define regBIF_CFG_DEV0_EPF1_1_RTM2_PARITY_MISMATCH_STATUS_16GT                                         0x3fff8080050a
#define regBIF_CFG_DEV0_EPF1_1_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                5
#define regBIF_CFG_DEV0_EPF1_1_LANE_0_EQUALIZATION_CNTL_16GT                                            0x3fff8080050c
#define regBIF_CFG_DEV0_EPF1_1_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_1_LANE_1_EQUALIZATION_CNTL_16GT                                            0x3fff8080050c
#define regBIF_CFG_DEV0_EPF1_1_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_1_LANE_2_EQUALIZATION_CNTL_16GT                                            0x3fff8080050c
#define regBIF_CFG_DEV0_EPF1_1_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_1_LANE_3_EQUALIZATION_CNTL_16GT                                            0x3fff8080050c
#define regBIF_CFG_DEV0_EPF1_1_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_1_LANE_4_EQUALIZATION_CNTL_16GT                                            0x3fff8080050d
#define regBIF_CFG_DEV0_EPF1_1_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_1_LANE_5_EQUALIZATION_CNTL_16GT                                            0x3fff8080050d
#define regBIF_CFG_DEV0_EPF1_1_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_1_LANE_6_EQUALIZATION_CNTL_16GT                                            0x3fff8080050d
#define regBIF_CFG_DEV0_EPF1_1_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_1_LANE_7_EQUALIZATION_CNTL_16GT                                            0x3fff8080050d
#define regBIF_CFG_DEV0_EPF1_1_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_1_LANE_8_EQUALIZATION_CNTL_16GT                                            0x3fff8080050e
#define regBIF_CFG_DEV0_EPF1_1_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_1_LANE_9_EQUALIZATION_CNTL_16GT                                            0x3fff8080050e
#define regBIF_CFG_DEV0_EPF1_1_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_1_LANE_10_EQUALIZATION_CNTL_16GT                                           0x3fff8080050e
#define regBIF_CFG_DEV0_EPF1_1_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF1_1_LANE_11_EQUALIZATION_CNTL_16GT                                           0x3fff8080050e
#define regBIF_CFG_DEV0_EPF1_1_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF1_1_LANE_12_EQUALIZATION_CNTL_16GT                                           0x3fff8080050f
#define regBIF_CFG_DEV0_EPF1_1_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF1_1_LANE_13_EQUALIZATION_CNTL_16GT                                           0x3fff8080050f
#define regBIF_CFG_DEV0_EPF1_1_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF1_1_LANE_14_EQUALIZATION_CNTL_16GT                                           0x3fff8080050f
#define regBIF_CFG_DEV0_EPF1_1_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF1_1_LANE_15_EQUALIZATION_CNTL_16GT                                           0x3fff8080050f
#define regBIF_CFG_DEV0_EPF1_1_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_MARGINING_ENH_CAP_LIST                                              0x3fff80800510
#define regBIF_CFG_DEV0_EPF1_1_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF1_1_MARGINING_PORT_CAP                                                       0x3fff80800511
#define regBIF_CFG_DEV0_EPF1_1_MARGINING_PORT_CAP_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF1_1_MARGINING_PORT_STATUS                                                    0x3fff80800511
#define regBIF_CFG_DEV0_EPF1_1_MARGINING_PORT_STATUS_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF1_1_LANE_0_MARGINING_LANE_CNTL                                               0x3fff80800512
#define regBIF_CFG_DEV0_EPF1_1_LANE_0_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF1_1_LANE_0_MARGINING_LANE_STATUS                                             0x3fff80800512
#define regBIF_CFG_DEV0_EPF1_1_LANE_0_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF1_1_LANE_1_MARGINING_LANE_CNTL                                               0x3fff80800513
#define regBIF_CFG_DEV0_EPF1_1_LANE_1_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF1_1_LANE_1_MARGINING_LANE_STATUS                                             0x3fff80800513
#define regBIF_CFG_DEV0_EPF1_1_LANE_1_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF1_1_LANE_2_MARGINING_LANE_CNTL                                               0x3fff80800514
#define regBIF_CFG_DEV0_EPF1_1_LANE_2_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF1_1_LANE_2_MARGINING_LANE_STATUS                                             0x3fff80800514
#define regBIF_CFG_DEV0_EPF1_1_LANE_2_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF1_1_LANE_3_MARGINING_LANE_CNTL                                               0x3fff80800515
#define regBIF_CFG_DEV0_EPF1_1_LANE_3_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF1_1_LANE_3_MARGINING_LANE_STATUS                                             0x3fff80800515
#define regBIF_CFG_DEV0_EPF1_1_LANE_3_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF1_1_LANE_4_MARGINING_LANE_CNTL                                               0x3fff80800516
#define regBIF_CFG_DEV0_EPF1_1_LANE_4_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF1_1_LANE_4_MARGINING_LANE_STATUS                                             0x3fff80800516
#define regBIF_CFG_DEV0_EPF1_1_LANE_4_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF1_1_LANE_5_MARGINING_LANE_CNTL                                               0x3fff80800517
#define regBIF_CFG_DEV0_EPF1_1_LANE_5_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF1_1_LANE_5_MARGINING_LANE_STATUS                                             0x3fff80800517
#define regBIF_CFG_DEV0_EPF1_1_LANE_5_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF1_1_LANE_6_MARGINING_LANE_CNTL                                               0x3fff80800518
#define regBIF_CFG_DEV0_EPF1_1_LANE_6_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF1_1_LANE_6_MARGINING_LANE_STATUS                                             0x3fff80800518
#define regBIF_CFG_DEV0_EPF1_1_LANE_6_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF1_1_LANE_7_MARGINING_LANE_CNTL                                               0x3fff80800519
#define regBIF_CFG_DEV0_EPF1_1_LANE_7_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF1_1_LANE_7_MARGINING_LANE_STATUS                                             0x3fff80800519
#define regBIF_CFG_DEV0_EPF1_1_LANE_7_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF1_1_LANE_8_MARGINING_LANE_CNTL                                               0x3fff8080051a
#define regBIF_CFG_DEV0_EPF1_1_LANE_8_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF1_1_LANE_8_MARGINING_LANE_STATUS                                             0x3fff8080051a
#define regBIF_CFG_DEV0_EPF1_1_LANE_8_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF1_1_LANE_9_MARGINING_LANE_CNTL                                               0x3fff8080051b
#define regBIF_CFG_DEV0_EPF1_1_LANE_9_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF1_1_LANE_9_MARGINING_LANE_STATUS                                             0x3fff8080051b
#define regBIF_CFG_DEV0_EPF1_1_LANE_9_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF1_1_LANE_10_MARGINING_LANE_CNTL                                              0x3fff8080051c
#define regBIF_CFG_DEV0_EPF1_1_LANE_10_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF1_1_LANE_10_MARGINING_LANE_STATUS                                            0x3fff8080051c
#define regBIF_CFG_DEV0_EPF1_1_LANE_10_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_1_LANE_11_MARGINING_LANE_CNTL                                              0x3fff8080051d
#define regBIF_CFG_DEV0_EPF1_1_LANE_11_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF1_1_LANE_11_MARGINING_LANE_STATUS                                            0x3fff8080051d
#define regBIF_CFG_DEV0_EPF1_1_LANE_11_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_1_LANE_12_MARGINING_LANE_CNTL                                              0x3fff8080051e
#define regBIF_CFG_DEV0_EPF1_1_LANE_12_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF1_1_LANE_12_MARGINING_LANE_STATUS                                            0x3fff8080051e
#define regBIF_CFG_DEV0_EPF1_1_LANE_12_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_1_LANE_13_MARGINING_LANE_CNTL                                              0x3fff8080051f
#define regBIF_CFG_DEV0_EPF1_1_LANE_13_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF1_1_LANE_13_MARGINING_LANE_STATUS                                            0x3fff8080051f
#define regBIF_CFG_DEV0_EPF1_1_LANE_13_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_1_LANE_14_MARGINING_LANE_CNTL                                              0x3fff80800520
#define regBIF_CFG_DEV0_EPF1_1_LANE_14_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF1_1_LANE_14_MARGINING_LANE_STATUS                                            0x3fff80800520
#define regBIF_CFG_DEV0_EPF1_1_LANE_14_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_1_LANE_15_MARGINING_LANE_CNTL                                              0x3fff80800521
#define regBIF_CFG_DEV0_EPF1_1_LANE_15_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF1_1_LANE_15_MARGINING_LANE_STATUS                                            0x3fff80800521
#define regBIF_CFG_DEV0_EPF1_1_LANE_15_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST                                          0x3fff80800530
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST_BASE_IDX                                 5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR1_CAP                                                  0x3fff80800531
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR1_CAP_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR1_CNTL                                                 0x3fff80800532
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR1_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR2_CAP                                                  0x3fff80800533
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR2_CAP_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR2_CNTL                                                 0x3fff80800534
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR2_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR3_CAP                                                  0x3fff80800535
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR3_CAP_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR3_CNTL                                                 0x3fff80800536
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR3_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR4_CAP                                                  0x3fff80800537
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR4_CAP_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR4_CNTL                                                 0x3fff80800538
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR4_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR5_CAP                                                  0x3fff80800539
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR5_CAP_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR5_CNTL                                                 0x3fff8080053a
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR5_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR6_CAP                                                  0x3fff8080053b
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR6_CAP_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR6_CNTL                                                 0x3fff8080053c
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR6_CNTL_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV                                 0x3fff80800540
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV_BASE_IDX                        5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV                                          0x3fff80800541
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_BASE_IDX                                 5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SRIOV_SHADOW                             0x3fff80800542
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SRIOV_SHADOW_BASE_IDX                    5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_ENABLE                              0x3fff80800543
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_ENABLE_BASE_IDX                     5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_STATUS                              0x3fff80800544
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_STATUS_BASE_IDX                     5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_RESET_CONTROL                            0x3fff80800545
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_RESET_CONTROL_BASE_IDX                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0                            0x3fff80800546
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0_BASE_IDX                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1                            0x3fff80800547
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1_BASE_IDX                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW2                            0x3fff80800548
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW2_BASE_IDX                   5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_CONTEXT                                  0x3fff80800549
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_CONTEXT_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_TOTAL_FB                                 0x3fff8080054a
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_TOTAL_FB_BASE_IDX                        5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_OFFSETS                                  0x3fff8080054b
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_OFFSETS_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_REGION                                   0x3fff8080054c
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_REGION_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_P2P_OVER_XGMI_ENABLE                     0x3fff8080054d
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_P2P_OVER_XGMI_ENABLE_BASE_IDX            5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF0_FB                                   0x3fff8080054e
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF0_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF1_FB                                   0x3fff8080054f
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF1_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF2_FB                                   0x3fff80800550
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF2_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF3_FB                                   0x3fff80800551
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF3_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB                                   0x3fff80800552
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB                                   0x3fff80800553
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB                                   0x3fff80800554
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB                                   0x3fff80800555
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF8_FB                                   0x3fff80800556
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF8_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF9_FB                                   0x3fff80800557
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF9_FB_BASE_IDX                          5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF10_FB                                  0x3fff80800558
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF10_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB                                  0x3fff80800559
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB                                  0x3fff8080055a
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB                                  0x3fff8080055b
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB                                  0x3fff8080055c
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB                                  0x3fff8080055d
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF16_FB                                  0x3fff8080055e
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF16_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF17_FB                                  0x3fff8080055f
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF17_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF18_FB                                  0x3fff80800560
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF18_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF19_FB                                  0x3fff80800561
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF19_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF20_FB                                  0x3fff80800562
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF20_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF21_FB                                  0x3fff80800563
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF21_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF22_FB                                  0x3fff80800564
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF22_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF23_FB                                  0x3fff80800565
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF23_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF24_FB                                  0x3fff80800566
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF24_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF25_FB                                  0x3fff80800567
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF25_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF26_FB                                  0x3fff80800568
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF26_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF27_FB                                  0x3fff80800569
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF27_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF28_FB                                  0x3fff8080056a
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF28_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF29_FB                                  0x3fff8080056b
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF29_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF30_FB                                  0x3fff8080056c
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF30_FB_BASE_IDX                         5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW0                               0x3fff80800570
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW0_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW1                               0x3fff80800571
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW1_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW2                               0x3fff80800572
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW2_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW3                               0x3fff80800573
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW3_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW4                               0x3fff80800574
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW4_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW5                               0x3fff80800575
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW5_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW6                               0x3fff80800576
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW6_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW7                               0x3fff80800577
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW7_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW8                               0x3fff80800578
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW8_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW0                               0x3fff8080057c
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW0_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW1                               0x3fff8080057d
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW1_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW2                               0x3fff8080057e
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW2_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW3                               0x3fff8080057f
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW3_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW4                               0x3fff80800580
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW4_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW5                               0x3fff80800581
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW5_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW6                               0x3fff80800582
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW6_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW7                               0x3fff80800583
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW7_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW8                               0x3fff80800584
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW8_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0                               0x3fff80800588
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1                               0x3fff80800589
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW2                               0x3fff8080058a
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW2_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3                               0x3fff8080058b
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4                               0x3fff8080058c
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5                               0x3fff8080058d
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6                               0x3fff8080058e
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7                               0x3fff8080058f
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8                               0x3fff80800590
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8_BASE_IDX                      5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW0                              0x3fff80800594
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW0_BASE_IDX                     5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW1                              0x3fff80800595
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW1_BASE_IDX                     5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW2                              0x3fff80800596
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW2_BASE_IDX                     5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW3                              0x3fff80800597
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW3_BASE_IDX                     5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW4                              0x3fff80800598
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW4_BASE_IDX                     5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW5                              0x3fff80800599
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW5_BASE_IDX                     5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW6                              0x3fff8080059a
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW6_BASE_IDX                     5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW7                              0x3fff8080059b
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW7_BASE_IDX                     5
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW8                              0x3fff8080059c
#define regBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW8_BASE_IDX                     5


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf2_bifcfgdecp
// base address: 0xfffe12102000
#define regBIF_CFG_DEV0_EPF2_1_VENDOR_ID                                                                0x3fff80800800
#define regBIF_CFG_DEV0_EPF2_1_VENDOR_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF2_1_DEVICE_ID                                                                0x3fff80800800
#define regBIF_CFG_DEV0_EPF2_1_DEVICE_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF2_1_COMMAND                                                                  0x3fff80800801
#define regBIF_CFG_DEV0_EPF2_1_COMMAND_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF2_1_STATUS                                                                   0x3fff80800801
#define regBIF_CFG_DEV0_EPF2_1_STATUS_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_EPF2_1_REVISION_ID                                                              0x3fff80800802
#define regBIF_CFG_DEV0_EPF2_1_REVISION_ID_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF2_1_PROG_INTERFACE                                                           0x3fff80800802
#define regBIF_CFG_DEV0_EPF2_1_PROG_INTERFACE_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF2_1_SUB_CLASS                                                                0x3fff80800802
#define regBIF_CFG_DEV0_EPF2_1_SUB_CLASS_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF2_1_BASE_CLASS                                                               0x3fff80800802
#define regBIF_CFG_DEV0_EPF2_1_BASE_CLASS_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF2_1_CACHE_LINE                                                               0x3fff80800803
#define regBIF_CFG_DEV0_EPF2_1_CACHE_LINE_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF2_1_LATENCY                                                                  0x3fff80800803
#define regBIF_CFG_DEV0_EPF2_1_LATENCY_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF2_1_HEADER                                                                   0x3fff80800803
#define regBIF_CFG_DEV0_EPF2_1_HEADER_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_EPF2_1_BIST                                                                     0x3fff80800803
#define regBIF_CFG_DEV0_EPF2_1_BIST_BASE_IDX                                                            5
#define regBIF_CFG_DEV0_EPF2_1_BASE_ADDR_1                                                              0x3fff80800804
#define regBIF_CFG_DEV0_EPF2_1_BASE_ADDR_1_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF2_1_BASE_ADDR_2                                                              0x3fff80800805
#define regBIF_CFG_DEV0_EPF2_1_BASE_ADDR_2_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF2_1_BASE_ADDR_3                                                              0x3fff80800806
#define regBIF_CFG_DEV0_EPF2_1_BASE_ADDR_3_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF2_1_BASE_ADDR_4                                                              0x3fff80800807
#define regBIF_CFG_DEV0_EPF2_1_BASE_ADDR_4_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF2_1_BASE_ADDR_5                                                              0x3fff80800808
#define regBIF_CFG_DEV0_EPF2_1_BASE_ADDR_5_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF2_1_BASE_ADDR_6                                                              0x3fff80800809
#define regBIF_CFG_DEV0_EPF2_1_BASE_ADDR_6_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF2_1_CARDBUS_CIS_PTR                                                          0x3fff8080080a
#define regBIF_CFG_DEV0_EPF2_1_CARDBUS_CIS_PTR_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF2_1_ADAPTER_ID                                                               0x3fff8080080b
#define regBIF_CFG_DEV0_EPF2_1_ADAPTER_ID_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF2_1_ROM_BASE_ADDR                                                            0x3fff8080080c
#define regBIF_CFG_DEV0_EPF2_1_ROM_BASE_ADDR_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF2_1_CAP_PTR                                                                  0x3fff8080080d
#define regBIF_CFG_DEV0_EPF2_1_CAP_PTR_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF2_1_INTERRUPT_LINE                                                           0x3fff8080080f
#define regBIF_CFG_DEV0_EPF2_1_INTERRUPT_LINE_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF2_1_INTERRUPT_PIN                                                            0x3fff8080080f
#define regBIF_CFG_DEV0_EPF2_1_INTERRUPT_PIN_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF2_1_MIN_GRANT                                                                0x3fff8080080f
#define regBIF_CFG_DEV0_EPF2_1_MIN_GRANT_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF2_1_MAX_LATENCY                                                              0x3fff8080080f
#define regBIF_CFG_DEV0_EPF2_1_MAX_LATENCY_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF2_1_VENDOR_CAP_LIST                                                          0x3fff80800812
#define regBIF_CFG_DEV0_EPF2_1_VENDOR_CAP_LIST_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF2_1_ADAPTER_ID_W                                                             0x3fff80800813
#define regBIF_CFG_DEV0_EPF2_1_ADAPTER_ID_W_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF2_1_PMI_CAP_LIST                                                             0x3fff80800814
#define regBIF_CFG_DEV0_EPF2_1_PMI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF2_1_PMI_CAP                                                                  0x3fff80800814
#define regBIF_CFG_DEV0_EPF2_1_PMI_CAP_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF2_1_PMI_STATUS_CNTL                                                          0x3fff80800815
#define regBIF_CFG_DEV0_EPF2_1_PMI_STATUS_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF2_1_SBRN                                                                     0x3fff80800818
#define regBIF_CFG_DEV0_EPF2_1_SBRN_BASE_IDX                                                            5
#define regBIF_CFG_DEV0_EPF2_1_FLADJ                                                                    0x3fff80800818
#define regBIF_CFG_DEV0_EPF2_1_FLADJ_BASE_IDX                                                           5
#define regBIF_CFG_DEV0_EPF2_1_DBESL_DBESLD                                                             0x3fff80800818
#define regBIF_CFG_DEV0_EPF2_1_DBESL_DBESLD_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_CAP_LIST                                                            0x3fff80800819
#define regBIF_CFG_DEV0_EPF2_1_PCIE_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_CAP                                                                 0x3fff80800819
#define regBIF_CFG_DEV0_EPF2_1_PCIE_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF2_1_DEVICE_CAP                                                               0x3fff8080081a
#define regBIF_CFG_DEV0_EPF2_1_DEVICE_CAP_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF2_1_DEVICE_CNTL                                                              0x3fff8080081b
#define regBIF_CFG_DEV0_EPF2_1_DEVICE_CNTL_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF2_1_DEVICE_STATUS                                                            0x3fff8080081b
#define regBIF_CFG_DEV0_EPF2_1_DEVICE_STATUS_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF2_1_LINK_CAP                                                                 0x3fff8080081c
#define regBIF_CFG_DEV0_EPF2_1_LINK_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF2_1_LINK_CNTL                                                                0x3fff8080081d
#define regBIF_CFG_DEV0_EPF2_1_LINK_CNTL_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF2_1_LINK_STATUS                                                              0x3fff8080081d
#define regBIF_CFG_DEV0_EPF2_1_LINK_STATUS_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF2_1_DEVICE_CAP2                                                              0x3fff80800822
#define regBIF_CFG_DEV0_EPF2_1_DEVICE_CAP2_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF2_1_DEVICE_CNTL2                                                             0x3fff80800823
#define regBIF_CFG_DEV0_EPF2_1_DEVICE_CNTL2_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF2_1_DEVICE_STATUS2                                                           0x3fff80800823
#define regBIF_CFG_DEV0_EPF2_1_DEVICE_STATUS2_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF2_1_LINK_CAP2                                                                0x3fff80800824
#define regBIF_CFG_DEV0_EPF2_1_LINK_CAP2_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF2_1_LINK_CNTL2                                                               0x3fff80800825
#define regBIF_CFG_DEV0_EPF2_1_LINK_CNTL2_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF2_1_LINK_STATUS2                                                             0x3fff80800825
#define regBIF_CFG_DEV0_EPF2_1_LINK_STATUS2_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF2_1_MSI_CAP_LIST                                                             0x3fff80800828
#define regBIF_CFG_DEV0_EPF2_1_MSI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF2_1_MSI_MSG_CNTL                                                             0x3fff80800828
#define regBIF_CFG_DEV0_EPF2_1_MSI_MSG_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF2_1_MSI_MSG_ADDR_LO                                                          0x3fff80800829
#define regBIF_CFG_DEV0_EPF2_1_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF2_1_MSI_MSG_ADDR_HI                                                          0x3fff8080082a
#define regBIF_CFG_DEV0_EPF2_1_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF2_1_MSI_MSG_DATA                                                             0x3fff8080082a
#define regBIF_CFG_DEV0_EPF2_1_MSI_MSG_DATA_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF2_1_MSI_EXT_MSG_DATA                                                         0x3fff8080082a
#define regBIF_CFG_DEV0_EPF2_1_MSI_EXT_MSG_DATA_BASE_IDX                                                5
#define regBIF_CFG_DEV0_EPF2_1_MSI_MASK                                                                 0x3fff8080082b
#define regBIF_CFG_DEV0_EPF2_1_MSI_MASK_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF2_1_MSI_MSG_DATA_64                                                          0x3fff8080082b
#define regBIF_CFG_DEV0_EPF2_1_MSI_MSG_DATA_64_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF2_1_MSI_EXT_MSG_DATA_64                                                      0x3fff8080082b
#define regBIF_CFG_DEV0_EPF2_1_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF2_1_MSI_MASK_64                                                              0x3fff8080082c
#define regBIF_CFG_DEV0_EPF2_1_MSI_MASK_64_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF2_1_MSI_PENDING                                                              0x3fff8080082c
#define regBIF_CFG_DEV0_EPF2_1_MSI_PENDING_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF2_1_MSI_PENDING_64                                                           0x3fff8080082d
#define regBIF_CFG_DEV0_EPF2_1_MSI_PENDING_64_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF2_1_MSIX_CAP_LIST                                                            0x3fff80800830
#define regBIF_CFG_DEV0_EPF2_1_MSIX_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF2_1_MSIX_MSG_CNTL                                                            0x3fff80800830
#define regBIF_CFG_DEV0_EPF2_1_MSIX_MSG_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF2_1_MSIX_TABLE                                                               0x3fff80800831
#define regBIF_CFG_DEV0_EPF2_1_MSIX_TABLE_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF2_1_MSIX_PBA                                                                 0x3fff80800832
#define regBIF_CFG_DEV0_EPF2_1_MSIX_PBA_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x3fff80800840
#define regBIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC_HDR                                                 0x3fff80800841
#define regBIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC1                                                    0x3fff80800842
#define regBIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC2                                                    0x3fff80800843
#define regBIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x3fff80800854
#define regBIF_CFG_DEV0_EPF2_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS                                                   0x3fff80800855
#define regBIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_MASK                                                     0x3fff80800856
#define regBIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_SEVERITY                                                 0x3fff80800857
#define regBIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_CORR_ERR_STATUS                                                     0x3fff80800858
#define regBIF_CFG_DEV0_EPF2_1_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_CORR_ERR_MASK                                                       0x3fff80800859
#define regBIF_CFG_DEV0_EPF2_1_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_ADV_ERR_CAP_CNTL                                                    0x3fff8080085a
#define regBIF_CFG_DEV0_EPF2_1_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_HDR_LOG0                                                            0x3fff8080085b
#define regBIF_CFG_DEV0_EPF2_1_PCIE_HDR_LOG0_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_HDR_LOG1                                                            0x3fff8080085c
#define regBIF_CFG_DEV0_EPF2_1_PCIE_HDR_LOG1_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_HDR_LOG2                                                            0x3fff8080085d
#define regBIF_CFG_DEV0_EPF2_1_PCIE_HDR_LOG2_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_HDR_LOG3                                                            0x3fff8080085e
#define regBIF_CFG_DEV0_EPF2_1_PCIE_HDR_LOG3_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TLP_PREFIX_LOG0                                                     0x3fff80800862
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TLP_PREFIX_LOG1                                                     0x3fff80800863
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TLP_PREFIX_LOG2                                                     0x3fff80800864
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TLP_PREFIX_LOG3                                                     0x3fff80800865
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_BAR_ENH_CAP_LIST                                                    0x3fff80800880
#define regBIF_CFG_DEV0_EPF2_1_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_BAR1_CAP                                                            0x3fff80800881
#define regBIF_CFG_DEV0_EPF2_1_PCIE_BAR1_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_BAR1_CNTL                                                           0x3fff80800882
#define regBIF_CFG_DEV0_EPF2_1_PCIE_BAR1_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_BAR2_CAP                                                            0x3fff80800883
#define regBIF_CFG_DEV0_EPF2_1_PCIE_BAR2_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_BAR2_CNTL                                                           0x3fff80800884
#define regBIF_CFG_DEV0_EPF2_1_PCIE_BAR2_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_BAR3_CAP                                                            0x3fff80800885
#define regBIF_CFG_DEV0_EPF2_1_PCIE_BAR3_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_BAR3_CNTL                                                           0x3fff80800886
#define regBIF_CFG_DEV0_EPF2_1_PCIE_BAR3_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_BAR4_CAP                                                            0x3fff80800887
#define regBIF_CFG_DEV0_EPF2_1_PCIE_BAR4_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_BAR4_CNTL                                                           0x3fff80800888
#define regBIF_CFG_DEV0_EPF2_1_PCIE_BAR4_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_BAR5_CAP                                                            0x3fff80800889
#define regBIF_CFG_DEV0_EPF2_1_PCIE_BAR5_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_BAR5_CNTL                                                           0x3fff8080088a
#define regBIF_CFG_DEV0_EPF2_1_PCIE_BAR5_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_BAR6_CAP                                                            0x3fff8080088b
#define regBIF_CFG_DEV0_EPF2_1_PCIE_BAR6_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_BAR6_CNTL                                                           0x3fff8080088c
#define regBIF_CFG_DEV0_EPF2_1_PCIE_BAR6_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x3fff80800890
#define regBIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_DATA_SELECT                                              0x3fff80800891
#define regBIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_DATA                                                     0x3fff80800892
#define regBIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_CAP                                                      0x3fff80800893
#define regBIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_DPA_ENH_CAP_LIST                                                    0x3fff80800894
#define regBIF_CFG_DEV0_EPF2_1_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_DPA_CAP                                                             0x3fff80800895
#define regBIF_CFG_DEV0_EPF2_1_PCIE_DPA_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_DPA_LATENCY_INDICATOR                                               0x3fff80800896
#define regBIF_CFG_DEV0_EPF2_1_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_DPA_STATUS                                                          0x3fff80800897
#define regBIF_CFG_DEV0_EPF2_1_PCIE_DPA_STATUS_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_DPA_CNTL                                                            0x3fff80800897
#define regBIF_CFG_DEV0_EPF2_1_PCIE_DPA_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x3fff80800898
#define regBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x3fff80800898
#define regBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x3fff80800898
#define regBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x3fff80800898
#define regBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x3fff80800899
#define regBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x3fff80800899
#define regBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x3fff80800899
#define regBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x3fff80800899
#define regBIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_ACS_ENH_CAP_LIST                                                    0x3fff808008a8
#define regBIF_CFG_DEV0_EPF2_1_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_ACS_CAP                                                             0x3fff808008a9
#define regBIF_CFG_DEV0_EPF2_1_PCIE_ACS_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_ACS_CNTL                                                            0x3fff808008a9
#define regBIF_CFG_DEV0_EPF2_1_PCIE_ACS_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_PASID_ENH_CAP_LIST                                                  0x3fff808008b4
#define regBIF_CFG_DEV0_EPF2_1_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_PASID_CAP                                                           0x3fff808008b5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_PASID_CAP_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_PASID_CNTL                                                          0x3fff808008b5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_PASID_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_ARI_ENH_CAP_LIST                                                    0x3fff808008ca
#define regBIF_CFG_DEV0_EPF2_1_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_ARI_CAP                                                             0x3fff808008cb
#define regBIF_CFG_DEV0_EPF2_1_PCIE_ARI_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_ARI_CNTL                                                            0x3fff808008cb
#define regBIF_CFG_DEV0_EPF2_1_PCIE_ARI_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_REQR_ENH_CAP_LIST                                               0x3fff808008dc
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_REQR_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_REQR_CAP                                                        0x3fff808008dd
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_REQR_CAP_BASE_IDX                                               5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_REQR_CNTL                                                       0x3fff808008de
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_REQR_CNTL_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_0                                                      0x3fff808008df
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_0_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_1                                                      0x3fff808008df
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_1_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_2                                                      0x3fff808008e0
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_2_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_3                                                      0x3fff808008e0
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_3_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_4                                                      0x3fff808008e1
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_4_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_5                                                      0x3fff808008e1
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_5_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_6                                                      0x3fff808008e2
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_6_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_7                                                      0x3fff808008e2
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_7_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_8                                                      0x3fff808008e3
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_8_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_9                                                      0x3fff808008e3
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_9_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_10                                                     0x3fff808008e4
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_10_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_11                                                     0x3fff808008e4
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_11_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_12                                                     0x3fff808008e5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_12_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_13                                                     0x3fff808008e5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_13_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_14                                                     0x3fff808008e6
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_14_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_15                                                     0x3fff808008e6
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_15_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_16                                                     0x3fff808008e7
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_16_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_17                                                     0x3fff808008e7
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_17_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_18                                                     0x3fff808008e8
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_18_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_19                                                     0x3fff808008e8
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_19_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_20                                                     0x3fff808008e9
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_20_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_21                                                     0x3fff808008e9
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_21_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_22                                                     0x3fff808008ea
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_22_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_23                                                     0x3fff808008ea
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_23_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_24                                                     0x3fff808008eb
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_24_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_25                                                     0x3fff808008eb
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_25_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_26                                                     0x3fff808008ec
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_26_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_27                                                     0x3fff808008ec
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_27_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_28                                                     0x3fff808008ed
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_28_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_29                                                     0x3fff808008ed
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_29_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_30                                                     0x3fff808008ee
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_30_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_31                                                     0x3fff808008ee
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_31_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_32                                                     0x3fff808008ef
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_32_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_33                                                     0x3fff808008ef
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_33_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_34                                                     0x3fff808008f0
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_34_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_35                                                     0x3fff808008f0
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_35_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_36                                                     0x3fff808008f1
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_36_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_37                                                     0x3fff808008f1
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_37_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_38                                                     0x3fff808008f2
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_38_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_39                                                     0x3fff808008f2
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_39_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_40                                                     0x3fff808008f3
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_40_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_41                                                     0x3fff808008f3
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_41_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_42                                                     0x3fff808008f4
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_42_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_43                                                     0x3fff808008f4
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_43_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_44                                                     0x3fff808008f5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_44_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_45                                                     0x3fff808008f5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_45_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_46                                                     0x3fff808008f6
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_46_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_47                                                     0x3fff808008f6
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_47_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_48                                                     0x3fff808008f7
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_48_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_49                                                     0x3fff808008f7
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_49_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_50                                                     0x3fff808008f8
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_50_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_51                                                     0x3fff808008f8
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_51_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_52                                                     0x3fff808008f9
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_52_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_53                                                     0x3fff808008f9
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_53_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_54                                                     0x3fff808008fa
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_54_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_55                                                     0x3fff808008fa
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_55_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_56                                                     0x3fff808008fb
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_56_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_57                                                     0x3fff808008fb
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_57_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_58                                                     0x3fff808008fc
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_58_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_59                                                     0x3fff808008fc
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_59_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_60                                                     0x3fff808008fd
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_60_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_61                                                     0x3fff808008fd
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_61_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_62                                                     0x3fff808008fe
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_62_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_63                                                     0x3fff808008fe
#define regBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_63_BASE_IDX                                            5


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf3_bifcfgdecp
// base address: 0xfffe12103000
#define regBIF_CFG_DEV0_EPF3_1_VENDOR_ID                                                                0x3fff80800c00
#define regBIF_CFG_DEV0_EPF3_1_VENDOR_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF3_1_DEVICE_ID                                                                0x3fff80800c00
#define regBIF_CFG_DEV0_EPF3_1_DEVICE_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF3_1_COMMAND                                                                  0x3fff80800c01
#define regBIF_CFG_DEV0_EPF3_1_COMMAND_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF3_1_STATUS                                                                   0x3fff80800c01
#define regBIF_CFG_DEV0_EPF3_1_STATUS_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_EPF3_1_REVISION_ID                                                              0x3fff80800c02
#define regBIF_CFG_DEV0_EPF3_1_REVISION_ID_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF3_1_PROG_INTERFACE                                                           0x3fff80800c02
#define regBIF_CFG_DEV0_EPF3_1_PROG_INTERFACE_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF3_1_SUB_CLASS                                                                0x3fff80800c02
#define regBIF_CFG_DEV0_EPF3_1_SUB_CLASS_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF3_1_BASE_CLASS                                                               0x3fff80800c02
#define regBIF_CFG_DEV0_EPF3_1_BASE_CLASS_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF3_1_CACHE_LINE                                                               0x3fff80800c03
#define regBIF_CFG_DEV0_EPF3_1_CACHE_LINE_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF3_1_LATENCY                                                                  0x3fff80800c03
#define regBIF_CFG_DEV0_EPF3_1_LATENCY_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF3_1_HEADER                                                                   0x3fff80800c03
#define regBIF_CFG_DEV0_EPF3_1_HEADER_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_EPF3_1_BIST                                                                     0x3fff80800c03
#define regBIF_CFG_DEV0_EPF3_1_BIST_BASE_IDX                                                            5
#define regBIF_CFG_DEV0_EPF3_1_BASE_ADDR_1                                                              0x3fff80800c04
#define regBIF_CFG_DEV0_EPF3_1_BASE_ADDR_1_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF3_1_BASE_ADDR_2                                                              0x3fff80800c05
#define regBIF_CFG_DEV0_EPF3_1_BASE_ADDR_2_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF3_1_BASE_ADDR_3                                                              0x3fff80800c06
#define regBIF_CFG_DEV0_EPF3_1_BASE_ADDR_3_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF3_1_BASE_ADDR_4                                                              0x3fff80800c07
#define regBIF_CFG_DEV0_EPF3_1_BASE_ADDR_4_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF3_1_BASE_ADDR_5                                                              0x3fff80800c08
#define regBIF_CFG_DEV0_EPF3_1_BASE_ADDR_5_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF3_1_BASE_ADDR_6                                                              0x3fff80800c09
#define regBIF_CFG_DEV0_EPF3_1_BASE_ADDR_6_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF3_1_CARDBUS_CIS_PTR                                                          0x3fff80800c0a
#define regBIF_CFG_DEV0_EPF3_1_CARDBUS_CIS_PTR_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF3_1_ADAPTER_ID                                                               0x3fff80800c0b
#define regBIF_CFG_DEV0_EPF3_1_ADAPTER_ID_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF3_1_ROM_BASE_ADDR                                                            0x3fff80800c0c
#define regBIF_CFG_DEV0_EPF3_1_ROM_BASE_ADDR_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF3_1_CAP_PTR                                                                  0x3fff80800c0d
#define regBIF_CFG_DEV0_EPF3_1_CAP_PTR_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF3_1_INTERRUPT_LINE                                                           0x3fff80800c0f
#define regBIF_CFG_DEV0_EPF3_1_INTERRUPT_LINE_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF3_1_INTERRUPT_PIN                                                            0x3fff80800c0f
#define regBIF_CFG_DEV0_EPF3_1_INTERRUPT_PIN_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF3_1_MIN_GRANT                                                                0x3fff80800c0f
#define regBIF_CFG_DEV0_EPF3_1_MIN_GRANT_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF3_1_MAX_LATENCY                                                              0x3fff80800c0f
#define regBIF_CFG_DEV0_EPF3_1_MAX_LATENCY_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF3_1_VENDOR_CAP_LIST                                                          0x3fff80800c12
#define regBIF_CFG_DEV0_EPF3_1_VENDOR_CAP_LIST_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF3_1_ADAPTER_ID_W                                                             0x3fff80800c13
#define regBIF_CFG_DEV0_EPF3_1_ADAPTER_ID_W_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF3_1_PMI_CAP_LIST                                                             0x3fff80800c14
#define regBIF_CFG_DEV0_EPF3_1_PMI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF3_1_PMI_CAP                                                                  0x3fff80800c14
#define regBIF_CFG_DEV0_EPF3_1_PMI_CAP_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF3_1_PMI_STATUS_CNTL                                                          0x3fff80800c15
#define regBIF_CFG_DEV0_EPF3_1_PMI_STATUS_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF3_1_SBRN                                                                     0x3fff80800c18
#define regBIF_CFG_DEV0_EPF3_1_SBRN_BASE_IDX                                                            5
#define regBIF_CFG_DEV0_EPF3_1_FLADJ                                                                    0x3fff80800c18
#define regBIF_CFG_DEV0_EPF3_1_FLADJ_BASE_IDX                                                           5
#define regBIF_CFG_DEV0_EPF3_1_DBESL_DBESLD                                                             0x3fff80800c18
#define regBIF_CFG_DEV0_EPF3_1_DBESL_DBESLD_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_CAP_LIST                                                            0x3fff80800c19
#define regBIF_CFG_DEV0_EPF3_1_PCIE_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_CAP                                                                 0x3fff80800c19
#define regBIF_CFG_DEV0_EPF3_1_PCIE_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF3_1_DEVICE_CAP                                                               0x3fff80800c1a
#define regBIF_CFG_DEV0_EPF3_1_DEVICE_CAP_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF3_1_DEVICE_CNTL                                                              0x3fff80800c1b
#define regBIF_CFG_DEV0_EPF3_1_DEVICE_CNTL_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF3_1_DEVICE_STATUS                                                            0x3fff80800c1b
#define regBIF_CFG_DEV0_EPF3_1_DEVICE_STATUS_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF3_1_LINK_CAP                                                                 0x3fff80800c1c
#define regBIF_CFG_DEV0_EPF3_1_LINK_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF3_1_LINK_CNTL                                                                0x3fff80800c1d
#define regBIF_CFG_DEV0_EPF3_1_LINK_CNTL_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF3_1_LINK_STATUS                                                              0x3fff80800c1d
#define regBIF_CFG_DEV0_EPF3_1_LINK_STATUS_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF3_1_DEVICE_CAP2                                                              0x3fff80800c22
#define regBIF_CFG_DEV0_EPF3_1_DEVICE_CAP2_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF3_1_DEVICE_CNTL2                                                             0x3fff80800c23
#define regBIF_CFG_DEV0_EPF3_1_DEVICE_CNTL2_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF3_1_DEVICE_STATUS2                                                           0x3fff80800c23
#define regBIF_CFG_DEV0_EPF3_1_DEVICE_STATUS2_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF3_1_LINK_CAP2                                                                0x3fff80800c24
#define regBIF_CFG_DEV0_EPF3_1_LINK_CAP2_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF3_1_LINK_CNTL2                                                               0x3fff80800c25
#define regBIF_CFG_DEV0_EPF3_1_LINK_CNTL2_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF3_1_LINK_STATUS2                                                             0x3fff80800c25
#define regBIF_CFG_DEV0_EPF3_1_LINK_STATUS2_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF3_1_MSI_CAP_LIST                                                             0x3fff80800c28
#define regBIF_CFG_DEV0_EPF3_1_MSI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF3_1_MSI_MSG_CNTL                                                             0x3fff80800c28
#define regBIF_CFG_DEV0_EPF3_1_MSI_MSG_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF3_1_MSI_MSG_ADDR_LO                                                          0x3fff80800c29
#define regBIF_CFG_DEV0_EPF3_1_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF3_1_MSI_MSG_ADDR_HI                                                          0x3fff80800c2a
#define regBIF_CFG_DEV0_EPF3_1_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF3_1_MSI_MSG_DATA                                                             0x3fff80800c2a
#define regBIF_CFG_DEV0_EPF3_1_MSI_MSG_DATA_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF3_1_MSI_EXT_MSG_DATA                                                         0x3fff80800c2a
#define regBIF_CFG_DEV0_EPF3_1_MSI_EXT_MSG_DATA_BASE_IDX                                                5
#define regBIF_CFG_DEV0_EPF3_1_MSI_MASK                                                                 0x3fff80800c2b
#define regBIF_CFG_DEV0_EPF3_1_MSI_MASK_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF3_1_MSI_MSG_DATA_64                                                          0x3fff80800c2b
#define regBIF_CFG_DEV0_EPF3_1_MSI_MSG_DATA_64_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF3_1_MSI_EXT_MSG_DATA_64                                                      0x3fff80800c2b
#define regBIF_CFG_DEV0_EPF3_1_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF3_1_MSI_MASK_64                                                              0x3fff80800c2c
#define regBIF_CFG_DEV0_EPF3_1_MSI_MASK_64_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF3_1_MSI_PENDING                                                              0x3fff80800c2c
#define regBIF_CFG_DEV0_EPF3_1_MSI_PENDING_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF3_1_MSI_PENDING_64                                                           0x3fff80800c2d
#define regBIF_CFG_DEV0_EPF3_1_MSI_PENDING_64_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF3_1_MSIX_CAP_LIST                                                            0x3fff80800c30
#define regBIF_CFG_DEV0_EPF3_1_MSIX_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF3_1_MSIX_MSG_CNTL                                                            0x3fff80800c30
#define regBIF_CFG_DEV0_EPF3_1_MSIX_MSG_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF3_1_MSIX_TABLE                                                               0x3fff80800c31
#define regBIF_CFG_DEV0_EPF3_1_MSIX_TABLE_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF3_1_MSIX_PBA                                                                 0x3fff80800c32
#define regBIF_CFG_DEV0_EPF3_1_MSIX_PBA_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x3fff80800c40
#define regBIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC_HDR                                                 0x3fff80800c41
#define regBIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC1                                                    0x3fff80800c42
#define regBIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC2                                                    0x3fff80800c43
#define regBIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x3fff80800c54
#define regBIF_CFG_DEV0_EPF3_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_UNCORR_ERR_STATUS                                                   0x3fff80800c55
#define regBIF_CFG_DEV0_EPF3_1_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_UNCORR_ERR_MASK                                                     0x3fff80800c56
#define regBIF_CFG_DEV0_EPF3_1_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_UNCORR_ERR_SEVERITY                                                 0x3fff80800c57
#define regBIF_CFG_DEV0_EPF3_1_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_CORR_ERR_STATUS                                                     0x3fff80800c58
#define regBIF_CFG_DEV0_EPF3_1_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_CORR_ERR_MASK                                                       0x3fff80800c59
#define regBIF_CFG_DEV0_EPF3_1_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_ADV_ERR_CAP_CNTL                                                    0x3fff80800c5a
#define regBIF_CFG_DEV0_EPF3_1_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_HDR_LOG0                                                            0x3fff80800c5b
#define regBIF_CFG_DEV0_EPF3_1_PCIE_HDR_LOG0_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_HDR_LOG1                                                            0x3fff80800c5c
#define regBIF_CFG_DEV0_EPF3_1_PCIE_HDR_LOG1_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_HDR_LOG2                                                            0x3fff80800c5d
#define regBIF_CFG_DEV0_EPF3_1_PCIE_HDR_LOG2_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_HDR_LOG3                                                            0x3fff80800c5e
#define regBIF_CFG_DEV0_EPF3_1_PCIE_HDR_LOG3_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TLP_PREFIX_LOG0                                                     0x3fff80800c62
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TLP_PREFIX_LOG1                                                     0x3fff80800c63
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TLP_PREFIX_LOG2                                                     0x3fff80800c64
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TLP_PREFIX_LOG3                                                     0x3fff80800c65
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_BAR_ENH_CAP_LIST                                                    0x3fff80800c80
#define regBIF_CFG_DEV0_EPF3_1_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_BAR1_CAP                                                            0x3fff80800c81
#define regBIF_CFG_DEV0_EPF3_1_PCIE_BAR1_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_BAR1_CNTL                                                           0x3fff80800c82
#define regBIF_CFG_DEV0_EPF3_1_PCIE_BAR1_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_BAR2_CAP                                                            0x3fff80800c83
#define regBIF_CFG_DEV0_EPF3_1_PCIE_BAR2_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_BAR2_CNTL                                                           0x3fff80800c84
#define regBIF_CFG_DEV0_EPF3_1_PCIE_BAR2_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_BAR3_CAP                                                            0x3fff80800c85
#define regBIF_CFG_DEV0_EPF3_1_PCIE_BAR3_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_BAR3_CNTL                                                           0x3fff80800c86
#define regBIF_CFG_DEV0_EPF3_1_PCIE_BAR3_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_BAR4_CAP                                                            0x3fff80800c87
#define regBIF_CFG_DEV0_EPF3_1_PCIE_BAR4_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_BAR4_CNTL                                                           0x3fff80800c88
#define regBIF_CFG_DEV0_EPF3_1_PCIE_BAR4_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_BAR5_CAP                                                            0x3fff80800c89
#define regBIF_CFG_DEV0_EPF3_1_PCIE_BAR5_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_BAR5_CNTL                                                           0x3fff80800c8a
#define regBIF_CFG_DEV0_EPF3_1_PCIE_BAR5_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_BAR6_CAP                                                            0x3fff80800c8b
#define regBIF_CFG_DEV0_EPF3_1_PCIE_BAR6_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_BAR6_CNTL                                                           0x3fff80800c8c
#define regBIF_CFG_DEV0_EPF3_1_PCIE_BAR6_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x3fff80800c90
#define regBIF_CFG_DEV0_EPF3_1_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_PWR_BUDGET_DATA_SELECT                                              0x3fff80800c91
#define regBIF_CFG_DEV0_EPF3_1_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_PWR_BUDGET_DATA                                                     0x3fff80800c92
#define regBIF_CFG_DEV0_EPF3_1_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_PWR_BUDGET_CAP                                                      0x3fff80800c93
#define regBIF_CFG_DEV0_EPF3_1_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_DPA_ENH_CAP_LIST                                                    0x3fff80800c94
#define regBIF_CFG_DEV0_EPF3_1_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_DPA_CAP                                                             0x3fff80800c95
#define regBIF_CFG_DEV0_EPF3_1_PCIE_DPA_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_DPA_LATENCY_INDICATOR                                               0x3fff80800c96
#define regBIF_CFG_DEV0_EPF3_1_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_DPA_STATUS                                                          0x3fff80800c97
#define regBIF_CFG_DEV0_EPF3_1_PCIE_DPA_STATUS_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_DPA_CNTL                                                            0x3fff80800c97
#define regBIF_CFG_DEV0_EPF3_1_PCIE_DPA_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x3fff80800c98
#define regBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x3fff80800c98
#define regBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x3fff80800c98
#define regBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x3fff80800c98
#define regBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x3fff80800c99
#define regBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x3fff80800c99
#define regBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x3fff80800c99
#define regBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x3fff80800c99
#define regBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_ACS_ENH_CAP_LIST                                                    0x3fff80800ca8
#define regBIF_CFG_DEV0_EPF3_1_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_ACS_CAP                                                             0x3fff80800ca9
#define regBIF_CFG_DEV0_EPF3_1_PCIE_ACS_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_ACS_CNTL                                                            0x3fff80800ca9
#define regBIF_CFG_DEV0_EPF3_1_PCIE_ACS_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_PASID_ENH_CAP_LIST                                                  0x3fff80800cb4
#define regBIF_CFG_DEV0_EPF3_1_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_PASID_CAP                                                           0x3fff80800cb5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_PASID_CAP_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_PASID_CNTL                                                          0x3fff80800cb5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_PASID_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_ARI_ENH_CAP_LIST                                                    0x3fff80800cca
#define regBIF_CFG_DEV0_EPF3_1_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_ARI_CAP                                                             0x3fff80800ccb
#define regBIF_CFG_DEV0_EPF3_1_PCIE_ARI_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_ARI_CNTL                                                            0x3fff80800ccb
#define regBIF_CFG_DEV0_EPF3_1_PCIE_ARI_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_REQR_ENH_CAP_LIST                                               0x3fff80800cdc
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_REQR_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_REQR_CAP                                                        0x3fff80800cdd
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_REQR_CAP_BASE_IDX                                               5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_REQR_CNTL                                                       0x3fff80800cde
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_REQR_CNTL_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_0                                                      0x3fff80800cdf
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_0_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_1                                                      0x3fff80800cdf
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_1_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_2                                                      0x3fff80800ce0
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_2_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_3                                                      0x3fff80800ce0
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_3_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_4                                                      0x3fff80800ce1
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_4_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_5                                                      0x3fff80800ce1
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_5_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_6                                                      0x3fff80800ce2
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_6_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_7                                                      0x3fff80800ce2
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_7_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_8                                                      0x3fff80800ce3
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_8_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_9                                                      0x3fff80800ce3
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_9_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_10                                                     0x3fff80800ce4
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_10_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_11                                                     0x3fff80800ce4
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_11_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_12                                                     0x3fff80800ce5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_12_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_13                                                     0x3fff80800ce5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_13_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_14                                                     0x3fff80800ce6
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_14_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_15                                                     0x3fff80800ce6
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_15_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_16                                                     0x3fff80800ce7
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_16_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_17                                                     0x3fff80800ce7
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_17_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_18                                                     0x3fff80800ce8
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_18_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_19                                                     0x3fff80800ce8
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_19_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_20                                                     0x3fff80800ce9
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_20_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_21                                                     0x3fff80800ce9
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_21_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_22                                                     0x3fff80800cea
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_22_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_23                                                     0x3fff80800cea
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_23_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_24                                                     0x3fff80800ceb
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_24_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_25                                                     0x3fff80800ceb
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_25_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_26                                                     0x3fff80800cec
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_26_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_27                                                     0x3fff80800cec
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_27_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_28                                                     0x3fff80800ced
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_28_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_29                                                     0x3fff80800ced
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_29_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_30                                                     0x3fff80800cee
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_30_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_31                                                     0x3fff80800cee
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_31_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_32                                                     0x3fff80800cef
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_32_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_33                                                     0x3fff80800cef
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_33_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_34                                                     0x3fff80800cf0
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_34_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_35                                                     0x3fff80800cf0
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_35_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_36                                                     0x3fff80800cf1
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_36_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_37                                                     0x3fff80800cf1
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_37_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_38                                                     0x3fff80800cf2
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_38_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_39                                                     0x3fff80800cf2
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_39_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_40                                                     0x3fff80800cf3
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_40_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_41                                                     0x3fff80800cf3
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_41_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_42                                                     0x3fff80800cf4
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_42_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_43                                                     0x3fff80800cf4
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_43_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_44                                                     0x3fff80800cf5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_44_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_45                                                     0x3fff80800cf5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_45_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_46                                                     0x3fff80800cf6
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_46_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_47                                                     0x3fff80800cf6
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_47_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_48                                                     0x3fff80800cf7
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_48_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_49                                                     0x3fff80800cf7
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_49_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_50                                                     0x3fff80800cf8
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_50_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_51                                                     0x3fff80800cf8
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_51_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_52                                                     0x3fff80800cf9
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_52_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_53                                                     0x3fff80800cf9
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_53_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_54                                                     0x3fff80800cfa
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_54_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_55                                                     0x3fff80800cfa
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_55_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_56                                                     0x3fff80800cfb
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_56_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_57                                                     0x3fff80800cfb
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_57_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_58                                                     0x3fff80800cfc
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_58_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_59                                                     0x3fff80800cfc
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_59_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_60                                                     0x3fff80800cfd
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_60_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_61                                                     0x3fff80800cfd
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_61_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_62                                                     0x3fff80800cfe
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_62_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_63                                                     0x3fff80800cfe
#define regBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_63_BASE_IDX                                            5


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf4_bifcfgdecp
// base address: 0xfffe12104000
#define regBIF_CFG_DEV0_EPF4_1_VENDOR_ID                                                                0x3fff80801000
#define regBIF_CFG_DEV0_EPF4_1_VENDOR_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF4_1_DEVICE_ID                                                                0x3fff80801000
#define regBIF_CFG_DEV0_EPF4_1_DEVICE_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF4_1_COMMAND                                                                  0x3fff80801001
#define regBIF_CFG_DEV0_EPF4_1_COMMAND_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF4_1_STATUS                                                                   0x3fff80801001
#define regBIF_CFG_DEV0_EPF4_1_STATUS_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_EPF4_1_REVISION_ID                                                              0x3fff80801002
#define regBIF_CFG_DEV0_EPF4_1_REVISION_ID_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF4_1_PROG_INTERFACE                                                           0x3fff80801002
#define regBIF_CFG_DEV0_EPF4_1_PROG_INTERFACE_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF4_1_SUB_CLASS                                                                0x3fff80801002
#define regBIF_CFG_DEV0_EPF4_1_SUB_CLASS_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF4_1_BASE_CLASS                                                               0x3fff80801002
#define regBIF_CFG_DEV0_EPF4_1_BASE_CLASS_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF4_1_CACHE_LINE                                                               0x3fff80801003
#define regBIF_CFG_DEV0_EPF4_1_CACHE_LINE_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF4_1_LATENCY                                                                  0x3fff80801003
#define regBIF_CFG_DEV0_EPF4_1_LATENCY_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF4_1_HEADER                                                                   0x3fff80801003
#define regBIF_CFG_DEV0_EPF4_1_HEADER_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_EPF4_1_BIST                                                                     0x3fff80801003
#define regBIF_CFG_DEV0_EPF4_1_BIST_BASE_IDX                                                            5
#define regBIF_CFG_DEV0_EPF4_1_BASE_ADDR_1                                                              0x3fff80801004
#define regBIF_CFG_DEV0_EPF4_1_BASE_ADDR_1_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF4_1_BASE_ADDR_2                                                              0x3fff80801005
#define regBIF_CFG_DEV0_EPF4_1_BASE_ADDR_2_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF4_1_BASE_ADDR_3                                                              0x3fff80801006
#define regBIF_CFG_DEV0_EPF4_1_BASE_ADDR_3_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF4_1_BASE_ADDR_4                                                              0x3fff80801007
#define regBIF_CFG_DEV0_EPF4_1_BASE_ADDR_4_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF4_1_BASE_ADDR_5                                                              0x3fff80801008
#define regBIF_CFG_DEV0_EPF4_1_BASE_ADDR_5_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF4_1_BASE_ADDR_6                                                              0x3fff80801009
#define regBIF_CFG_DEV0_EPF4_1_BASE_ADDR_6_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF4_1_CARDBUS_CIS_PTR                                                          0x3fff8080100a
#define regBIF_CFG_DEV0_EPF4_1_CARDBUS_CIS_PTR_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF4_1_ADAPTER_ID                                                               0x3fff8080100b
#define regBIF_CFG_DEV0_EPF4_1_ADAPTER_ID_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF4_1_ROM_BASE_ADDR                                                            0x3fff8080100c
#define regBIF_CFG_DEV0_EPF4_1_ROM_BASE_ADDR_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF4_1_CAP_PTR                                                                  0x3fff8080100d
#define regBIF_CFG_DEV0_EPF4_1_CAP_PTR_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF4_1_INTERRUPT_LINE                                                           0x3fff8080100f
#define regBIF_CFG_DEV0_EPF4_1_INTERRUPT_LINE_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF4_1_INTERRUPT_PIN                                                            0x3fff8080100f
#define regBIF_CFG_DEV0_EPF4_1_INTERRUPT_PIN_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF4_1_MIN_GRANT                                                                0x3fff8080100f
#define regBIF_CFG_DEV0_EPF4_1_MIN_GRANT_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF4_1_MAX_LATENCY                                                              0x3fff8080100f
#define regBIF_CFG_DEV0_EPF4_1_MAX_LATENCY_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF4_1_VENDOR_CAP_LIST                                                          0x3fff80801012
#define regBIF_CFG_DEV0_EPF4_1_VENDOR_CAP_LIST_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF4_1_ADAPTER_ID_W                                                             0x3fff80801013
#define regBIF_CFG_DEV0_EPF4_1_ADAPTER_ID_W_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF4_1_PMI_CAP_LIST                                                             0x3fff80801014
#define regBIF_CFG_DEV0_EPF4_1_PMI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF4_1_PMI_CAP                                                                  0x3fff80801014
#define regBIF_CFG_DEV0_EPF4_1_PMI_CAP_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF4_1_PMI_STATUS_CNTL                                                          0x3fff80801015
#define regBIF_CFG_DEV0_EPF4_1_PMI_STATUS_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF4_1_SBRN                                                                     0x3fff80801018
#define regBIF_CFG_DEV0_EPF4_1_SBRN_BASE_IDX                                                            5
#define regBIF_CFG_DEV0_EPF4_1_FLADJ                                                                    0x3fff80801018
#define regBIF_CFG_DEV0_EPF4_1_FLADJ_BASE_IDX                                                           5
#define regBIF_CFG_DEV0_EPF4_1_DBESL_DBESLD                                                             0x3fff80801018
#define regBIF_CFG_DEV0_EPF4_1_DBESL_DBESLD_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_CAP_LIST                                                            0x3fff80801019
#define regBIF_CFG_DEV0_EPF4_1_PCIE_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_CAP                                                                 0x3fff80801019
#define regBIF_CFG_DEV0_EPF4_1_PCIE_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF4_1_DEVICE_CAP                                                               0x3fff8080101a
#define regBIF_CFG_DEV0_EPF4_1_DEVICE_CAP_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF4_1_DEVICE_CNTL                                                              0x3fff8080101b
#define regBIF_CFG_DEV0_EPF4_1_DEVICE_CNTL_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF4_1_DEVICE_STATUS                                                            0x3fff8080101b
#define regBIF_CFG_DEV0_EPF4_1_DEVICE_STATUS_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF4_1_LINK_CAP                                                                 0x3fff8080101c
#define regBIF_CFG_DEV0_EPF4_1_LINK_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF4_1_LINK_CNTL                                                                0x3fff8080101d
#define regBIF_CFG_DEV0_EPF4_1_LINK_CNTL_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF4_1_LINK_STATUS                                                              0x3fff8080101d
#define regBIF_CFG_DEV0_EPF4_1_LINK_STATUS_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF4_1_DEVICE_CAP2                                                              0x3fff80801022
#define regBIF_CFG_DEV0_EPF4_1_DEVICE_CAP2_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF4_1_DEVICE_CNTL2                                                             0x3fff80801023
#define regBIF_CFG_DEV0_EPF4_1_DEVICE_CNTL2_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF4_1_DEVICE_STATUS2                                                           0x3fff80801023
#define regBIF_CFG_DEV0_EPF4_1_DEVICE_STATUS2_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF4_1_LINK_CAP2                                                                0x3fff80801024
#define regBIF_CFG_DEV0_EPF4_1_LINK_CAP2_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF4_1_LINK_CNTL2                                                               0x3fff80801025
#define regBIF_CFG_DEV0_EPF4_1_LINK_CNTL2_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF4_1_LINK_STATUS2                                                             0x3fff80801025
#define regBIF_CFG_DEV0_EPF4_1_LINK_STATUS2_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF4_1_MSI_CAP_LIST                                                             0x3fff80801028
#define regBIF_CFG_DEV0_EPF4_1_MSI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF4_1_MSI_MSG_CNTL                                                             0x3fff80801028
#define regBIF_CFG_DEV0_EPF4_1_MSI_MSG_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF4_1_MSI_MSG_ADDR_LO                                                          0x3fff80801029
#define regBIF_CFG_DEV0_EPF4_1_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF4_1_MSI_MSG_ADDR_HI                                                          0x3fff8080102a
#define regBIF_CFG_DEV0_EPF4_1_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF4_1_MSI_MSG_DATA                                                             0x3fff8080102a
#define regBIF_CFG_DEV0_EPF4_1_MSI_MSG_DATA_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF4_1_MSI_EXT_MSG_DATA                                                         0x3fff8080102a
#define regBIF_CFG_DEV0_EPF4_1_MSI_EXT_MSG_DATA_BASE_IDX                                                5
#define regBIF_CFG_DEV0_EPF4_1_MSI_MASK                                                                 0x3fff8080102b
#define regBIF_CFG_DEV0_EPF4_1_MSI_MASK_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF4_1_MSI_MSG_DATA_64                                                          0x3fff8080102b
#define regBIF_CFG_DEV0_EPF4_1_MSI_MSG_DATA_64_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF4_1_MSI_EXT_MSG_DATA_64                                                      0x3fff8080102b
#define regBIF_CFG_DEV0_EPF4_1_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF4_1_MSI_MASK_64                                                              0x3fff8080102c
#define regBIF_CFG_DEV0_EPF4_1_MSI_MASK_64_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF4_1_MSI_PENDING                                                              0x3fff8080102c
#define regBIF_CFG_DEV0_EPF4_1_MSI_PENDING_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF4_1_MSI_PENDING_64                                                           0x3fff8080102d
#define regBIF_CFG_DEV0_EPF4_1_MSI_PENDING_64_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF4_1_MSIX_CAP_LIST                                                            0x3fff80801030
#define regBIF_CFG_DEV0_EPF4_1_MSIX_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF4_1_MSIX_MSG_CNTL                                                            0x3fff80801030
#define regBIF_CFG_DEV0_EPF4_1_MSIX_MSG_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF4_1_MSIX_TABLE                                                               0x3fff80801031
#define regBIF_CFG_DEV0_EPF4_1_MSIX_TABLE_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF4_1_MSIX_PBA                                                                 0x3fff80801032
#define regBIF_CFG_DEV0_EPF4_1_MSIX_PBA_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x3fff80801040
#define regBIF_CFG_DEV0_EPF4_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_VENDOR_SPECIFIC_HDR                                                 0x3fff80801041
#define regBIF_CFG_DEV0_EPF4_1_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_VENDOR_SPECIFIC1                                                    0x3fff80801042
#define regBIF_CFG_DEV0_EPF4_1_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_VENDOR_SPECIFIC2                                                    0x3fff80801043
#define regBIF_CFG_DEV0_EPF4_1_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x3fff80801054
#define regBIF_CFG_DEV0_EPF4_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_UNCORR_ERR_STATUS                                                   0x3fff80801055
#define regBIF_CFG_DEV0_EPF4_1_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_UNCORR_ERR_MASK                                                     0x3fff80801056
#define regBIF_CFG_DEV0_EPF4_1_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_UNCORR_ERR_SEVERITY                                                 0x3fff80801057
#define regBIF_CFG_DEV0_EPF4_1_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_STATUS                                                     0x3fff80801058
#define regBIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_MASK                                                       0x3fff80801059
#define regBIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_ADV_ERR_CAP_CNTL                                                    0x3fff8080105a
#define regBIF_CFG_DEV0_EPF4_1_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_HDR_LOG0                                                            0x3fff8080105b
#define regBIF_CFG_DEV0_EPF4_1_PCIE_HDR_LOG0_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_HDR_LOG1                                                            0x3fff8080105c
#define regBIF_CFG_DEV0_EPF4_1_PCIE_HDR_LOG1_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_HDR_LOG2                                                            0x3fff8080105d
#define regBIF_CFG_DEV0_EPF4_1_PCIE_HDR_LOG2_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_HDR_LOG3                                                            0x3fff8080105e
#define regBIF_CFG_DEV0_EPF4_1_PCIE_HDR_LOG3_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TLP_PREFIX_LOG0                                                     0x3fff80801062
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TLP_PREFIX_LOG1                                                     0x3fff80801063
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TLP_PREFIX_LOG2                                                     0x3fff80801064
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TLP_PREFIX_LOG3                                                     0x3fff80801065
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_BAR_ENH_CAP_LIST                                                    0x3fff80801080
#define regBIF_CFG_DEV0_EPF4_1_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_BAR1_CAP                                                            0x3fff80801081
#define regBIF_CFG_DEV0_EPF4_1_PCIE_BAR1_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_BAR1_CNTL                                                           0x3fff80801082
#define regBIF_CFG_DEV0_EPF4_1_PCIE_BAR1_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_BAR2_CAP                                                            0x3fff80801083
#define regBIF_CFG_DEV0_EPF4_1_PCIE_BAR2_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_BAR2_CNTL                                                           0x3fff80801084
#define regBIF_CFG_DEV0_EPF4_1_PCIE_BAR2_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_BAR3_CAP                                                            0x3fff80801085
#define regBIF_CFG_DEV0_EPF4_1_PCIE_BAR3_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_BAR3_CNTL                                                           0x3fff80801086
#define regBIF_CFG_DEV0_EPF4_1_PCIE_BAR3_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_BAR4_CAP                                                            0x3fff80801087
#define regBIF_CFG_DEV0_EPF4_1_PCIE_BAR4_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_BAR4_CNTL                                                           0x3fff80801088
#define regBIF_CFG_DEV0_EPF4_1_PCIE_BAR4_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_BAR5_CAP                                                            0x3fff80801089
#define regBIF_CFG_DEV0_EPF4_1_PCIE_BAR5_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_BAR5_CNTL                                                           0x3fff8080108a
#define regBIF_CFG_DEV0_EPF4_1_PCIE_BAR5_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_BAR6_CAP                                                            0x3fff8080108b
#define regBIF_CFG_DEV0_EPF4_1_PCIE_BAR6_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_BAR6_CNTL                                                           0x3fff8080108c
#define regBIF_CFG_DEV0_EPF4_1_PCIE_BAR6_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x3fff80801090
#define regBIF_CFG_DEV0_EPF4_1_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_PWR_BUDGET_DATA_SELECT                                              0x3fff80801091
#define regBIF_CFG_DEV0_EPF4_1_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_PWR_BUDGET_DATA                                                     0x3fff80801092
#define regBIF_CFG_DEV0_EPF4_1_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_PWR_BUDGET_CAP                                                      0x3fff80801093
#define regBIF_CFG_DEV0_EPF4_1_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_DPA_ENH_CAP_LIST                                                    0x3fff80801094
#define regBIF_CFG_DEV0_EPF4_1_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_DPA_CAP                                                             0x3fff80801095
#define regBIF_CFG_DEV0_EPF4_1_PCIE_DPA_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_DPA_LATENCY_INDICATOR                                               0x3fff80801096
#define regBIF_CFG_DEV0_EPF4_1_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_DPA_STATUS                                                          0x3fff80801097
#define regBIF_CFG_DEV0_EPF4_1_PCIE_DPA_STATUS_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_DPA_CNTL                                                            0x3fff80801097
#define regBIF_CFG_DEV0_EPF4_1_PCIE_DPA_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x3fff80801098
#define regBIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x3fff80801098
#define regBIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x3fff80801098
#define regBIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x3fff80801098
#define regBIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x3fff80801099
#define regBIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x3fff80801099
#define regBIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x3fff80801099
#define regBIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x3fff80801099
#define regBIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_ACS_ENH_CAP_LIST                                                    0x3fff808010a8
#define regBIF_CFG_DEV0_EPF4_1_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_ACS_CAP                                                             0x3fff808010a9
#define regBIF_CFG_DEV0_EPF4_1_PCIE_ACS_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_ACS_CNTL                                                            0x3fff808010a9
#define regBIF_CFG_DEV0_EPF4_1_PCIE_ACS_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_PASID_ENH_CAP_LIST                                                  0x3fff808010b4
#define regBIF_CFG_DEV0_EPF4_1_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_PASID_CAP                                                           0x3fff808010b5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_PASID_CAP_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_PASID_CNTL                                                          0x3fff808010b5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_PASID_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_ARI_ENH_CAP_LIST                                                    0x3fff808010ca
#define regBIF_CFG_DEV0_EPF4_1_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_ARI_CAP                                                             0x3fff808010cb
#define regBIF_CFG_DEV0_EPF4_1_PCIE_ARI_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_ARI_CNTL                                                            0x3fff808010cb
#define regBIF_CFG_DEV0_EPF4_1_PCIE_ARI_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_REQR_ENH_CAP_LIST                                               0x3fff808010dc
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_REQR_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_REQR_CAP                                                        0x3fff808010dd
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_REQR_CAP_BASE_IDX                                               5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_REQR_CNTL                                                       0x3fff808010de
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_REQR_CNTL_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_0                                                      0x3fff808010df
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_0_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_1                                                      0x3fff808010df
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_1_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_2                                                      0x3fff808010e0
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_2_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_3                                                      0x3fff808010e0
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_3_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_4                                                      0x3fff808010e1
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_4_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_5                                                      0x3fff808010e1
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_5_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_6                                                      0x3fff808010e2
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_6_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_7                                                      0x3fff808010e2
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_7_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_8                                                      0x3fff808010e3
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_8_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_9                                                      0x3fff808010e3
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_9_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_10                                                     0x3fff808010e4
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_10_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_11                                                     0x3fff808010e4
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_11_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_12                                                     0x3fff808010e5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_12_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_13                                                     0x3fff808010e5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_13_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_14                                                     0x3fff808010e6
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_14_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_15                                                     0x3fff808010e6
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_15_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_16                                                     0x3fff808010e7
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_16_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_17                                                     0x3fff808010e7
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_17_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_18                                                     0x3fff808010e8
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_18_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_19                                                     0x3fff808010e8
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_19_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_20                                                     0x3fff808010e9
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_20_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_21                                                     0x3fff808010e9
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_21_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_22                                                     0x3fff808010ea
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_22_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_23                                                     0x3fff808010ea
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_23_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_24                                                     0x3fff808010eb
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_24_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_25                                                     0x3fff808010eb
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_25_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_26                                                     0x3fff808010ec
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_26_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_27                                                     0x3fff808010ec
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_27_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_28                                                     0x3fff808010ed
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_28_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_29                                                     0x3fff808010ed
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_29_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_30                                                     0x3fff808010ee
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_30_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_31                                                     0x3fff808010ee
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_31_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_32                                                     0x3fff808010ef
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_32_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_33                                                     0x3fff808010ef
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_33_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_34                                                     0x3fff808010f0
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_34_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_35                                                     0x3fff808010f0
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_35_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_36                                                     0x3fff808010f1
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_36_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_37                                                     0x3fff808010f1
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_37_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_38                                                     0x3fff808010f2
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_38_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_39                                                     0x3fff808010f2
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_39_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_40                                                     0x3fff808010f3
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_40_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_41                                                     0x3fff808010f3
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_41_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_42                                                     0x3fff808010f4
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_42_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_43                                                     0x3fff808010f4
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_43_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_44                                                     0x3fff808010f5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_44_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_45                                                     0x3fff808010f5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_45_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_46                                                     0x3fff808010f6
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_46_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_47                                                     0x3fff808010f6
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_47_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_48                                                     0x3fff808010f7
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_48_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_49                                                     0x3fff808010f7
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_49_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_50                                                     0x3fff808010f8
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_50_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_51                                                     0x3fff808010f8
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_51_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_52                                                     0x3fff808010f9
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_52_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_53                                                     0x3fff808010f9
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_53_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_54                                                     0x3fff808010fa
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_54_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_55                                                     0x3fff808010fa
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_55_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_56                                                     0x3fff808010fb
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_56_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_57                                                     0x3fff808010fb
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_57_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_58                                                     0x3fff808010fc
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_58_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_59                                                     0x3fff808010fc
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_59_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_60                                                     0x3fff808010fd
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_60_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_61                                                     0x3fff808010fd
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_61_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_62                                                     0x3fff808010fe
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_62_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_63                                                     0x3fff808010fe
#define regBIF_CFG_DEV0_EPF4_1_PCIE_TPH_ST_TABLE_63_BASE_IDX                                            5


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf5_bifcfgdecp
// base address: 0xfffe12105000
#define regBIF_CFG_DEV0_EPF5_1_VENDOR_ID                                                                0x3fff80801400
#define regBIF_CFG_DEV0_EPF5_1_VENDOR_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF5_1_DEVICE_ID                                                                0x3fff80801400
#define regBIF_CFG_DEV0_EPF5_1_DEVICE_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF5_1_COMMAND                                                                  0x3fff80801401
#define regBIF_CFG_DEV0_EPF5_1_COMMAND_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF5_1_STATUS                                                                   0x3fff80801401
#define regBIF_CFG_DEV0_EPF5_1_STATUS_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_EPF5_1_REVISION_ID                                                              0x3fff80801402
#define regBIF_CFG_DEV0_EPF5_1_REVISION_ID_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF5_1_PROG_INTERFACE                                                           0x3fff80801402
#define regBIF_CFG_DEV0_EPF5_1_PROG_INTERFACE_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF5_1_SUB_CLASS                                                                0x3fff80801402
#define regBIF_CFG_DEV0_EPF5_1_SUB_CLASS_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF5_1_BASE_CLASS                                                               0x3fff80801402
#define regBIF_CFG_DEV0_EPF5_1_BASE_CLASS_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF5_1_CACHE_LINE                                                               0x3fff80801403
#define regBIF_CFG_DEV0_EPF5_1_CACHE_LINE_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF5_1_LATENCY                                                                  0x3fff80801403
#define regBIF_CFG_DEV0_EPF5_1_LATENCY_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF5_1_HEADER                                                                   0x3fff80801403
#define regBIF_CFG_DEV0_EPF5_1_HEADER_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_EPF5_1_BIST                                                                     0x3fff80801403
#define regBIF_CFG_DEV0_EPF5_1_BIST_BASE_IDX                                                            5
#define regBIF_CFG_DEV0_EPF5_1_BASE_ADDR_1                                                              0x3fff80801404
#define regBIF_CFG_DEV0_EPF5_1_BASE_ADDR_1_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF5_1_BASE_ADDR_2                                                              0x3fff80801405
#define regBIF_CFG_DEV0_EPF5_1_BASE_ADDR_2_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF5_1_BASE_ADDR_3                                                              0x3fff80801406
#define regBIF_CFG_DEV0_EPF5_1_BASE_ADDR_3_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF5_1_BASE_ADDR_4                                                              0x3fff80801407
#define regBIF_CFG_DEV0_EPF5_1_BASE_ADDR_4_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF5_1_BASE_ADDR_5                                                              0x3fff80801408
#define regBIF_CFG_DEV0_EPF5_1_BASE_ADDR_5_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF5_1_BASE_ADDR_6                                                              0x3fff80801409
#define regBIF_CFG_DEV0_EPF5_1_BASE_ADDR_6_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF5_1_CARDBUS_CIS_PTR                                                          0x3fff8080140a
#define regBIF_CFG_DEV0_EPF5_1_CARDBUS_CIS_PTR_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF5_1_ADAPTER_ID                                                               0x3fff8080140b
#define regBIF_CFG_DEV0_EPF5_1_ADAPTER_ID_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF5_1_ROM_BASE_ADDR                                                            0x3fff8080140c
#define regBIF_CFG_DEV0_EPF5_1_ROM_BASE_ADDR_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF5_1_CAP_PTR                                                                  0x3fff8080140d
#define regBIF_CFG_DEV0_EPF5_1_CAP_PTR_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF5_1_INTERRUPT_LINE                                                           0x3fff8080140f
#define regBIF_CFG_DEV0_EPF5_1_INTERRUPT_LINE_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF5_1_INTERRUPT_PIN                                                            0x3fff8080140f
#define regBIF_CFG_DEV0_EPF5_1_INTERRUPT_PIN_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF5_1_MIN_GRANT                                                                0x3fff8080140f
#define regBIF_CFG_DEV0_EPF5_1_MIN_GRANT_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF5_1_MAX_LATENCY                                                              0x3fff8080140f
#define regBIF_CFG_DEV0_EPF5_1_MAX_LATENCY_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF5_1_VENDOR_CAP_LIST                                                          0x3fff80801412
#define regBIF_CFG_DEV0_EPF5_1_VENDOR_CAP_LIST_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF5_1_ADAPTER_ID_W                                                             0x3fff80801413
#define regBIF_CFG_DEV0_EPF5_1_ADAPTER_ID_W_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF5_1_PMI_CAP_LIST                                                             0x3fff80801414
#define regBIF_CFG_DEV0_EPF5_1_PMI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF5_1_PMI_CAP                                                                  0x3fff80801414
#define regBIF_CFG_DEV0_EPF5_1_PMI_CAP_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF5_1_PMI_STATUS_CNTL                                                          0x3fff80801415
#define regBIF_CFG_DEV0_EPF5_1_PMI_STATUS_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF5_1_SBRN                                                                     0x3fff80801418
#define regBIF_CFG_DEV0_EPF5_1_SBRN_BASE_IDX                                                            5
#define regBIF_CFG_DEV0_EPF5_1_FLADJ                                                                    0x3fff80801418
#define regBIF_CFG_DEV0_EPF5_1_FLADJ_BASE_IDX                                                           5
#define regBIF_CFG_DEV0_EPF5_1_DBESL_DBESLD                                                             0x3fff80801418
#define regBIF_CFG_DEV0_EPF5_1_DBESL_DBESLD_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_CAP_LIST                                                            0x3fff80801419
#define regBIF_CFG_DEV0_EPF5_1_PCIE_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_CAP                                                                 0x3fff80801419
#define regBIF_CFG_DEV0_EPF5_1_PCIE_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF5_1_DEVICE_CAP                                                               0x3fff8080141a
#define regBIF_CFG_DEV0_EPF5_1_DEVICE_CAP_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF5_1_DEVICE_CNTL                                                              0x3fff8080141b
#define regBIF_CFG_DEV0_EPF5_1_DEVICE_CNTL_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF5_1_DEVICE_STATUS                                                            0x3fff8080141b
#define regBIF_CFG_DEV0_EPF5_1_DEVICE_STATUS_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF5_1_LINK_CAP                                                                 0x3fff8080141c
#define regBIF_CFG_DEV0_EPF5_1_LINK_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF5_1_LINK_CNTL                                                                0x3fff8080141d
#define regBIF_CFG_DEV0_EPF5_1_LINK_CNTL_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF5_1_LINK_STATUS                                                              0x3fff8080141d
#define regBIF_CFG_DEV0_EPF5_1_LINK_STATUS_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF5_1_DEVICE_CAP2                                                              0x3fff80801422
#define regBIF_CFG_DEV0_EPF5_1_DEVICE_CAP2_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF5_1_DEVICE_CNTL2                                                             0x3fff80801423
#define regBIF_CFG_DEV0_EPF5_1_DEVICE_CNTL2_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF5_1_DEVICE_STATUS2                                                           0x3fff80801423
#define regBIF_CFG_DEV0_EPF5_1_DEVICE_STATUS2_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF5_1_LINK_CAP2                                                                0x3fff80801424
#define regBIF_CFG_DEV0_EPF5_1_LINK_CAP2_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF5_1_LINK_CNTL2                                                               0x3fff80801425
#define regBIF_CFG_DEV0_EPF5_1_LINK_CNTL2_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF5_1_LINK_STATUS2                                                             0x3fff80801425
#define regBIF_CFG_DEV0_EPF5_1_LINK_STATUS2_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF5_1_MSI_CAP_LIST                                                             0x3fff80801428
#define regBIF_CFG_DEV0_EPF5_1_MSI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF5_1_MSI_MSG_CNTL                                                             0x3fff80801428
#define regBIF_CFG_DEV0_EPF5_1_MSI_MSG_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF5_1_MSI_MSG_ADDR_LO                                                          0x3fff80801429
#define regBIF_CFG_DEV0_EPF5_1_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF5_1_MSI_MSG_ADDR_HI                                                          0x3fff8080142a
#define regBIF_CFG_DEV0_EPF5_1_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF5_1_MSI_MSG_DATA                                                             0x3fff8080142a
#define regBIF_CFG_DEV0_EPF5_1_MSI_MSG_DATA_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF5_1_MSI_EXT_MSG_DATA                                                         0x3fff8080142a
#define regBIF_CFG_DEV0_EPF5_1_MSI_EXT_MSG_DATA_BASE_IDX                                                5
#define regBIF_CFG_DEV0_EPF5_1_MSI_MASK                                                                 0x3fff8080142b
#define regBIF_CFG_DEV0_EPF5_1_MSI_MASK_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF5_1_MSI_MSG_DATA_64                                                          0x3fff8080142b
#define regBIF_CFG_DEV0_EPF5_1_MSI_MSG_DATA_64_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF5_1_MSI_EXT_MSG_DATA_64                                                      0x3fff8080142b
#define regBIF_CFG_DEV0_EPF5_1_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF5_1_MSI_MASK_64                                                              0x3fff8080142c
#define regBIF_CFG_DEV0_EPF5_1_MSI_MASK_64_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF5_1_MSI_PENDING                                                              0x3fff8080142c
#define regBIF_CFG_DEV0_EPF5_1_MSI_PENDING_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF5_1_MSI_PENDING_64                                                           0x3fff8080142d
#define regBIF_CFG_DEV0_EPF5_1_MSI_PENDING_64_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF5_1_MSIX_CAP_LIST                                                            0x3fff80801430
#define regBIF_CFG_DEV0_EPF5_1_MSIX_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF5_1_MSIX_MSG_CNTL                                                            0x3fff80801430
#define regBIF_CFG_DEV0_EPF5_1_MSIX_MSG_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF5_1_MSIX_TABLE                                                               0x3fff80801431
#define regBIF_CFG_DEV0_EPF5_1_MSIX_TABLE_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF5_1_MSIX_PBA                                                                 0x3fff80801432
#define regBIF_CFG_DEV0_EPF5_1_MSIX_PBA_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x3fff80801440
#define regBIF_CFG_DEV0_EPF5_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_VENDOR_SPECIFIC_HDR                                                 0x3fff80801441
#define regBIF_CFG_DEV0_EPF5_1_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_VENDOR_SPECIFIC1                                                    0x3fff80801442
#define regBIF_CFG_DEV0_EPF5_1_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_VENDOR_SPECIFIC2                                                    0x3fff80801443
#define regBIF_CFG_DEV0_EPF5_1_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x3fff80801454
#define regBIF_CFG_DEV0_EPF5_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_UNCORR_ERR_STATUS                                                   0x3fff80801455
#define regBIF_CFG_DEV0_EPF5_1_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_UNCORR_ERR_MASK                                                     0x3fff80801456
#define regBIF_CFG_DEV0_EPF5_1_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_UNCORR_ERR_SEVERITY                                                 0x3fff80801457
#define regBIF_CFG_DEV0_EPF5_1_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_CORR_ERR_STATUS                                                     0x3fff80801458
#define regBIF_CFG_DEV0_EPF5_1_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_CORR_ERR_MASK                                                       0x3fff80801459
#define regBIF_CFG_DEV0_EPF5_1_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_ADV_ERR_CAP_CNTL                                                    0x3fff8080145a
#define regBIF_CFG_DEV0_EPF5_1_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_HDR_LOG0                                                            0x3fff8080145b
#define regBIF_CFG_DEV0_EPF5_1_PCIE_HDR_LOG0_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_HDR_LOG1                                                            0x3fff8080145c
#define regBIF_CFG_DEV0_EPF5_1_PCIE_HDR_LOG1_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_HDR_LOG2                                                            0x3fff8080145d
#define regBIF_CFG_DEV0_EPF5_1_PCIE_HDR_LOG2_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_HDR_LOG3                                                            0x3fff8080145e
#define regBIF_CFG_DEV0_EPF5_1_PCIE_HDR_LOG3_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TLP_PREFIX_LOG0                                                     0x3fff80801462
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TLP_PREFIX_LOG1                                                     0x3fff80801463
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TLP_PREFIX_LOG2                                                     0x3fff80801464
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TLP_PREFIX_LOG3                                                     0x3fff80801465
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_BAR_ENH_CAP_LIST                                                    0x3fff80801480
#define regBIF_CFG_DEV0_EPF5_1_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_BAR1_CAP                                                            0x3fff80801481
#define regBIF_CFG_DEV0_EPF5_1_PCIE_BAR1_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_BAR1_CNTL                                                           0x3fff80801482
#define regBIF_CFG_DEV0_EPF5_1_PCIE_BAR1_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_BAR2_CAP                                                            0x3fff80801483
#define regBIF_CFG_DEV0_EPF5_1_PCIE_BAR2_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_BAR2_CNTL                                                           0x3fff80801484
#define regBIF_CFG_DEV0_EPF5_1_PCIE_BAR2_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_BAR3_CAP                                                            0x3fff80801485
#define regBIF_CFG_DEV0_EPF5_1_PCIE_BAR3_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_BAR3_CNTL                                                           0x3fff80801486
#define regBIF_CFG_DEV0_EPF5_1_PCIE_BAR3_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_BAR4_CAP                                                            0x3fff80801487
#define regBIF_CFG_DEV0_EPF5_1_PCIE_BAR4_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_BAR4_CNTL                                                           0x3fff80801488
#define regBIF_CFG_DEV0_EPF5_1_PCIE_BAR4_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_BAR5_CAP                                                            0x3fff80801489
#define regBIF_CFG_DEV0_EPF5_1_PCIE_BAR5_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_BAR5_CNTL                                                           0x3fff8080148a
#define regBIF_CFG_DEV0_EPF5_1_PCIE_BAR5_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_BAR6_CAP                                                            0x3fff8080148b
#define regBIF_CFG_DEV0_EPF5_1_PCIE_BAR6_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_BAR6_CNTL                                                           0x3fff8080148c
#define regBIF_CFG_DEV0_EPF5_1_PCIE_BAR6_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x3fff80801490
#define regBIF_CFG_DEV0_EPF5_1_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_PWR_BUDGET_DATA_SELECT                                              0x3fff80801491
#define regBIF_CFG_DEV0_EPF5_1_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_PWR_BUDGET_DATA                                                     0x3fff80801492
#define regBIF_CFG_DEV0_EPF5_1_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_PWR_BUDGET_CAP                                                      0x3fff80801493
#define regBIF_CFG_DEV0_EPF5_1_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_DPA_ENH_CAP_LIST                                                    0x3fff80801494
#define regBIF_CFG_DEV0_EPF5_1_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_DPA_CAP                                                             0x3fff80801495
#define regBIF_CFG_DEV0_EPF5_1_PCIE_DPA_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_DPA_LATENCY_INDICATOR                                               0x3fff80801496
#define regBIF_CFG_DEV0_EPF5_1_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_DPA_STATUS                                                          0x3fff80801497
#define regBIF_CFG_DEV0_EPF5_1_PCIE_DPA_STATUS_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_DPA_CNTL                                                            0x3fff80801497
#define regBIF_CFG_DEV0_EPF5_1_PCIE_DPA_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x3fff80801498
#define regBIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x3fff80801498
#define regBIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x3fff80801498
#define regBIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x3fff80801498
#define regBIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x3fff80801499
#define regBIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x3fff80801499
#define regBIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x3fff80801499
#define regBIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x3fff80801499
#define regBIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_ACS_ENH_CAP_LIST                                                    0x3fff808014a8
#define regBIF_CFG_DEV0_EPF5_1_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_ACS_CAP                                                             0x3fff808014a9
#define regBIF_CFG_DEV0_EPF5_1_PCIE_ACS_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_ACS_CNTL                                                            0x3fff808014a9
#define regBIF_CFG_DEV0_EPF5_1_PCIE_ACS_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_PASID_ENH_CAP_LIST                                                  0x3fff808014b4
#define regBIF_CFG_DEV0_EPF5_1_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_PASID_CAP                                                           0x3fff808014b5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_PASID_CAP_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_PASID_CNTL                                                          0x3fff808014b5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_PASID_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_ARI_ENH_CAP_LIST                                                    0x3fff808014ca
#define regBIF_CFG_DEV0_EPF5_1_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_ARI_CAP                                                             0x3fff808014cb
#define regBIF_CFG_DEV0_EPF5_1_PCIE_ARI_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_ARI_CNTL                                                            0x3fff808014cb
#define regBIF_CFG_DEV0_EPF5_1_PCIE_ARI_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_REQR_ENH_CAP_LIST                                               0x3fff808014dc
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_REQR_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_REQR_CAP                                                        0x3fff808014dd
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_REQR_CAP_BASE_IDX                                               5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_REQR_CNTL                                                       0x3fff808014de
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_REQR_CNTL_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_0                                                      0x3fff808014df
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_0_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_1                                                      0x3fff808014df
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_1_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_2                                                      0x3fff808014e0
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_2_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_3                                                      0x3fff808014e0
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_3_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_4                                                      0x3fff808014e1
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_4_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_5                                                      0x3fff808014e1
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_5_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_6                                                      0x3fff808014e2
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_6_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_7                                                      0x3fff808014e2
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_7_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_8                                                      0x3fff808014e3
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_8_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_9                                                      0x3fff808014e3
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_9_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_10                                                     0x3fff808014e4
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_10_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_11                                                     0x3fff808014e4
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_11_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_12                                                     0x3fff808014e5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_12_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_13                                                     0x3fff808014e5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_13_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_14                                                     0x3fff808014e6
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_14_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_15                                                     0x3fff808014e6
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_15_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_16                                                     0x3fff808014e7
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_16_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_17                                                     0x3fff808014e7
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_17_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_18                                                     0x3fff808014e8
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_18_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_19                                                     0x3fff808014e8
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_19_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_20                                                     0x3fff808014e9
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_20_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_21                                                     0x3fff808014e9
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_21_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_22                                                     0x3fff808014ea
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_22_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_23                                                     0x3fff808014ea
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_23_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_24                                                     0x3fff808014eb
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_24_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_25                                                     0x3fff808014eb
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_25_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_26                                                     0x3fff808014ec
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_26_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_27                                                     0x3fff808014ec
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_27_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_28                                                     0x3fff808014ed
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_28_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_29                                                     0x3fff808014ed
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_29_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_30                                                     0x3fff808014ee
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_30_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_31                                                     0x3fff808014ee
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_31_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_32                                                     0x3fff808014ef
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_32_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_33                                                     0x3fff808014ef
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_33_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_34                                                     0x3fff808014f0
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_34_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_35                                                     0x3fff808014f0
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_35_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_36                                                     0x3fff808014f1
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_36_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_37                                                     0x3fff808014f1
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_37_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_38                                                     0x3fff808014f2
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_38_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_39                                                     0x3fff808014f2
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_39_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_40                                                     0x3fff808014f3
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_40_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_41                                                     0x3fff808014f3
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_41_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_42                                                     0x3fff808014f4
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_42_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_43                                                     0x3fff808014f4
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_43_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_44                                                     0x3fff808014f5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_44_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_45                                                     0x3fff808014f5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_45_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_46                                                     0x3fff808014f6
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_46_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_47                                                     0x3fff808014f6
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_47_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_48                                                     0x3fff808014f7
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_48_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_49                                                     0x3fff808014f7
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_49_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_50                                                     0x3fff808014f8
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_50_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_51                                                     0x3fff808014f8
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_51_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_52                                                     0x3fff808014f9
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_52_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_53                                                     0x3fff808014f9
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_53_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_54                                                     0x3fff808014fa
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_54_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_55                                                     0x3fff808014fa
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_55_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_56                                                     0x3fff808014fb
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_56_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_57                                                     0x3fff808014fb
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_57_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_58                                                     0x3fff808014fc
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_58_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_59                                                     0x3fff808014fc
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_59_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_60                                                     0x3fff808014fd
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_60_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_61                                                     0x3fff808014fd
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_61_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_62                                                     0x3fff808014fe
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_62_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_63                                                     0x3fff808014fe
#define regBIF_CFG_DEV0_EPF5_1_PCIE_TPH_ST_TABLE_63_BASE_IDX                                            5


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf6_bifcfgdecp
// base address: 0xfffe12106000
#define regBIF_CFG_DEV0_EPF6_1_VENDOR_ID                                                                0x3fff80801800
#define regBIF_CFG_DEV0_EPF6_1_VENDOR_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF6_1_DEVICE_ID                                                                0x3fff80801800
#define regBIF_CFG_DEV0_EPF6_1_DEVICE_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF6_1_COMMAND                                                                  0x3fff80801801
#define regBIF_CFG_DEV0_EPF6_1_COMMAND_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF6_1_STATUS                                                                   0x3fff80801801
#define regBIF_CFG_DEV0_EPF6_1_STATUS_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_EPF6_1_REVISION_ID                                                              0x3fff80801802
#define regBIF_CFG_DEV0_EPF6_1_REVISION_ID_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF6_1_PROG_INTERFACE                                                           0x3fff80801802
#define regBIF_CFG_DEV0_EPF6_1_PROG_INTERFACE_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF6_1_SUB_CLASS                                                                0x3fff80801802
#define regBIF_CFG_DEV0_EPF6_1_SUB_CLASS_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF6_1_BASE_CLASS                                                               0x3fff80801802
#define regBIF_CFG_DEV0_EPF6_1_BASE_CLASS_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF6_1_CACHE_LINE                                                               0x3fff80801803
#define regBIF_CFG_DEV0_EPF6_1_CACHE_LINE_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF6_1_LATENCY                                                                  0x3fff80801803
#define regBIF_CFG_DEV0_EPF6_1_LATENCY_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF6_1_HEADER                                                                   0x3fff80801803
#define regBIF_CFG_DEV0_EPF6_1_HEADER_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_EPF6_1_BIST                                                                     0x3fff80801803
#define regBIF_CFG_DEV0_EPF6_1_BIST_BASE_IDX                                                            5
#define regBIF_CFG_DEV0_EPF6_1_BASE_ADDR_1                                                              0x3fff80801804
#define regBIF_CFG_DEV0_EPF6_1_BASE_ADDR_1_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF6_1_BASE_ADDR_2                                                              0x3fff80801805
#define regBIF_CFG_DEV0_EPF6_1_BASE_ADDR_2_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF6_1_BASE_ADDR_3                                                              0x3fff80801806
#define regBIF_CFG_DEV0_EPF6_1_BASE_ADDR_3_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF6_1_BASE_ADDR_4                                                              0x3fff80801807
#define regBIF_CFG_DEV0_EPF6_1_BASE_ADDR_4_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF6_1_BASE_ADDR_5                                                              0x3fff80801808
#define regBIF_CFG_DEV0_EPF6_1_BASE_ADDR_5_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF6_1_BASE_ADDR_6                                                              0x3fff80801809
#define regBIF_CFG_DEV0_EPF6_1_BASE_ADDR_6_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF6_1_CARDBUS_CIS_PTR                                                          0x3fff8080180a
#define regBIF_CFG_DEV0_EPF6_1_CARDBUS_CIS_PTR_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF6_1_ADAPTER_ID                                                               0x3fff8080180b
#define regBIF_CFG_DEV0_EPF6_1_ADAPTER_ID_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF6_1_ROM_BASE_ADDR                                                            0x3fff8080180c
#define regBIF_CFG_DEV0_EPF6_1_ROM_BASE_ADDR_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF6_1_CAP_PTR                                                                  0x3fff8080180d
#define regBIF_CFG_DEV0_EPF6_1_CAP_PTR_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF6_1_INTERRUPT_LINE                                                           0x3fff8080180f
#define regBIF_CFG_DEV0_EPF6_1_INTERRUPT_LINE_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF6_1_INTERRUPT_PIN                                                            0x3fff8080180f
#define regBIF_CFG_DEV0_EPF6_1_INTERRUPT_PIN_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF6_1_MIN_GRANT                                                                0x3fff8080180f
#define regBIF_CFG_DEV0_EPF6_1_MIN_GRANT_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF6_1_MAX_LATENCY                                                              0x3fff8080180f
#define regBIF_CFG_DEV0_EPF6_1_MAX_LATENCY_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF6_1_VENDOR_CAP_LIST                                                          0x3fff80801812
#define regBIF_CFG_DEV0_EPF6_1_VENDOR_CAP_LIST_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF6_1_ADAPTER_ID_W                                                             0x3fff80801813
#define regBIF_CFG_DEV0_EPF6_1_ADAPTER_ID_W_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF6_1_PMI_CAP_LIST                                                             0x3fff80801814
#define regBIF_CFG_DEV0_EPF6_1_PMI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF6_1_PMI_CAP                                                                  0x3fff80801814
#define regBIF_CFG_DEV0_EPF6_1_PMI_CAP_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF6_1_PMI_STATUS_CNTL                                                          0x3fff80801815
#define regBIF_CFG_DEV0_EPF6_1_PMI_STATUS_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF6_1_SBRN                                                                     0x3fff80801818
#define regBIF_CFG_DEV0_EPF6_1_SBRN_BASE_IDX                                                            5
#define regBIF_CFG_DEV0_EPF6_1_FLADJ                                                                    0x3fff80801818
#define regBIF_CFG_DEV0_EPF6_1_FLADJ_BASE_IDX                                                           5
#define regBIF_CFG_DEV0_EPF6_1_DBESL_DBESLD                                                             0x3fff80801818
#define regBIF_CFG_DEV0_EPF6_1_DBESL_DBESLD_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_CAP_LIST                                                            0x3fff80801819
#define regBIF_CFG_DEV0_EPF6_1_PCIE_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_CAP                                                                 0x3fff80801819
#define regBIF_CFG_DEV0_EPF6_1_PCIE_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF6_1_DEVICE_CAP                                                               0x3fff8080181a
#define regBIF_CFG_DEV0_EPF6_1_DEVICE_CAP_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF6_1_DEVICE_CNTL                                                              0x3fff8080181b
#define regBIF_CFG_DEV0_EPF6_1_DEVICE_CNTL_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF6_1_DEVICE_STATUS                                                            0x3fff8080181b
#define regBIF_CFG_DEV0_EPF6_1_DEVICE_STATUS_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF6_1_LINK_CAP                                                                 0x3fff8080181c
#define regBIF_CFG_DEV0_EPF6_1_LINK_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF6_1_LINK_CNTL                                                                0x3fff8080181d
#define regBIF_CFG_DEV0_EPF6_1_LINK_CNTL_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF6_1_LINK_STATUS                                                              0x3fff8080181d
#define regBIF_CFG_DEV0_EPF6_1_LINK_STATUS_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF6_1_DEVICE_CAP2                                                              0x3fff80801822
#define regBIF_CFG_DEV0_EPF6_1_DEVICE_CAP2_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF6_1_DEVICE_CNTL2                                                             0x3fff80801823
#define regBIF_CFG_DEV0_EPF6_1_DEVICE_CNTL2_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF6_1_DEVICE_STATUS2                                                           0x3fff80801823
#define regBIF_CFG_DEV0_EPF6_1_DEVICE_STATUS2_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF6_1_LINK_CAP2                                                                0x3fff80801824
#define regBIF_CFG_DEV0_EPF6_1_LINK_CAP2_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF6_1_LINK_CNTL2                                                               0x3fff80801825
#define regBIF_CFG_DEV0_EPF6_1_LINK_CNTL2_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF6_1_LINK_STATUS2                                                             0x3fff80801825
#define regBIF_CFG_DEV0_EPF6_1_LINK_STATUS2_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF6_1_MSI_CAP_LIST                                                             0x3fff80801828
#define regBIF_CFG_DEV0_EPF6_1_MSI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF6_1_MSI_MSG_CNTL                                                             0x3fff80801828
#define regBIF_CFG_DEV0_EPF6_1_MSI_MSG_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF6_1_MSI_MSG_ADDR_LO                                                          0x3fff80801829
#define regBIF_CFG_DEV0_EPF6_1_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF6_1_MSI_MSG_ADDR_HI                                                          0x3fff8080182a
#define regBIF_CFG_DEV0_EPF6_1_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF6_1_MSI_MSG_DATA                                                             0x3fff8080182a
#define regBIF_CFG_DEV0_EPF6_1_MSI_MSG_DATA_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF6_1_MSI_EXT_MSG_DATA                                                         0x3fff8080182a
#define regBIF_CFG_DEV0_EPF6_1_MSI_EXT_MSG_DATA_BASE_IDX                                                5
#define regBIF_CFG_DEV0_EPF6_1_MSI_MASK                                                                 0x3fff8080182b
#define regBIF_CFG_DEV0_EPF6_1_MSI_MASK_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF6_1_MSI_MSG_DATA_64                                                          0x3fff8080182b
#define regBIF_CFG_DEV0_EPF6_1_MSI_MSG_DATA_64_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF6_1_MSI_EXT_MSG_DATA_64                                                      0x3fff8080182b
#define regBIF_CFG_DEV0_EPF6_1_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF6_1_MSI_MASK_64                                                              0x3fff8080182c
#define regBIF_CFG_DEV0_EPF6_1_MSI_MASK_64_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF6_1_MSI_PENDING                                                              0x3fff8080182c
#define regBIF_CFG_DEV0_EPF6_1_MSI_PENDING_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF6_1_MSI_PENDING_64                                                           0x3fff8080182d
#define regBIF_CFG_DEV0_EPF6_1_MSI_PENDING_64_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF6_1_MSIX_CAP_LIST                                                            0x3fff80801830
#define regBIF_CFG_DEV0_EPF6_1_MSIX_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF6_1_MSIX_MSG_CNTL                                                            0x3fff80801830
#define regBIF_CFG_DEV0_EPF6_1_MSIX_MSG_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF6_1_MSIX_TABLE                                                               0x3fff80801831
#define regBIF_CFG_DEV0_EPF6_1_MSIX_TABLE_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF6_1_MSIX_PBA                                                                 0x3fff80801832
#define regBIF_CFG_DEV0_EPF6_1_MSIX_PBA_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x3fff80801840
#define regBIF_CFG_DEV0_EPF6_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_VENDOR_SPECIFIC_HDR                                                 0x3fff80801841
#define regBIF_CFG_DEV0_EPF6_1_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_VENDOR_SPECIFIC1                                                    0x3fff80801842
#define regBIF_CFG_DEV0_EPF6_1_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_VENDOR_SPECIFIC2                                                    0x3fff80801843
#define regBIF_CFG_DEV0_EPF6_1_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x3fff80801854
#define regBIF_CFG_DEV0_EPF6_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_UNCORR_ERR_STATUS                                                   0x3fff80801855
#define regBIF_CFG_DEV0_EPF6_1_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_UNCORR_ERR_MASK                                                     0x3fff80801856
#define regBIF_CFG_DEV0_EPF6_1_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_UNCORR_ERR_SEVERITY                                                 0x3fff80801857
#define regBIF_CFG_DEV0_EPF6_1_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_CORR_ERR_STATUS                                                     0x3fff80801858
#define regBIF_CFG_DEV0_EPF6_1_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_CORR_ERR_MASK                                                       0x3fff80801859
#define regBIF_CFG_DEV0_EPF6_1_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_ADV_ERR_CAP_CNTL                                                    0x3fff8080185a
#define regBIF_CFG_DEV0_EPF6_1_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_HDR_LOG0                                                            0x3fff8080185b
#define regBIF_CFG_DEV0_EPF6_1_PCIE_HDR_LOG0_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_HDR_LOG1                                                            0x3fff8080185c
#define regBIF_CFG_DEV0_EPF6_1_PCIE_HDR_LOG1_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_HDR_LOG2                                                            0x3fff8080185d
#define regBIF_CFG_DEV0_EPF6_1_PCIE_HDR_LOG2_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_HDR_LOG3                                                            0x3fff8080185e
#define regBIF_CFG_DEV0_EPF6_1_PCIE_HDR_LOG3_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TLP_PREFIX_LOG0                                                     0x3fff80801862
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TLP_PREFIX_LOG1                                                     0x3fff80801863
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TLP_PREFIX_LOG2                                                     0x3fff80801864
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TLP_PREFIX_LOG3                                                     0x3fff80801865
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_BAR_ENH_CAP_LIST                                                    0x3fff80801880
#define regBIF_CFG_DEV0_EPF6_1_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_BAR1_CAP                                                            0x3fff80801881
#define regBIF_CFG_DEV0_EPF6_1_PCIE_BAR1_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_BAR1_CNTL                                                           0x3fff80801882
#define regBIF_CFG_DEV0_EPF6_1_PCIE_BAR1_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_BAR2_CAP                                                            0x3fff80801883
#define regBIF_CFG_DEV0_EPF6_1_PCIE_BAR2_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_BAR2_CNTL                                                           0x3fff80801884
#define regBIF_CFG_DEV0_EPF6_1_PCIE_BAR2_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_BAR3_CAP                                                            0x3fff80801885
#define regBIF_CFG_DEV0_EPF6_1_PCIE_BAR3_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_BAR3_CNTL                                                           0x3fff80801886
#define regBIF_CFG_DEV0_EPF6_1_PCIE_BAR3_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_BAR4_CAP                                                            0x3fff80801887
#define regBIF_CFG_DEV0_EPF6_1_PCIE_BAR4_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_BAR4_CNTL                                                           0x3fff80801888
#define regBIF_CFG_DEV0_EPF6_1_PCIE_BAR4_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_BAR5_CAP                                                            0x3fff80801889
#define regBIF_CFG_DEV0_EPF6_1_PCIE_BAR5_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_BAR5_CNTL                                                           0x3fff8080188a
#define regBIF_CFG_DEV0_EPF6_1_PCIE_BAR5_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_BAR6_CAP                                                            0x3fff8080188b
#define regBIF_CFG_DEV0_EPF6_1_PCIE_BAR6_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_BAR6_CNTL                                                           0x3fff8080188c
#define regBIF_CFG_DEV0_EPF6_1_PCIE_BAR6_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x3fff80801890
#define regBIF_CFG_DEV0_EPF6_1_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_PWR_BUDGET_DATA_SELECT                                              0x3fff80801891
#define regBIF_CFG_DEV0_EPF6_1_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_PWR_BUDGET_DATA                                                     0x3fff80801892
#define regBIF_CFG_DEV0_EPF6_1_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_PWR_BUDGET_CAP                                                      0x3fff80801893
#define regBIF_CFG_DEV0_EPF6_1_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_DPA_ENH_CAP_LIST                                                    0x3fff80801894
#define regBIF_CFG_DEV0_EPF6_1_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_DPA_CAP                                                             0x3fff80801895
#define regBIF_CFG_DEV0_EPF6_1_PCIE_DPA_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_DPA_LATENCY_INDICATOR                                               0x3fff80801896
#define regBIF_CFG_DEV0_EPF6_1_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_DPA_STATUS                                                          0x3fff80801897
#define regBIF_CFG_DEV0_EPF6_1_PCIE_DPA_STATUS_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_DPA_CNTL                                                            0x3fff80801897
#define regBIF_CFG_DEV0_EPF6_1_PCIE_DPA_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x3fff80801898
#define regBIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x3fff80801898
#define regBIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x3fff80801898
#define regBIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x3fff80801898
#define regBIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x3fff80801899
#define regBIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x3fff80801899
#define regBIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x3fff80801899
#define regBIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x3fff80801899
#define regBIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_ACS_ENH_CAP_LIST                                                    0x3fff808018a8
#define regBIF_CFG_DEV0_EPF6_1_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_ACS_CAP                                                             0x3fff808018a9
#define regBIF_CFG_DEV0_EPF6_1_PCIE_ACS_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_ACS_CNTL                                                            0x3fff808018a9
#define regBIF_CFG_DEV0_EPF6_1_PCIE_ACS_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_PASID_ENH_CAP_LIST                                                  0x3fff808018b4
#define regBIF_CFG_DEV0_EPF6_1_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_PASID_CAP                                                           0x3fff808018b5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_PASID_CAP_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_PASID_CNTL                                                          0x3fff808018b5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_PASID_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_ARI_ENH_CAP_LIST                                                    0x3fff808018ca
#define regBIF_CFG_DEV0_EPF6_1_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_ARI_CAP                                                             0x3fff808018cb
#define regBIF_CFG_DEV0_EPF6_1_PCIE_ARI_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_ARI_CNTL                                                            0x3fff808018cb
#define regBIF_CFG_DEV0_EPF6_1_PCIE_ARI_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_REQR_ENH_CAP_LIST                                               0x3fff808018dc
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_REQR_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_REQR_CAP                                                        0x3fff808018dd
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_REQR_CAP_BASE_IDX                                               5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_REQR_CNTL                                                       0x3fff808018de
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_REQR_CNTL_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_0                                                      0x3fff808018df
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_0_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_1                                                      0x3fff808018df
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_1_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_2                                                      0x3fff808018e0
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_2_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_3                                                      0x3fff808018e0
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_3_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_4                                                      0x3fff808018e1
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_4_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_5                                                      0x3fff808018e1
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_5_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_6                                                      0x3fff808018e2
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_6_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_7                                                      0x3fff808018e2
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_7_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_8                                                      0x3fff808018e3
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_8_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_9                                                      0x3fff808018e3
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_9_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_10                                                     0x3fff808018e4
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_10_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_11                                                     0x3fff808018e4
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_11_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_12                                                     0x3fff808018e5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_12_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_13                                                     0x3fff808018e5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_13_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_14                                                     0x3fff808018e6
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_14_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_15                                                     0x3fff808018e6
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_15_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_16                                                     0x3fff808018e7
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_16_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_17                                                     0x3fff808018e7
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_17_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_18                                                     0x3fff808018e8
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_18_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_19                                                     0x3fff808018e8
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_19_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_20                                                     0x3fff808018e9
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_20_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_21                                                     0x3fff808018e9
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_21_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_22                                                     0x3fff808018ea
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_22_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_23                                                     0x3fff808018ea
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_23_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_24                                                     0x3fff808018eb
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_24_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_25                                                     0x3fff808018eb
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_25_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_26                                                     0x3fff808018ec
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_26_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_27                                                     0x3fff808018ec
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_27_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_28                                                     0x3fff808018ed
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_28_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_29                                                     0x3fff808018ed
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_29_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_30                                                     0x3fff808018ee
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_30_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_31                                                     0x3fff808018ee
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_31_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_32                                                     0x3fff808018ef
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_32_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_33                                                     0x3fff808018ef
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_33_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_34                                                     0x3fff808018f0
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_34_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_35                                                     0x3fff808018f0
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_35_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_36                                                     0x3fff808018f1
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_36_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_37                                                     0x3fff808018f1
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_37_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_38                                                     0x3fff808018f2
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_38_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_39                                                     0x3fff808018f2
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_39_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_40                                                     0x3fff808018f3
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_40_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_41                                                     0x3fff808018f3
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_41_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_42                                                     0x3fff808018f4
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_42_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_43                                                     0x3fff808018f4
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_43_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_44                                                     0x3fff808018f5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_44_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_45                                                     0x3fff808018f5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_45_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_46                                                     0x3fff808018f6
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_46_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_47                                                     0x3fff808018f6
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_47_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_48                                                     0x3fff808018f7
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_48_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_49                                                     0x3fff808018f7
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_49_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_50                                                     0x3fff808018f8
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_50_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_51                                                     0x3fff808018f8
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_51_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_52                                                     0x3fff808018f9
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_52_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_53                                                     0x3fff808018f9
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_53_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_54                                                     0x3fff808018fa
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_54_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_55                                                     0x3fff808018fa
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_55_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_56                                                     0x3fff808018fb
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_56_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_57                                                     0x3fff808018fb
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_57_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_58                                                     0x3fff808018fc
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_58_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_59                                                     0x3fff808018fc
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_59_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_60                                                     0x3fff808018fd
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_60_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_61                                                     0x3fff808018fd
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_61_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_62                                                     0x3fff808018fe
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_62_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_63                                                     0x3fff808018fe
#define regBIF_CFG_DEV0_EPF6_1_PCIE_TPH_ST_TABLE_63_BASE_IDX                                            5


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf7_bifcfgdecp
// base address: 0xfffe12107000
#define regBIF_CFG_DEV0_EPF7_1_VENDOR_ID                                                                0x3fff80801c00
#define regBIF_CFG_DEV0_EPF7_1_VENDOR_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF7_1_DEVICE_ID                                                                0x3fff80801c00
#define regBIF_CFG_DEV0_EPF7_1_DEVICE_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF7_1_COMMAND                                                                  0x3fff80801c01
#define regBIF_CFG_DEV0_EPF7_1_COMMAND_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF7_1_STATUS                                                                   0x3fff80801c01
#define regBIF_CFG_DEV0_EPF7_1_STATUS_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_EPF7_1_REVISION_ID                                                              0x3fff80801c02
#define regBIF_CFG_DEV0_EPF7_1_REVISION_ID_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF7_1_PROG_INTERFACE                                                           0x3fff80801c02
#define regBIF_CFG_DEV0_EPF7_1_PROG_INTERFACE_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF7_1_SUB_CLASS                                                                0x3fff80801c02
#define regBIF_CFG_DEV0_EPF7_1_SUB_CLASS_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF7_1_BASE_CLASS                                                               0x3fff80801c02
#define regBIF_CFG_DEV0_EPF7_1_BASE_CLASS_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF7_1_CACHE_LINE                                                               0x3fff80801c03
#define regBIF_CFG_DEV0_EPF7_1_CACHE_LINE_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF7_1_LATENCY                                                                  0x3fff80801c03
#define regBIF_CFG_DEV0_EPF7_1_LATENCY_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF7_1_HEADER                                                                   0x3fff80801c03
#define regBIF_CFG_DEV0_EPF7_1_HEADER_BASE_IDX                                                          5
#define regBIF_CFG_DEV0_EPF7_1_BIST                                                                     0x3fff80801c03
#define regBIF_CFG_DEV0_EPF7_1_BIST_BASE_IDX                                                            5
#define regBIF_CFG_DEV0_EPF7_1_BASE_ADDR_1                                                              0x3fff80801c04
#define regBIF_CFG_DEV0_EPF7_1_BASE_ADDR_1_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF7_1_BASE_ADDR_2                                                              0x3fff80801c05
#define regBIF_CFG_DEV0_EPF7_1_BASE_ADDR_2_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF7_1_BASE_ADDR_3                                                              0x3fff80801c06
#define regBIF_CFG_DEV0_EPF7_1_BASE_ADDR_3_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF7_1_BASE_ADDR_4                                                              0x3fff80801c07
#define regBIF_CFG_DEV0_EPF7_1_BASE_ADDR_4_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF7_1_BASE_ADDR_5                                                              0x3fff80801c08
#define regBIF_CFG_DEV0_EPF7_1_BASE_ADDR_5_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF7_1_BASE_ADDR_6                                                              0x3fff80801c09
#define regBIF_CFG_DEV0_EPF7_1_BASE_ADDR_6_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF7_1_CARDBUS_CIS_PTR                                                          0x3fff80801c0a
#define regBIF_CFG_DEV0_EPF7_1_CARDBUS_CIS_PTR_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF7_1_ADAPTER_ID                                                               0x3fff80801c0b
#define regBIF_CFG_DEV0_EPF7_1_ADAPTER_ID_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF7_1_ROM_BASE_ADDR                                                            0x3fff80801c0c
#define regBIF_CFG_DEV0_EPF7_1_ROM_BASE_ADDR_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF7_1_CAP_PTR                                                                  0x3fff80801c0d
#define regBIF_CFG_DEV0_EPF7_1_CAP_PTR_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF7_1_INTERRUPT_LINE                                                           0x3fff80801c0f
#define regBIF_CFG_DEV0_EPF7_1_INTERRUPT_LINE_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF7_1_INTERRUPT_PIN                                                            0x3fff80801c0f
#define regBIF_CFG_DEV0_EPF7_1_INTERRUPT_PIN_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF7_1_MIN_GRANT                                                                0x3fff80801c0f
#define regBIF_CFG_DEV0_EPF7_1_MIN_GRANT_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF7_1_MAX_LATENCY                                                              0x3fff80801c0f
#define regBIF_CFG_DEV0_EPF7_1_MAX_LATENCY_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF7_1_VENDOR_CAP_LIST                                                          0x3fff80801c12
#define regBIF_CFG_DEV0_EPF7_1_VENDOR_CAP_LIST_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF7_1_ADAPTER_ID_W                                                             0x3fff80801c13
#define regBIF_CFG_DEV0_EPF7_1_ADAPTER_ID_W_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF7_1_PMI_CAP_LIST                                                             0x3fff80801c14
#define regBIF_CFG_DEV0_EPF7_1_PMI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF7_1_PMI_CAP                                                                  0x3fff80801c14
#define regBIF_CFG_DEV0_EPF7_1_PMI_CAP_BASE_IDX                                                         5
#define regBIF_CFG_DEV0_EPF7_1_PMI_STATUS_CNTL                                                          0x3fff80801c15
#define regBIF_CFG_DEV0_EPF7_1_PMI_STATUS_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF7_1_SBRN                                                                     0x3fff80801c18
#define regBIF_CFG_DEV0_EPF7_1_SBRN_BASE_IDX                                                            5
#define regBIF_CFG_DEV0_EPF7_1_FLADJ                                                                    0x3fff80801c18
#define regBIF_CFG_DEV0_EPF7_1_FLADJ_BASE_IDX                                                           5
#define regBIF_CFG_DEV0_EPF7_1_DBESL_DBESLD                                                             0x3fff80801c18
#define regBIF_CFG_DEV0_EPF7_1_DBESL_DBESLD_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_CAP_LIST                                                            0x3fff80801c19
#define regBIF_CFG_DEV0_EPF7_1_PCIE_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_CAP                                                                 0x3fff80801c19
#define regBIF_CFG_DEV0_EPF7_1_PCIE_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF7_1_DEVICE_CAP                                                               0x3fff80801c1a
#define regBIF_CFG_DEV0_EPF7_1_DEVICE_CAP_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF7_1_DEVICE_CNTL                                                              0x3fff80801c1b
#define regBIF_CFG_DEV0_EPF7_1_DEVICE_CNTL_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF7_1_DEVICE_STATUS                                                            0x3fff80801c1b
#define regBIF_CFG_DEV0_EPF7_1_DEVICE_STATUS_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF7_1_LINK_CAP                                                                 0x3fff80801c1c
#define regBIF_CFG_DEV0_EPF7_1_LINK_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF7_1_LINK_CNTL                                                                0x3fff80801c1d
#define regBIF_CFG_DEV0_EPF7_1_LINK_CNTL_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF7_1_LINK_STATUS                                                              0x3fff80801c1d
#define regBIF_CFG_DEV0_EPF7_1_LINK_STATUS_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF7_1_DEVICE_CAP2                                                              0x3fff80801c22
#define regBIF_CFG_DEV0_EPF7_1_DEVICE_CAP2_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF7_1_DEVICE_CNTL2                                                             0x3fff80801c23
#define regBIF_CFG_DEV0_EPF7_1_DEVICE_CNTL2_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF7_1_DEVICE_STATUS2                                                           0x3fff80801c23
#define regBIF_CFG_DEV0_EPF7_1_DEVICE_STATUS2_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF7_1_LINK_CAP2                                                                0x3fff80801c24
#define regBIF_CFG_DEV0_EPF7_1_LINK_CAP2_BASE_IDX                                                       5
#define regBIF_CFG_DEV0_EPF7_1_LINK_CNTL2                                                               0x3fff80801c25
#define regBIF_CFG_DEV0_EPF7_1_LINK_CNTL2_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF7_1_LINK_STATUS2                                                             0x3fff80801c25
#define regBIF_CFG_DEV0_EPF7_1_LINK_STATUS2_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF7_1_MSI_CAP_LIST                                                             0x3fff80801c28
#define regBIF_CFG_DEV0_EPF7_1_MSI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF7_1_MSI_MSG_CNTL                                                             0x3fff80801c28
#define regBIF_CFG_DEV0_EPF7_1_MSI_MSG_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF7_1_MSI_MSG_ADDR_LO                                                          0x3fff80801c29
#define regBIF_CFG_DEV0_EPF7_1_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF7_1_MSI_MSG_ADDR_HI                                                          0x3fff80801c2a
#define regBIF_CFG_DEV0_EPF7_1_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF7_1_MSI_MSG_DATA                                                             0x3fff80801c2a
#define regBIF_CFG_DEV0_EPF7_1_MSI_MSG_DATA_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF7_1_MSI_EXT_MSG_DATA                                                         0x3fff80801c2a
#define regBIF_CFG_DEV0_EPF7_1_MSI_EXT_MSG_DATA_BASE_IDX                                                5
#define regBIF_CFG_DEV0_EPF7_1_MSI_MASK                                                                 0x3fff80801c2b
#define regBIF_CFG_DEV0_EPF7_1_MSI_MASK_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF7_1_MSI_MSG_DATA_64                                                          0x3fff80801c2b
#define regBIF_CFG_DEV0_EPF7_1_MSI_MSG_DATA_64_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF7_1_MSI_EXT_MSG_DATA_64                                                      0x3fff80801c2b
#define regBIF_CFG_DEV0_EPF7_1_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF7_1_MSI_MASK_64                                                              0x3fff80801c2c
#define regBIF_CFG_DEV0_EPF7_1_MSI_MASK_64_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF7_1_MSI_PENDING                                                              0x3fff80801c2c
#define regBIF_CFG_DEV0_EPF7_1_MSI_PENDING_BASE_IDX                                                     5
#define regBIF_CFG_DEV0_EPF7_1_MSI_PENDING_64                                                           0x3fff80801c2d
#define regBIF_CFG_DEV0_EPF7_1_MSI_PENDING_64_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF7_1_MSIX_CAP_LIST                                                            0x3fff80801c30
#define regBIF_CFG_DEV0_EPF7_1_MSIX_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF7_1_MSIX_MSG_CNTL                                                            0x3fff80801c30
#define regBIF_CFG_DEV0_EPF7_1_MSIX_MSG_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF7_1_MSIX_TABLE                                                               0x3fff80801c31
#define regBIF_CFG_DEV0_EPF7_1_MSIX_TABLE_BASE_IDX                                                      5
#define regBIF_CFG_DEV0_EPF7_1_MSIX_PBA                                                                 0x3fff80801c32
#define regBIF_CFG_DEV0_EPF7_1_MSIX_PBA_BASE_IDX                                                        5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x3fff80801c40
#define regBIF_CFG_DEV0_EPF7_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_VENDOR_SPECIFIC_HDR                                                 0x3fff80801c41
#define regBIF_CFG_DEV0_EPF7_1_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_VENDOR_SPECIFIC1                                                    0x3fff80801c42
#define regBIF_CFG_DEV0_EPF7_1_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_VENDOR_SPECIFIC2                                                    0x3fff80801c43
#define regBIF_CFG_DEV0_EPF7_1_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x3fff80801c54
#define regBIF_CFG_DEV0_EPF7_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_STATUS                                                   0x3fff80801c55
#define regBIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_MASK                                                     0x3fff80801c56
#define regBIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_SEVERITY                                                 0x3fff80801c57
#define regBIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_CORR_ERR_STATUS                                                     0x3fff80801c58
#define regBIF_CFG_DEV0_EPF7_1_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_CORR_ERR_MASK                                                       0x3fff80801c59
#define regBIF_CFG_DEV0_EPF7_1_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_ADV_ERR_CAP_CNTL                                                    0x3fff80801c5a
#define regBIF_CFG_DEV0_EPF7_1_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_HDR_LOG0                                                            0x3fff80801c5b
#define regBIF_CFG_DEV0_EPF7_1_PCIE_HDR_LOG0_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_HDR_LOG1                                                            0x3fff80801c5c
#define regBIF_CFG_DEV0_EPF7_1_PCIE_HDR_LOG1_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_HDR_LOG2                                                            0x3fff80801c5d
#define regBIF_CFG_DEV0_EPF7_1_PCIE_HDR_LOG2_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_HDR_LOG3                                                            0x3fff80801c5e
#define regBIF_CFG_DEV0_EPF7_1_PCIE_HDR_LOG3_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TLP_PREFIX_LOG0                                                     0x3fff80801c62
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TLP_PREFIX_LOG1                                                     0x3fff80801c63
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TLP_PREFIX_LOG2                                                     0x3fff80801c64
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TLP_PREFIX_LOG3                                                     0x3fff80801c65
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_BAR_ENH_CAP_LIST                                                    0x3fff80801c80
#define regBIF_CFG_DEV0_EPF7_1_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_BAR1_CAP                                                            0x3fff80801c81
#define regBIF_CFG_DEV0_EPF7_1_PCIE_BAR1_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_BAR1_CNTL                                                           0x3fff80801c82
#define regBIF_CFG_DEV0_EPF7_1_PCIE_BAR1_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_BAR2_CAP                                                            0x3fff80801c83
#define regBIF_CFG_DEV0_EPF7_1_PCIE_BAR2_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_BAR2_CNTL                                                           0x3fff80801c84
#define regBIF_CFG_DEV0_EPF7_1_PCIE_BAR2_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_BAR3_CAP                                                            0x3fff80801c85
#define regBIF_CFG_DEV0_EPF7_1_PCIE_BAR3_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_BAR3_CNTL                                                           0x3fff80801c86
#define regBIF_CFG_DEV0_EPF7_1_PCIE_BAR3_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_BAR4_CAP                                                            0x3fff80801c87
#define regBIF_CFG_DEV0_EPF7_1_PCIE_BAR4_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_BAR4_CNTL                                                           0x3fff80801c88
#define regBIF_CFG_DEV0_EPF7_1_PCIE_BAR4_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_BAR5_CAP                                                            0x3fff80801c89
#define regBIF_CFG_DEV0_EPF7_1_PCIE_BAR5_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_BAR5_CNTL                                                           0x3fff80801c8a
#define regBIF_CFG_DEV0_EPF7_1_PCIE_BAR5_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_BAR6_CAP                                                            0x3fff80801c8b
#define regBIF_CFG_DEV0_EPF7_1_PCIE_BAR6_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_BAR6_CNTL                                                           0x3fff80801c8c
#define regBIF_CFG_DEV0_EPF7_1_PCIE_BAR6_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x3fff80801c90
#define regBIF_CFG_DEV0_EPF7_1_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_PWR_BUDGET_DATA_SELECT                                              0x3fff80801c91
#define regBIF_CFG_DEV0_EPF7_1_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_PWR_BUDGET_DATA                                                     0x3fff80801c92
#define regBIF_CFG_DEV0_EPF7_1_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_PWR_BUDGET_CAP                                                      0x3fff80801c93
#define regBIF_CFG_DEV0_EPF7_1_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_DPA_ENH_CAP_LIST                                                    0x3fff80801c94
#define regBIF_CFG_DEV0_EPF7_1_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_DPA_CAP                                                             0x3fff80801c95
#define regBIF_CFG_DEV0_EPF7_1_PCIE_DPA_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_DPA_LATENCY_INDICATOR                                               0x3fff80801c96
#define regBIF_CFG_DEV0_EPF7_1_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_DPA_STATUS                                                          0x3fff80801c97
#define regBIF_CFG_DEV0_EPF7_1_PCIE_DPA_STATUS_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_DPA_CNTL                                                            0x3fff80801c97
#define regBIF_CFG_DEV0_EPF7_1_PCIE_DPA_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x3fff80801c98
#define regBIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x3fff80801c98
#define regBIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x3fff80801c98
#define regBIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x3fff80801c98
#define regBIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x3fff80801c99
#define regBIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x3fff80801c99
#define regBIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x3fff80801c99
#define regBIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x3fff80801c99
#define regBIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_ACS_ENH_CAP_LIST                                                    0x3fff80801ca8
#define regBIF_CFG_DEV0_EPF7_1_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_ACS_CAP                                                             0x3fff80801ca9
#define regBIF_CFG_DEV0_EPF7_1_PCIE_ACS_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_ACS_CNTL                                                            0x3fff80801ca9
#define regBIF_CFG_DEV0_EPF7_1_PCIE_ACS_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_PASID_ENH_CAP_LIST                                                  0x3fff80801cb4
#define regBIF_CFG_DEV0_EPF7_1_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_PASID_CAP                                                           0x3fff80801cb5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_PASID_CAP_BASE_IDX                                                  5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_PASID_CNTL                                                          0x3fff80801cb5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_PASID_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_ARI_ENH_CAP_LIST                                                    0x3fff80801cca
#define regBIF_CFG_DEV0_EPF7_1_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_ARI_CAP                                                             0x3fff80801ccb
#define regBIF_CFG_DEV0_EPF7_1_PCIE_ARI_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_ARI_CNTL                                                            0x3fff80801ccb
#define regBIF_CFG_DEV0_EPF7_1_PCIE_ARI_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_REQR_ENH_CAP_LIST                                               0x3fff80801cdc
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_REQR_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_REQR_CAP                                                        0x3fff80801cdd
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_REQR_CAP_BASE_IDX                                               5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_REQR_CNTL                                                       0x3fff80801cde
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_REQR_CNTL_BASE_IDX                                              5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_0                                                      0x3fff80801cdf
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_0_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_1                                                      0x3fff80801cdf
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_1_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_2                                                      0x3fff80801ce0
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_2_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_3                                                      0x3fff80801ce0
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_3_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_4                                                      0x3fff80801ce1
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_4_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_5                                                      0x3fff80801ce1
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_5_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_6                                                      0x3fff80801ce2
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_6_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_7                                                      0x3fff80801ce2
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_7_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_8                                                      0x3fff80801ce3
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_8_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_9                                                      0x3fff80801ce3
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_9_BASE_IDX                                             5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_10                                                     0x3fff80801ce4
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_10_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_11                                                     0x3fff80801ce4
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_11_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_12                                                     0x3fff80801ce5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_12_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_13                                                     0x3fff80801ce5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_13_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_14                                                     0x3fff80801ce6
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_14_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_15                                                     0x3fff80801ce6
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_15_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_16                                                     0x3fff80801ce7
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_16_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_17                                                     0x3fff80801ce7
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_17_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_18                                                     0x3fff80801ce8
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_18_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_19                                                     0x3fff80801ce8
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_19_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_20                                                     0x3fff80801ce9
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_20_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_21                                                     0x3fff80801ce9
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_21_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_22                                                     0x3fff80801cea
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_22_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_23                                                     0x3fff80801cea
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_23_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_24                                                     0x3fff80801ceb
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_24_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_25                                                     0x3fff80801ceb
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_25_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_26                                                     0x3fff80801cec
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_26_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_27                                                     0x3fff80801cec
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_27_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_28                                                     0x3fff80801ced
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_28_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_29                                                     0x3fff80801ced
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_29_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_30                                                     0x3fff80801cee
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_30_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_31                                                     0x3fff80801cee
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_31_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_32                                                     0x3fff80801cef
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_32_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_33                                                     0x3fff80801cef
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_33_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_34                                                     0x3fff80801cf0
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_34_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_35                                                     0x3fff80801cf0
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_35_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_36                                                     0x3fff80801cf1
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_36_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_37                                                     0x3fff80801cf1
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_37_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_38                                                     0x3fff80801cf2
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_38_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_39                                                     0x3fff80801cf2
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_39_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_40                                                     0x3fff80801cf3
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_40_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_41                                                     0x3fff80801cf3
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_41_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_42                                                     0x3fff80801cf4
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_42_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_43                                                     0x3fff80801cf4
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_43_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_44                                                     0x3fff80801cf5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_44_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_45                                                     0x3fff80801cf5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_45_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_46                                                     0x3fff80801cf6
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_46_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_47                                                     0x3fff80801cf6
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_47_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_48                                                     0x3fff80801cf7
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_48_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_49                                                     0x3fff80801cf7
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_49_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_50                                                     0x3fff80801cf8
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_50_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_51                                                     0x3fff80801cf8
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_51_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_52                                                     0x3fff80801cf9
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_52_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_53                                                     0x3fff80801cf9
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_53_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_54                                                     0x3fff80801cfa
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_54_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_55                                                     0x3fff80801cfa
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_55_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_56                                                     0x3fff80801cfb
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_56_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_57                                                     0x3fff80801cfb
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_57_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_58                                                     0x3fff80801cfc
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_58_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_59                                                     0x3fff80801cfc
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_59_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_60                                                     0x3fff80801cfd
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_60_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_61                                                     0x3fff80801cfd
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_61_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_62                                                     0x3fff80801cfe
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_62_BASE_IDX                                            5
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_63                                                     0x3fff80801cfe
#define regBIF_CFG_DEV0_EPF7_1_PCIE_TPH_ST_TABLE_63_BASE_IDX                                            5


// addressBlock: nbio_nbif0_bif_cfg_dev1_epf0_bifcfgdecp
// base address: 0xfffe12300000
#define regBIF_CFG_DEV1_EPF0_1_VENDOR_ID                                                                0x3fff80880000
#define regBIF_CFG_DEV1_EPF0_1_VENDOR_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_EPF0_1_DEVICE_ID                                                                0x3fff80880000
#define regBIF_CFG_DEV1_EPF0_1_DEVICE_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_EPF0_1_COMMAND                                                                  0x3fff80880001
#define regBIF_CFG_DEV1_EPF0_1_COMMAND_BASE_IDX                                                         5
#define regBIF_CFG_DEV1_EPF0_1_STATUS                                                                   0x3fff80880001
#define regBIF_CFG_DEV1_EPF0_1_STATUS_BASE_IDX                                                          5
#define regBIF_CFG_DEV1_EPF0_1_REVISION_ID                                                              0x3fff80880002
#define regBIF_CFG_DEV1_EPF0_1_REVISION_ID_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF0_1_PROG_INTERFACE                                                           0x3fff80880002
#define regBIF_CFG_DEV1_EPF0_1_PROG_INTERFACE_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF0_1_SUB_CLASS                                                                0x3fff80880002
#define regBIF_CFG_DEV1_EPF0_1_SUB_CLASS_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_EPF0_1_BASE_CLASS                                                               0x3fff80880002
#define regBIF_CFG_DEV1_EPF0_1_BASE_CLASS_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_EPF0_1_CACHE_LINE                                                               0x3fff80880003
#define regBIF_CFG_DEV1_EPF0_1_CACHE_LINE_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_EPF0_1_LATENCY                                                                  0x3fff80880003
#define regBIF_CFG_DEV1_EPF0_1_LATENCY_BASE_IDX                                                         5
#define regBIF_CFG_DEV1_EPF0_1_HEADER                                                                   0x3fff80880003
#define regBIF_CFG_DEV1_EPF0_1_HEADER_BASE_IDX                                                          5
#define regBIF_CFG_DEV1_EPF0_1_BIST                                                                     0x3fff80880003
#define regBIF_CFG_DEV1_EPF0_1_BIST_BASE_IDX                                                            5
#define regBIF_CFG_DEV1_EPF0_1_BASE_ADDR_1                                                              0x3fff80880004
#define regBIF_CFG_DEV1_EPF0_1_BASE_ADDR_1_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF0_1_BASE_ADDR_2                                                              0x3fff80880005
#define regBIF_CFG_DEV1_EPF0_1_BASE_ADDR_2_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF0_1_BASE_ADDR_3                                                              0x3fff80880006
#define regBIF_CFG_DEV1_EPF0_1_BASE_ADDR_3_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF0_1_BASE_ADDR_4                                                              0x3fff80880007
#define regBIF_CFG_DEV1_EPF0_1_BASE_ADDR_4_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF0_1_BASE_ADDR_5                                                              0x3fff80880008
#define regBIF_CFG_DEV1_EPF0_1_BASE_ADDR_5_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF0_1_BASE_ADDR_6                                                              0x3fff80880009
#define regBIF_CFG_DEV1_EPF0_1_BASE_ADDR_6_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF0_1_CARDBUS_CIS_PTR                                                          0x3fff8088000a
#define regBIF_CFG_DEV1_EPF0_1_CARDBUS_CIS_PTR_BASE_IDX                                                 5
#define regBIF_CFG_DEV1_EPF0_1_ADAPTER_ID                                                               0x3fff8088000b
#define regBIF_CFG_DEV1_EPF0_1_ADAPTER_ID_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_EPF0_1_ROM_BASE_ADDR                                                            0x3fff8088000c
#define regBIF_CFG_DEV1_EPF0_1_ROM_BASE_ADDR_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_1_CAP_PTR                                                                  0x3fff8088000d
#define regBIF_CFG_DEV1_EPF0_1_CAP_PTR_BASE_IDX                                                         5
#define regBIF_CFG_DEV1_EPF0_1_INTERRUPT_LINE                                                           0x3fff8088000f
#define regBIF_CFG_DEV1_EPF0_1_INTERRUPT_LINE_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF0_1_INTERRUPT_PIN                                                            0x3fff8088000f
#define regBIF_CFG_DEV1_EPF0_1_INTERRUPT_PIN_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_1_MIN_GRANT                                                                0x3fff8088000f
#define regBIF_CFG_DEV1_EPF0_1_MIN_GRANT_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_EPF0_1_MAX_LATENCY                                                              0x3fff8088000f
#define regBIF_CFG_DEV1_EPF0_1_MAX_LATENCY_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF0_1_VENDOR_CAP_LIST                                                          0x3fff80880012
#define regBIF_CFG_DEV1_EPF0_1_VENDOR_CAP_LIST_BASE_IDX                                                 5
#define regBIF_CFG_DEV1_EPF0_1_ADAPTER_ID_W                                                             0x3fff80880013
#define regBIF_CFG_DEV1_EPF0_1_ADAPTER_ID_W_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF0_1_PMI_CAP_LIST                                                             0x3fff80880014
#define regBIF_CFG_DEV1_EPF0_1_PMI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF0_1_PMI_CAP                                                                  0x3fff80880014
#define regBIF_CFG_DEV1_EPF0_1_PMI_CAP_BASE_IDX                                                         5
#define regBIF_CFG_DEV1_EPF0_1_PMI_STATUS_CNTL                                                          0x3fff80880015
#define regBIF_CFG_DEV1_EPF0_1_PMI_STATUS_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV1_EPF0_1_SBRN                                                                     0x3fff80880018
#define regBIF_CFG_DEV1_EPF0_1_SBRN_BASE_IDX                                                            5
#define regBIF_CFG_DEV1_EPF0_1_FLADJ                                                                    0x3fff80880018
#define regBIF_CFG_DEV1_EPF0_1_FLADJ_BASE_IDX                                                           5
#define regBIF_CFG_DEV1_EPF0_1_DBESL_DBESLD                                                             0x3fff80880018
#define regBIF_CFG_DEV1_EPF0_1_DBESL_DBESLD_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_CAP_LIST                                                            0x3fff80880019
#define regBIF_CFG_DEV1_EPF0_1_PCIE_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_CAP                                                                 0x3fff80880019
#define regBIF_CFG_DEV1_EPF0_1_PCIE_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV1_EPF0_1_DEVICE_CAP                                                               0x3fff8088001a
#define regBIF_CFG_DEV1_EPF0_1_DEVICE_CAP_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_EPF0_1_DEVICE_CNTL                                                              0x3fff8088001b
#define regBIF_CFG_DEV1_EPF0_1_DEVICE_CNTL_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF0_1_DEVICE_STATUS                                                            0x3fff8088001b
#define regBIF_CFG_DEV1_EPF0_1_DEVICE_STATUS_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_1_LINK_CAP                                                                 0x3fff8088001c
#define regBIF_CFG_DEV1_EPF0_1_LINK_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV1_EPF0_1_LINK_CNTL                                                                0x3fff8088001d
#define regBIF_CFG_DEV1_EPF0_1_LINK_CNTL_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_EPF0_1_LINK_STATUS                                                              0x3fff8088001d
#define regBIF_CFG_DEV1_EPF0_1_LINK_STATUS_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF0_1_DEVICE_CAP2                                                              0x3fff80880022
#define regBIF_CFG_DEV1_EPF0_1_DEVICE_CAP2_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF0_1_DEVICE_CNTL2                                                             0x3fff80880023
#define regBIF_CFG_DEV1_EPF0_1_DEVICE_CNTL2_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF0_1_DEVICE_STATUS2                                                           0x3fff80880023
#define regBIF_CFG_DEV1_EPF0_1_DEVICE_STATUS2_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF0_1_LINK_CAP2                                                                0x3fff80880024
#define regBIF_CFG_DEV1_EPF0_1_LINK_CAP2_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_EPF0_1_LINK_CNTL2                                                               0x3fff80880025
#define regBIF_CFG_DEV1_EPF0_1_LINK_CNTL2_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_EPF0_1_LINK_STATUS2                                                             0x3fff80880025
#define regBIF_CFG_DEV1_EPF0_1_LINK_STATUS2_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF0_1_MSI_CAP_LIST                                                             0x3fff80880028
#define regBIF_CFG_DEV1_EPF0_1_MSI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF0_1_MSI_MSG_CNTL                                                             0x3fff80880028
#define regBIF_CFG_DEV1_EPF0_1_MSI_MSG_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF0_1_MSI_MSG_ADDR_LO                                                          0x3fff80880029
#define regBIF_CFG_DEV1_EPF0_1_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
#define regBIF_CFG_DEV1_EPF0_1_MSI_MSG_ADDR_HI                                                          0x3fff8088002a
#define regBIF_CFG_DEV1_EPF0_1_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
#define regBIF_CFG_DEV1_EPF0_1_MSI_MSG_DATA                                                             0x3fff8088002a
#define regBIF_CFG_DEV1_EPF0_1_MSI_MSG_DATA_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF0_1_MSI_EXT_MSG_DATA                                                         0x3fff8088002a
#define regBIF_CFG_DEV1_EPF0_1_MSI_EXT_MSG_DATA_BASE_IDX                                                5
#define regBIF_CFG_DEV1_EPF0_1_MSI_MASK                                                                 0x3fff8088002b
#define regBIF_CFG_DEV1_EPF0_1_MSI_MASK_BASE_IDX                                                        5
#define regBIF_CFG_DEV1_EPF0_1_MSI_MSG_DATA_64                                                          0x3fff8088002b
#define regBIF_CFG_DEV1_EPF0_1_MSI_MSG_DATA_64_BASE_IDX                                                 5
#define regBIF_CFG_DEV1_EPF0_1_MSI_EXT_MSG_DATA_64                                                      0x3fff8088002b
#define regBIF_CFG_DEV1_EPF0_1_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF0_1_MSI_MASK_64                                                              0x3fff8088002c
#define regBIF_CFG_DEV1_EPF0_1_MSI_MASK_64_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF0_1_MSI_PENDING                                                              0x3fff8088002c
#define regBIF_CFG_DEV1_EPF0_1_MSI_PENDING_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF0_1_MSI_PENDING_64                                                           0x3fff8088002d
#define regBIF_CFG_DEV1_EPF0_1_MSI_PENDING_64_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF0_1_MSIX_CAP_LIST                                                            0x3fff80880030
#define regBIF_CFG_DEV1_EPF0_1_MSIX_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_1_MSIX_MSG_CNTL                                                            0x3fff80880030
#define regBIF_CFG_DEV1_EPF0_1_MSIX_MSG_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_1_MSIX_TABLE                                                               0x3fff80880031
#define regBIF_CFG_DEV1_EPF0_1_MSIX_TABLE_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_EPF0_1_MSIX_PBA                                                                 0x3fff80880032
#define regBIF_CFG_DEV1_EPF0_1_MSIX_PBA_BASE_IDX                                                        5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x3fff80880040
#define regBIF_CFG_DEV1_EPF0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR                                                 0x3fff80880041
#define regBIF_CFG_DEV1_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_VENDOR_SPECIFIC1                                                    0x3fff80880042
#define regBIF_CFG_DEV1_EPF0_1_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_VENDOR_SPECIFIC2                                                    0x3fff80880043
#define regBIF_CFG_DEV1_EPF0_1_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_VC_ENH_CAP_LIST                                                     0x3fff80880044
#define regBIF_CFG_DEV1_EPF0_1_PCIE_VC_ENH_CAP_LIST_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_PORT_VC_CAP_REG1                                                    0x3fff80880045
#define regBIF_CFG_DEV1_EPF0_1_PCIE_PORT_VC_CAP_REG1_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_PORT_VC_CAP_REG2                                                    0x3fff80880046
#define regBIF_CFG_DEV1_EPF0_1_PCIE_PORT_VC_CAP_REG2_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_PORT_VC_CNTL                                                        0x3fff80880047
#define regBIF_CFG_DEV1_EPF0_1_PCIE_PORT_VC_CNTL_BASE_IDX                                               5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_PORT_VC_STATUS                                                      0x3fff80880047
#define regBIF_CFG_DEV1_EPF0_1_PCIE_PORT_VC_STATUS_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_VC0_RESOURCE_CAP                                                    0x3fff80880048
#define regBIF_CFG_DEV1_EPF0_1_PCIE_VC0_RESOURCE_CAP_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_VC0_RESOURCE_CNTL                                                   0x3fff80880049
#define regBIF_CFG_DEV1_EPF0_1_PCIE_VC0_RESOURCE_CNTL_BASE_IDX                                          5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_VC0_RESOURCE_STATUS                                                 0x3fff8088004a
#define regBIF_CFG_DEV1_EPF0_1_PCIE_VC0_RESOURCE_STATUS_BASE_IDX                                        5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_VC1_RESOURCE_CAP                                                    0x3fff8088004b
#define regBIF_CFG_DEV1_EPF0_1_PCIE_VC1_RESOURCE_CAP_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_VC1_RESOURCE_CNTL                                                   0x3fff8088004c
#define regBIF_CFG_DEV1_EPF0_1_PCIE_VC1_RESOURCE_CNTL_BASE_IDX                                          5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_VC1_RESOURCE_STATUS                                                 0x3fff8088004d
#define regBIF_CFG_DEV1_EPF0_1_PCIE_VC1_RESOURCE_STATUS_BASE_IDX                                        5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x3fff80880054
#define regBIF_CFG_DEV1_EPF0_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_STATUS                                                   0x3fff80880055
#define regBIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_MASK                                                     0x3fff80880056
#define regBIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_SEVERITY                                                 0x3fff80880057
#define regBIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_CORR_ERR_STATUS                                                     0x3fff80880058
#define regBIF_CFG_DEV1_EPF0_1_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_CORR_ERR_MASK                                                       0x3fff80880059
#define regBIF_CFG_DEV1_EPF0_1_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_ADV_ERR_CAP_CNTL                                                    0x3fff8088005a
#define regBIF_CFG_DEV1_EPF0_1_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_HDR_LOG0                                                            0x3fff8088005b
#define regBIF_CFG_DEV1_EPF0_1_PCIE_HDR_LOG0_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_HDR_LOG1                                                            0x3fff8088005c
#define regBIF_CFG_DEV1_EPF0_1_PCIE_HDR_LOG1_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_HDR_LOG2                                                            0x3fff8088005d
#define regBIF_CFG_DEV1_EPF0_1_PCIE_HDR_LOG2_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_HDR_LOG3                                                            0x3fff8088005e
#define regBIF_CFG_DEV1_EPF0_1_PCIE_HDR_LOG3_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TLP_PREFIX_LOG0                                                     0x3fff80880062
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TLP_PREFIX_LOG1                                                     0x3fff80880063
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TLP_PREFIX_LOG2                                                     0x3fff80880064
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TLP_PREFIX_LOG3                                                     0x3fff80880065
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_BAR_ENH_CAP_LIST                                                    0x3fff80880080
#define regBIF_CFG_DEV1_EPF0_1_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_BAR1_CAP                                                            0x3fff80880081
#define regBIF_CFG_DEV1_EPF0_1_PCIE_BAR1_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_BAR1_CNTL                                                           0x3fff80880082
#define regBIF_CFG_DEV1_EPF0_1_PCIE_BAR1_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_BAR2_CAP                                                            0x3fff80880083
#define regBIF_CFG_DEV1_EPF0_1_PCIE_BAR2_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_BAR2_CNTL                                                           0x3fff80880084
#define regBIF_CFG_DEV1_EPF0_1_PCIE_BAR2_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_BAR3_CAP                                                            0x3fff80880085
#define regBIF_CFG_DEV1_EPF0_1_PCIE_BAR3_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_BAR3_CNTL                                                           0x3fff80880086
#define regBIF_CFG_DEV1_EPF0_1_PCIE_BAR3_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_BAR4_CAP                                                            0x3fff80880087
#define regBIF_CFG_DEV1_EPF0_1_PCIE_BAR4_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_BAR4_CNTL                                                           0x3fff80880088
#define regBIF_CFG_DEV1_EPF0_1_PCIE_BAR4_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_BAR5_CAP                                                            0x3fff80880089
#define regBIF_CFG_DEV1_EPF0_1_PCIE_BAR5_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_BAR5_CNTL                                                           0x3fff8088008a
#define regBIF_CFG_DEV1_EPF0_1_PCIE_BAR5_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_BAR6_CAP                                                            0x3fff8088008b
#define regBIF_CFG_DEV1_EPF0_1_PCIE_BAR6_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_BAR6_CNTL                                                           0x3fff8088008c
#define regBIF_CFG_DEV1_EPF0_1_PCIE_BAR6_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x3fff80880090
#define regBIF_CFG_DEV1_EPF0_1_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_PWR_BUDGET_DATA_SELECT                                              0x3fff80880091
#define regBIF_CFG_DEV1_EPF0_1_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_PWR_BUDGET_DATA                                                     0x3fff80880092
#define regBIF_CFG_DEV1_EPF0_1_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_PWR_BUDGET_CAP                                                      0x3fff80880093
#define regBIF_CFG_DEV1_EPF0_1_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_DPA_ENH_CAP_LIST                                                    0x3fff80880094
#define regBIF_CFG_DEV1_EPF0_1_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_DPA_CAP                                                             0x3fff80880095
#define regBIF_CFG_DEV1_EPF0_1_PCIE_DPA_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_DPA_LATENCY_INDICATOR                                               0x3fff80880096
#define regBIF_CFG_DEV1_EPF0_1_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_DPA_STATUS                                                          0x3fff80880097
#define regBIF_CFG_DEV1_EPF0_1_PCIE_DPA_STATUS_BASE_IDX                                                 5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_DPA_CNTL                                                            0x3fff80880097
#define regBIF_CFG_DEV1_EPF0_1_PCIE_DPA_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x3fff80880098
#define regBIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x3fff80880098
#define regBIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x3fff80880098
#define regBIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x3fff80880098
#define regBIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x3fff80880099
#define regBIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x3fff80880099
#define regBIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x3fff80880099
#define regBIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x3fff80880099
#define regBIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_SECONDARY_ENH_CAP_LIST                                              0x3fff8088009c
#define regBIF_CFG_DEV1_EPF0_1_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX                                     5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LINK_CNTL3                                                          0x3fff8088009d
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LINK_CNTL3_BASE_IDX                                                 5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LANE_ERROR_STATUS                                                   0x3fff8088009e
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LANE_ERROR_STATUS_BASE_IDX                                          5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LANE_0_EQUALIZATION_CNTL                                            0x3fff8088009f
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LANE_1_EQUALIZATION_CNTL                                            0x3fff8088009f
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LANE_2_EQUALIZATION_CNTL                                            0x3fff808800a0
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LANE_3_EQUALIZATION_CNTL                                            0x3fff808800a0
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LANE_4_EQUALIZATION_CNTL                                            0x3fff808800a1
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LANE_5_EQUALIZATION_CNTL                                            0x3fff808800a1
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LANE_6_EQUALIZATION_CNTL                                            0x3fff808800a2
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LANE_7_EQUALIZATION_CNTL                                            0x3fff808800a2
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LANE_8_EQUALIZATION_CNTL                                            0x3fff808800a3
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LANE_9_EQUALIZATION_CNTL                                            0x3fff808800a3
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LANE_10_EQUALIZATION_CNTL                                           0x3fff808800a4
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LANE_11_EQUALIZATION_CNTL                                           0x3fff808800a4
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LANE_12_EQUALIZATION_CNTL                                           0x3fff808800a5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LANE_13_EQUALIZATION_CNTL                                           0x3fff808800a5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LANE_14_EQUALIZATION_CNTL                                           0x3fff808800a6
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LANE_15_EQUALIZATION_CNTL                                           0x3fff808800a6
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_ACS_ENH_CAP_LIST                                                    0x3fff808800a8
#define regBIF_CFG_DEV1_EPF0_1_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_ACS_CAP                                                             0x3fff808800a9
#define regBIF_CFG_DEV1_EPF0_1_PCIE_ACS_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_ACS_CNTL                                                            0x3fff808800a9
#define regBIF_CFG_DEV1_EPF0_1_PCIE_ACS_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_PASID_ENH_CAP_LIST                                                  0x3fff808800b4
#define regBIF_CFG_DEV1_EPF0_1_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_PASID_CAP                                                           0x3fff808800b5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_PASID_CAP_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_PASID_CNTL                                                          0x3fff808800b5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_PASID_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LTR_ENH_CAP_LIST                                                    0x3fff808800c8
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LTR_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LTR_CAP                                                             0x3fff808800c9
#define regBIF_CFG_DEV1_EPF0_1_PCIE_LTR_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_ARI_ENH_CAP_LIST                                                    0x3fff808800ca
#define regBIF_CFG_DEV1_EPF0_1_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_ARI_CAP                                                             0x3fff808800cb
#define regBIF_CFG_DEV1_EPF0_1_PCIE_ARI_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_ARI_CNTL                                                            0x3fff808800cb
#define regBIF_CFG_DEV1_EPF0_1_PCIE_ARI_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_REQR_ENH_CAP_LIST                                               0x3fff808800dc
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_REQR_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_REQR_CAP                                                        0x3fff808800dd
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_REQR_CAP_BASE_IDX                                               5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_REQR_CNTL                                                       0x3fff808800de
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_REQR_CNTL_BASE_IDX                                              5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_0                                                      0x3fff808800df
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_0_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_1                                                      0x3fff808800df
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_1_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_2                                                      0x3fff808800e0
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_2_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_3                                                      0x3fff808800e0
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_3_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_4                                                      0x3fff808800e1
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_4_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_5                                                      0x3fff808800e1
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_5_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_6                                                      0x3fff808800e2
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_6_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_7                                                      0x3fff808800e2
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_7_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_8                                                      0x3fff808800e3
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_8_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_9                                                      0x3fff808800e3
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_9_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_10                                                     0x3fff808800e4
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_10_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_11                                                     0x3fff808800e4
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_11_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_12                                                     0x3fff808800e5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_12_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_13                                                     0x3fff808800e5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_13_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_14                                                     0x3fff808800e6
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_14_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_15                                                     0x3fff808800e6
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_15_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_16                                                     0x3fff808800e7
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_16_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_17                                                     0x3fff808800e7
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_17_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_18                                                     0x3fff808800e8
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_18_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_19                                                     0x3fff808800e8
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_19_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_20                                                     0x3fff808800e9
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_20_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_21                                                     0x3fff808800e9
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_21_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_22                                                     0x3fff808800ea
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_22_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_23                                                     0x3fff808800ea
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_23_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_24                                                     0x3fff808800eb
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_24_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_25                                                     0x3fff808800eb
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_25_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_26                                                     0x3fff808800ec
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_26_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_27                                                     0x3fff808800ec
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_27_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_28                                                     0x3fff808800ed
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_28_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_29                                                     0x3fff808800ed
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_29_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_30                                                     0x3fff808800ee
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_30_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_31                                                     0x3fff808800ee
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_31_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_32                                                     0x3fff808800ef
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_32_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_33                                                     0x3fff808800ef
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_33_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_34                                                     0x3fff808800f0
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_34_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_35                                                     0x3fff808800f0
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_35_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_36                                                     0x3fff808800f1
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_36_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_37                                                     0x3fff808800f1
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_37_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_38                                                     0x3fff808800f2
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_38_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_39                                                     0x3fff808800f2
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_39_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_40                                                     0x3fff808800f3
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_40_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_41                                                     0x3fff808800f3
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_41_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_42                                                     0x3fff808800f4
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_42_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_43                                                     0x3fff808800f4
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_43_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_44                                                     0x3fff808800f5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_44_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_45                                                     0x3fff808800f5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_45_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_46                                                     0x3fff808800f6
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_46_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_47                                                     0x3fff808800f6
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_47_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_48                                                     0x3fff808800f7
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_48_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_49                                                     0x3fff808800f7
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_49_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_50                                                     0x3fff808800f8
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_50_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_51                                                     0x3fff808800f8
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_51_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_52                                                     0x3fff808800f9
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_52_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_53                                                     0x3fff808800f9
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_53_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_54                                                     0x3fff808800fa
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_54_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_55                                                     0x3fff808800fa
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_55_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_56                                                     0x3fff808800fb
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_56_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_57                                                     0x3fff808800fb
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_57_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_58                                                     0x3fff808800fc
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_58_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_59                                                     0x3fff808800fc
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_59_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_60                                                     0x3fff808800fd
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_60_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_61                                                     0x3fff808800fd
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_61_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_62                                                     0x3fff808800fe
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_62_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_63                                                     0x3fff808800fe
#define regBIF_CFG_DEV1_EPF0_1_PCIE_TPH_ST_TABLE_63_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_DLF_ENH_CAP_LIST                                                    0x3fff80880100
#define regBIF_CFG_DEV1_EPF0_1_PCIE_DLF_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF0_1_DATA_LINK_FEATURE_CAP                                                    0x3fff80880101
#define regBIF_CFG_DEV1_EPF0_1_DATA_LINK_FEATURE_CAP_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF0_1_DATA_LINK_FEATURE_STATUS                                                 0x3fff80880102
#define regBIF_CFG_DEV1_EPF0_1_DATA_LINK_FEATURE_STATUS_BASE_IDX                                        5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_PHY_16GT_ENH_CAP_LIST                                               0x3fff80880104
#define regBIF_CFG_DEV1_EPF0_1_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV1_EPF0_1_LINK_CAP_16GT                                                            0x3fff80880105
#define regBIF_CFG_DEV1_EPF0_1_LINK_CAP_16GT_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF0_1_LINK_CNTL_16GT                                                           0x3fff80880106
#define regBIF_CFG_DEV1_EPF0_1_LINK_CNTL_16GT_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF0_1_LINK_STATUS_16GT                                                         0x3fff80880107
#define regBIF_CFG_DEV1_EPF0_1_LINK_STATUS_16GT_BASE_IDX                                                5
#define regBIF_CFG_DEV1_EPF0_1_LOCAL_PARITY_MISMATCH_STATUS_16GT                                        0x3fff80880108
#define regBIF_CFG_DEV1_EPF0_1_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                               5
#define regBIF_CFG_DEV1_EPF0_1_RTM1_PARITY_MISMATCH_STATUS_16GT                                         0x3fff80880109
#define regBIF_CFG_DEV1_EPF0_1_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                5
#define regBIF_CFG_DEV1_EPF0_1_RTM2_PARITY_MISMATCH_STATUS_16GT                                         0x3fff8088010a
#define regBIF_CFG_DEV1_EPF0_1_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                5
#define regBIF_CFG_DEV1_EPF0_1_LANE_0_EQUALIZATION_CNTL_16GT                                            0x3fff8088010c
#define regBIF_CFG_DEV1_EPF0_1_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_1_LANE_1_EQUALIZATION_CNTL_16GT                                            0x3fff8088010c
#define regBIF_CFG_DEV1_EPF0_1_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_1_LANE_2_EQUALIZATION_CNTL_16GT                                            0x3fff8088010c
#define regBIF_CFG_DEV1_EPF0_1_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_1_LANE_3_EQUALIZATION_CNTL_16GT                                            0x3fff8088010c
#define regBIF_CFG_DEV1_EPF0_1_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_1_LANE_4_EQUALIZATION_CNTL_16GT                                            0x3fff8088010d
#define regBIF_CFG_DEV1_EPF0_1_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_1_LANE_5_EQUALIZATION_CNTL_16GT                                            0x3fff8088010d
#define regBIF_CFG_DEV1_EPF0_1_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_1_LANE_6_EQUALIZATION_CNTL_16GT                                            0x3fff8088010d
#define regBIF_CFG_DEV1_EPF0_1_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_1_LANE_7_EQUALIZATION_CNTL_16GT                                            0x3fff8088010d
#define regBIF_CFG_DEV1_EPF0_1_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_1_LANE_8_EQUALIZATION_CNTL_16GT                                            0x3fff8088010e
#define regBIF_CFG_DEV1_EPF0_1_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_1_LANE_9_EQUALIZATION_CNTL_16GT                                            0x3fff8088010e
#define regBIF_CFG_DEV1_EPF0_1_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_1_LANE_10_EQUALIZATION_CNTL_16GT                                           0x3fff8088010e
#define regBIF_CFG_DEV1_EPF0_1_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV1_EPF0_1_LANE_11_EQUALIZATION_CNTL_16GT                                           0x3fff8088010e
#define regBIF_CFG_DEV1_EPF0_1_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV1_EPF0_1_LANE_12_EQUALIZATION_CNTL_16GT                                           0x3fff8088010f
#define regBIF_CFG_DEV1_EPF0_1_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV1_EPF0_1_LANE_13_EQUALIZATION_CNTL_16GT                                           0x3fff8088010f
#define regBIF_CFG_DEV1_EPF0_1_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV1_EPF0_1_LANE_14_EQUALIZATION_CNTL_16GT                                           0x3fff8088010f
#define regBIF_CFG_DEV1_EPF0_1_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV1_EPF0_1_LANE_15_EQUALIZATION_CNTL_16GT                                           0x3fff8088010f
#define regBIF_CFG_DEV1_EPF0_1_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV1_EPF0_1_PCIE_MARGINING_ENH_CAP_LIST                                              0x3fff80880110
#define regBIF_CFG_DEV1_EPF0_1_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX                                     5
#define regBIF_CFG_DEV1_EPF0_1_MARGINING_PORT_CAP                                                       0x3fff80880111
#define regBIF_CFG_DEV1_EPF0_1_MARGINING_PORT_CAP_BASE_IDX                                              5
#define regBIF_CFG_DEV1_EPF0_1_MARGINING_PORT_STATUS                                                    0x3fff80880111
#define regBIF_CFG_DEV1_EPF0_1_MARGINING_PORT_STATUS_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF0_1_LANE_0_MARGINING_LANE_CNTL                                               0x3fff80880112
#define regBIF_CFG_DEV1_EPF0_1_LANE_0_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_EPF0_1_LANE_0_MARGINING_LANE_STATUS                                             0x3fff80880112
#define regBIF_CFG_DEV1_EPF0_1_LANE_0_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV1_EPF0_1_LANE_1_MARGINING_LANE_CNTL                                               0x3fff80880113
#define regBIF_CFG_DEV1_EPF0_1_LANE_1_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_EPF0_1_LANE_1_MARGINING_LANE_STATUS                                             0x3fff80880113
#define regBIF_CFG_DEV1_EPF0_1_LANE_1_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV1_EPF0_1_LANE_2_MARGINING_LANE_CNTL                                               0x3fff80880114
#define regBIF_CFG_DEV1_EPF0_1_LANE_2_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_EPF0_1_LANE_2_MARGINING_LANE_STATUS                                             0x3fff80880114
#define regBIF_CFG_DEV1_EPF0_1_LANE_2_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV1_EPF0_1_LANE_3_MARGINING_LANE_CNTL                                               0x3fff80880115
#define regBIF_CFG_DEV1_EPF0_1_LANE_3_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_EPF0_1_LANE_3_MARGINING_LANE_STATUS                                             0x3fff80880115
#define regBIF_CFG_DEV1_EPF0_1_LANE_3_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV1_EPF0_1_LANE_4_MARGINING_LANE_CNTL                                               0x3fff80880116
#define regBIF_CFG_DEV1_EPF0_1_LANE_4_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_EPF0_1_LANE_4_MARGINING_LANE_STATUS                                             0x3fff80880116
#define regBIF_CFG_DEV1_EPF0_1_LANE_4_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV1_EPF0_1_LANE_5_MARGINING_LANE_CNTL                                               0x3fff80880117
#define regBIF_CFG_DEV1_EPF0_1_LANE_5_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_EPF0_1_LANE_5_MARGINING_LANE_STATUS                                             0x3fff80880117
#define regBIF_CFG_DEV1_EPF0_1_LANE_5_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV1_EPF0_1_LANE_6_MARGINING_LANE_CNTL                                               0x3fff80880118
#define regBIF_CFG_DEV1_EPF0_1_LANE_6_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_EPF0_1_LANE_6_MARGINING_LANE_STATUS                                             0x3fff80880118
#define regBIF_CFG_DEV1_EPF0_1_LANE_6_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV1_EPF0_1_LANE_7_MARGINING_LANE_CNTL                                               0x3fff80880119
#define regBIF_CFG_DEV1_EPF0_1_LANE_7_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_EPF0_1_LANE_7_MARGINING_LANE_STATUS                                             0x3fff80880119
#define regBIF_CFG_DEV1_EPF0_1_LANE_7_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV1_EPF0_1_LANE_8_MARGINING_LANE_CNTL                                               0x3fff8088011a
#define regBIF_CFG_DEV1_EPF0_1_LANE_8_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_EPF0_1_LANE_8_MARGINING_LANE_STATUS                                             0x3fff8088011a
#define regBIF_CFG_DEV1_EPF0_1_LANE_8_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV1_EPF0_1_LANE_9_MARGINING_LANE_CNTL                                               0x3fff8088011b
#define regBIF_CFG_DEV1_EPF0_1_LANE_9_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV1_EPF0_1_LANE_9_MARGINING_LANE_STATUS                                             0x3fff8088011b
#define regBIF_CFG_DEV1_EPF0_1_LANE_9_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV1_EPF0_1_LANE_10_MARGINING_LANE_CNTL                                              0x3fff8088011c
#define regBIF_CFG_DEV1_EPF0_1_LANE_10_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV1_EPF0_1_LANE_10_MARGINING_LANE_STATUS                                            0x3fff8088011c
#define regBIF_CFG_DEV1_EPF0_1_LANE_10_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_1_LANE_11_MARGINING_LANE_CNTL                                              0x3fff8088011d
#define regBIF_CFG_DEV1_EPF0_1_LANE_11_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV1_EPF0_1_LANE_11_MARGINING_LANE_STATUS                                            0x3fff8088011d
#define regBIF_CFG_DEV1_EPF0_1_LANE_11_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_1_LANE_12_MARGINING_LANE_CNTL                                              0x3fff8088011e
#define regBIF_CFG_DEV1_EPF0_1_LANE_12_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV1_EPF0_1_LANE_12_MARGINING_LANE_STATUS                                            0x3fff8088011e
#define regBIF_CFG_DEV1_EPF0_1_LANE_12_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_1_LANE_13_MARGINING_LANE_CNTL                                              0x3fff8088011f
#define regBIF_CFG_DEV1_EPF0_1_LANE_13_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV1_EPF0_1_LANE_13_MARGINING_LANE_STATUS                                            0x3fff8088011f
#define regBIF_CFG_DEV1_EPF0_1_LANE_13_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_1_LANE_14_MARGINING_LANE_CNTL                                              0x3fff80880120
#define regBIF_CFG_DEV1_EPF0_1_LANE_14_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV1_EPF0_1_LANE_14_MARGINING_LANE_STATUS                                            0x3fff80880120
#define regBIF_CFG_DEV1_EPF0_1_LANE_14_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF0_1_LANE_15_MARGINING_LANE_CNTL                                              0x3fff80880121
#define regBIF_CFG_DEV1_EPF0_1_LANE_15_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV1_EPF0_1_LANE_15_MARGINING_LANE_STATUS                                            0x3fff80880121
#define regBIF_CFG_DEV1_EPF0_1_LANE_15_MARGINING_LANE_STATUS_BASE_IDX                                   5


// addressBlock: nbio_nbif0_bif_cfg_dev1_epf1_bifcfgdecp
// base address: 0xfffe12301000
#define regBIF_CFG_DEV1_EPF1_1_VENDOR_ID                                                                0x3fff80880400
#define regBIF_CFG_DEV1_EPF1_1_VENDOR_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_EPF1_1_DEVICE_ID                                                                0x3fff80880400
#define regBIF_CFG_DEV1_EPF1_1_DEVICE_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_EPF1_1_COMMAND                                                                  0x3fff80880401
#define regBIF_CFG_DEV1_EPF1_1_COMMAND_BASE_IDX                                                         5
#define regBIF_CFG_DEV1_EPF1_1_STATUS                                                                   0x3fff80880401
#define regBIF_CFG_DEV1_EPF1_1_STATUS_BASE_IDX                                                          5
#define regBIF_CFG_DEV1_EPF1_1_REVISION_ID                                                              0x3fff80880402
#define regBIF_CFG_DEV1_EPF1_1_REVISION_ID_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF1_1_PROG_INTERFACE                                                           0x3fff80880402
#define regBIF_CFG_DEV1_EPF1_1_PROG_INTERFACE_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF1_1_SUB_CLASS                                                                0x3fff80880402
#define regBIF_CFG_DEV1_EPF1_1_SUB_CLASS_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_EPF1_1_BASE_CLASS                                                               0x3fff80880402
#define regBIF_CFG_DEV1_EPF1_1_BASE_CLASS_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_EPF1_1_CACHE_LINE                                                               0x3fff80880403
#define regBIF_CFG_DEV1_EPF1_1_CACHE_LINE_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_EPF1_1_LATENCY                                                                  0x3fff80880403
#define regBIF_CFG_DEV1_EPF1_1_LATENCY_BASE_IDX                                                         5
#define regBIF_CFG_DEV1_EPF1_1_HEADER                                                                   0x3fff80880403
#define regBIF_CFG_DEV1_EPF1_1_HEADER_BASE_IDX                                                          5
#define regBIF_CFG_DEV1_EPF1_1_BIST                                                                     0x3fff80880403
#define regBIF_CFG_DEV1_EPF1_1_BIST_BASE_IDX                                                            5
#define regBIF_CFG_DEV1_EPF1_1_BASE_ADDR_1                                                              0x3fff80880404
#define regBIF_CFG_DEV1_EPF1_1_BASE_ADDR_1_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF1_1_BASE_ADDR_2                                                              0x3fff80880405
#define regBIF_CFG_DEV1_EPF1_1_BASE_ADDR_2_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF1_1_BASE_ADDR_3                                                              0x3fff80880406
#define regBIF_CFG_DEV1_EPF1_1_BASE_ADDR_3_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF1_1_BASE_ADDR_4                                                              0x3fff80880407
#define regBIF_CFG_DEV1_EPF1_1_BASE_ADDR_4_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF1_1_BASE_ADDR_5                                                              0x3fff80880408
#define regBIF_CFG_DEV1_EPF1_1_BASE_ADDR_5_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF1_1_BASE_ADDR_6                                                              0x3fff80880409
#define regBIF_CFG_DEV1_EPF1_1_BASE_ADDR_6_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF1_1_CARDBUS_CIS_PTR                                                          0x3fff8088040a
#define regBIF_CFG_DEV1_EPF1_1_CARDBUS_CIS_PTR_BASE_IDX                                                 5
#define regBIF_CFG_DEV1_EPF1_1_ADAPTER_ID                                                               0x3fff8088040b
#define regBIF_CFG_DEV1_EPF1_1_ADAPTER_ID_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_EPF1_1_ROM_BASE_ADDR                                                            0x3fff8088040c
#define regBIF_CFG_DEV1_EPF1_1_ROM_BASE_ADDR_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF1_1_CAP_PTR                                                                  0x3fff8088040d
#define regBIF_CFG_DEV1_EPF1_1_CAP_PTR_BASE_IDX                                                         5
#define regBIF_CFG_DEV1_EPF1_1_INTERRUPT_LINE                                                           0x3fff8088040f
#define regBIF_CFG_DEV1_EPF1_1_INTERRUPT_LINE_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF1_1_INTERRUPT_PIN                                                            0x3fff8088040f
#define regBIF_CFG_DEV1_EPF1_1_INTERRUPT_PIN_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF1_1_MIN_GRANT                                                                0x3fff8088040f
#define regBIF_CFG_DEV1_EPF1_1_MIN_GRANT_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_EPF1_1_MAX_LATENCY                                                              0x3fff8088040f
#define regBIF_CFG_DEV1_EPF1_1_MAX_LATENCY_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF1_1_VENDOR_CAP_LIST                                                          0x3fff80880412
#define regBIF_CFG_DEV1_EPF1_1_VENDOR_CAP_LIST_BASE_IDX                                                 5
#define regBIF_CFG_DEV1_EPF1_1_ADAPTER_ID_W                                                             0x3fff80880413
#define regBIF_CFG_DEV1_EPF1_1_ADAPTER_ID_W_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF1_1_PMI_CAP_LIST                                                             0x3fff80880414
#define regBIF_CFG_DEV1_EPF1_1_PMI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF1_1_PMI_CAP                                                                  0x3fff80880414
#define regBIF_CFG_DEV1_EPF1_1_PMI_CAP_BASE_IDX                                                         5
#define regBIF_CFG_DEV1_EPF1_1_PMI_STATUS_CNTL                                                          0x3fff80880415
#define regBIF_CFG_DEV1_EPF1_1_PMI_STATUS_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV1_EPF1_1_SBRN                                                                     0x3fff80880418
#define regBIF_CFG_DEV1_EPF1_1_SBRN_BASE_IDX                                                            5
#define regBIF_CFG_DEV1_EPF1_1_FLADJ                                                                    0x3fff80880418
#define regBIF_CFG_DEV1_EPF1_1_FLADJ_BASE_IDX                                                           5
#define regBIF_CFG_DEV1_EPF1_1_DBESL_DBESLD                                                             0x3fff80880418
#define regBIF_CFG_DEV1_EPF1_1_DBESL_DBESLD_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_CAP_LIST                                                            0x3fff80880419
#define regBIF_CFG_DEV1_EPF1_1_PCIE_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_CAP                                                                 0x3fff80880419
#define regBIF_CFG_DEV1_EPF1_1_PCIE_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV1_EPF1_1_DEVICE_CAP                                                               0x3fff8088041a
#define regBIF_CFG_DEV1_EPF1_1_DEVICE_CAP_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_EPF1_1_DEVICE_CNTL                                                              0x3fff8088041b
#define regBIF_CFG_DEV1_EPF1_1_DEVICE_CNTL_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF1_1_DEVICE_STATUS                                                            0x3fff8088041b
#define regBIF_CFG_DEV1_EPF1_1_DEVICE_STATUS_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF1_1_LINK_CAP                                                                 0x3fff8088041c
#define regBIF_CFG_DEV1_EPF1_1_LINK_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV1_EPF1_1_LINK_CNTL                                                                0x3fff8088041d
#define regBIF_CFG_DEV1_EPF1_1_LINK_CNTL_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_EPF1_1_LINK_STATUS                                                              0x3fff8088041d
#define regBIF_CFG_DEV1_EPF1_1_LINK_STATUS_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF1_1_DEVICE_CAP2                                                              0x3fff80880422
#define regBIF_CFG_DEV1_EPF1_1_DEVICE_CAP2_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF1_1_DEVICE_CNTL2                                                             0x3fff80880423
#define regBIF_CFG_DEV1_EPF1_1_DEVICE_CNTL2_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF1_1_DEVICE_STATUS2                                                           0x3fff80880423
#define regBIF_CFG_DEV1_EPF1_1_DEVICE_STATUS2_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF1_1_LINK_CAP2                                                                0x3fff80880424
#define regBIF_CFG_DEV1_EPF1_1_LINK_CAP2_BASE_IDX                                                       5
#define regBIF_CFG_DEV1_EPF1_1_LINK_CNTL2                                                               0x3fff80880425
#define regBIF_CFG_DEV1_EPF1_1_LINK_CNTL2_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_EPF1_1_LINK_STATUS2                                                             0x3fff80880425
#define regBIF_CFG_DEV1_EPF1_1_LINK_STATUS2_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF1_1_MSI_CAP_LIST                                                             0x3fff80880428
#define regBIF_CFG_DEV1_EPF1_1_MSI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF1_1_MSI_MSG_CNTL                                                             0x3fff80880428
#define regBIF_CFG_DEV1_EPF1_1_MSI_MSG_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF1_1_MSI_MSG_ADDR_LO                                                          0x3fff80880429
#define regBIF_CFG_DEV1_EPF1_1_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
#define regBIF_CFG_DEV1_EPF1_1_MSI_MSG_ADDR_HI                                                          0x3fff8088042a
#define regBIF_CFG_DEV1_EPF1_1_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
#define regBIF_CFG_DEV1_EPF1_1_MSI_MSG_DATA                                                             0x3fff8088042a
#define regBIF_CFG_DEV1_EPF1_1_MSI_MSG_DATA_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF1_1_MSI_EXT_MSG_DATA                                                         0x3fff8088042a
#define regBIF_CFG_DEV1_EPF1_1_MSI_EXT_MSG_DATA_BASE_IDX                                                5
#define regBIF_CFG_DEV1_EPF1_1_MSI_MASK                                                                 0x3fff8088042b
#define regBIF_CFG_DEV1_EPF1_1_MSI_MASK_BASE_IDX                                                        5
#define regBIF_CFG_DEV1_EPF1_1_MSI_MSG_DATA_64                                                          0x3fff8088042b
#define regBIF_CFG_DEV1_EPF1_1_MSI_MSG_DATA_64_BASE_IDX                                                 5
#define regBIF_CFG_DEV1_EPF1_1_MSI_EXT_MSG_DATA_64                                                      0x3fff8088042b
#define regBIF_CFG_DEV1_EPF1_1_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF1_1_MSI_MASK_64                                                              0x3fff8088042c
#define regBIF_CFG_DEV1_EPF1_1_MSI_MASK_64_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF1_1_MSI_PENDING                                                              0x3fff8088042c
#define regBIF_CFG_DEV1_EPF1_1_MSI_PENDING_BASE_IDX                                                     5
#define regBIF_CFG_DEV1_EPF1_1_MSI_PENDING_64                                                           0x3fff8088042d
#define regBIF_CFG_DEV1_EPF1_1_MSI_PENDING_64_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF1_1_MSIX_CAP_LIST                                                            0x3fff80880430
#define regBIF_CFG_DEV1_EPF1_1_MSIX_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF1_1_MSIX_MSG_CNTL                                                            0x3fff80880430
#define regBIF_CFG_DEV1_EPF1_1_MSIX_MSG_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF1_1_MSIX_TABLE                                                               0x3fff80880431
#define regBIF_CFG_DEV1_EPF1_1_MSIX_TABLE_BASE_IDX                                                      5
#define regBIF_CFG_DEV1_EPF1_1_MSIX_PBA                                                                 0x3fff80880432
#define regBIF_CFG_DEV1_EPF1_1_MSIX_PBA_BASE_IDX                                                        5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x3fff80880440
#define regBIF_CFG_DEV1_EPF1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR                                                 0x3fff80880441
#define regBIF_CFG_DEV1_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_VENDOR_SPECIFIC1                                                    0x3fff80880442
#define regBIF_CFG_DEV1_EPF1_1_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_VENDOR_SPECIFIC2                                                    0x3fff80880443
#define regBIF_CFG_DEV1_EPF1_1_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x3fff80880454
#define regBIF_CFG_DEV1_EPF1_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_UNCORR_ERR_STATUS                                                   0x3fff80880455
#define regBIF_CFG_DEV1_EPF1_1_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_UNCORR_ERR_MASK                                                     0x3fff80880456
#define regBIF_CFG_DEV1_EPF1_1_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_UNCORR_ERR_SEVERITY                                                 0x3fff80880457
#define regBIF_CFG_DEV1_EPF1_1_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_CORR_ERR_STATUS                                                     0x3fff80880458
#define regBIF_CFG_DEV1_EPF1_1_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_CORR_ERR_MASK                                                       0x3fff80880459
#define regBIF_CFG_DEV1_EPF1_1_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_ADV_ERR_CAP_CNTL                                                    0x3fff8088045a
#define regBIF_CFG_DEV1_EPF1_1_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_HDR_LOG0                                                            0x3fff8088045b
#define regBIF_CFG_DEV1_EPF1_1_PCIE_HDR_LOG0_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_HDR_LOG1                                                            0x3fff8088045c
#define regBIF_CFG_DEV1_EPF1_1_PCIE_HDR_LOG1_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_HDR_LOG2                                                            0x3fff8088045d
#define regBIF_CFG_DEV1_EPF1_1_PCIE_HDR_LOG2_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_HDR_LOG3                                                            0x3fff8088045e
#define regBIF_CFG_DEV1_EPF1_1_PCIE_HDR_LOG3_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TLP_PREFIX_LOG0                                                     0x3fff80880462
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TLP_PREFIX_LOG1                                                     0x3fff80880463
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TLP_PREFIX_LOG2                                                     0x3fff80880464
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TLP_PREFIX_LOG3                                                     0x3fff80880465
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_BAR_ENH_CAP_LIST                                                    0x3fff80880480
#define regBIF_CFG_DEV1_EPF1_1_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_BAR1_CAP                                                            0x3fff80880481
#define regBIF_CFG_DEV1_EPF1_1_PCIE_BAR1_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_BAR1_CNTL                                                           0x3fff80880482
#define regBIF_CFG_DEV1_EPF1_1_PCIE_BAR1_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_BAR2_CAP                                                            0x3fff80880483
#define regBIF_CFG_DEV1_EPF1_1_PCIE_BAR2_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_BAR2_CNTL                                                           0x3fff80880484
#define regBIF_CFG_DEV1_EPF1_1_PCIE_BAR2_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_BAR3_CAP                                                            0x3fff80880485
#define regBIF_CFG_DEV1_EPF1_1_PCIE_BAR3_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_BAR3_CNTL                                                           0x3fff80880486
#define regBIF_CFG_DEV1_EPF1_1_PCIE_BAR3_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_BAR4_CAP                                                            0x3fff80880487
#define regBIF_CFG_DEV1_EPF1_1_PCIE_BAR4_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_BAR4_CNTL                                                           0x3fff80880488
#define regBIF_CFG_DEV1_EPF1_1_PCIE_BAR4_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_BAR5_CAP                                                            0x3fff80880489
#define regBIF_CFG_DEV1_EPF1_1_PCIE_BAR5_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_BAR5_CNTL                                                           0x3fff8088048a
#define regBIF_CFG_DEV1_EPF1_1_PCIE_BAR5_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_BAR6_CAP                                                            0x3fff8088048b
#define regBIF_CFG_DEV1_EPF1_1_PCIE_BAR6_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_BAR6_CNTL                                                           0x3fff8088048c
#define regBIF_CFG_DEV1_EPF1_1_PCIE_BAR6_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x3fff80880490
#define regBIF_CFG_DEV1_EPF1_1_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_PWR_BUDGET_DATA_SELECT                                              0x3fff80880491
#define regBIF_CFG_DEV1_EPF1_1_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_PWR_BUDGET_DATA                                                     0x3fff80880492
#define regBIF_CFG_DEV1_EPF1_1_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_PWR_BUDGET_CAP                                                      0x3fff80880493
#define regBIF_CFG_DEV1_EPF1_1_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_DPA_ENH_CAP_LIST                                                    0x3fff80880494
#define regBIF_CFG_DEV1_EPF1_1_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_DPA_CAP                                                             0x3fff80880495
#define regBIF_CFG_DEV1_EPF1_1_PCIE_DPA_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_DPA_LATENCY_INDICATOR                                               0x3fff80880496
#define regBIF_CFG_DEV1_EPF1_1_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_DPA_STATUS                                                          0x3fff80880497
#define regBIF_CFG_DEV1_EPF1_1_PCIE_DPA_STATUS_BASE_IDX                                                 5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_DPA_CNTL                                                            0x3fff80880497
#define regBIF_CFG_DEV1_EPF1_1_PCIE_DPA_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x3fff80880498
#define regBIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x3fff80880498
#define regBIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x3fff80880498
#define regBIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x3fff80880498
#define regBIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x3fff80880499
#define regBIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x3fff80880499
#define regBIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x3fff80880499
#define regBIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x3fff80880499
#define regBIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_ACS_ENH_CAP_LIST                                                    0x3fff808804a8
#define regBIF_CFG_DEV1_EPF1_1_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_ACS_CAP                                                             0x3fff808804a9
#define regBIF_CFG_DEV1_EPF1_1_PCIE_ACS_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_ACS_CNTL                                                            0x3fff808804a9
#define regBIF_CFG_DEV1_EPF1_1_PCIE_ACS_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_PASID_ENH_CAP_LIST                                                  0x3fff808804b4
#define regBIF_CFG_DEV1_EPF1_1_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_PASID_CAP                                                           0x3fff808804b5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_PASID_CAP_BASE_IDX                                                  5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_PASID_CNTL                                                          0x3fff808804b5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_PASID_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_ARI_ENH_CAP_LIST                                                    0x3fff808804ca
#define regBIF_CFG_DEV1_EPF1_1_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_ARI_CAP                                                             0x3fff808804cb
#define regBIF_CFG_DEV1_EPF1_1_PCIE_ARI_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_ARI_CNTL                                                            0x3fff808804cb
#define regBIF_CFG_DEV1_EPF1_1_PCIE_ARI_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_REQR_ENH_CAP_LIST                                               0x3fff808804dc
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_REQR_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_REQR_CAP                                                        0x3fff808804dd
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_REQR_CAP_BASE_IDX                                               5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_REQR_CNTL                                                       0x3fff808804de
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_REQR_CNTL_BASE_IDX                                              5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_0                                                      0x3fff808804df
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_0_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_1                                                      0x3fff808804df
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_1_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_2                                                      0x3fff808804e0
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_2_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_3                                                      0x3fff808804e0
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_3_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_4                                                      0x3fff808804e1
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_4_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_5                                                      0x3fff808804e1
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_5_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_6                                                      0x3fff808804e2
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_6_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_7                                                      0x3fff808804e2
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_7_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_8                                                      0x3fff808804e3
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_8_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_9                                                      0x3fff808804e3
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_9_BASE_IDX                                             5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_10                                                     0x3fff808804e4
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_10_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_11                                                     0x3fff808804e4
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_11_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_12                                                     0x3fff808804e5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_12_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_13                                                     0x3fff808804e5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_13_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_14                                                     0x3fff808804e6
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_14_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_15                                                     0x3fff808804e6
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_15_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_16                                                     0x3fff808804e7
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_16_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_17                                                     0x3fff808804e7
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_17_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_18                                                     0x3fff808804e8
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_18_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_19                                                     0x3fff808804e8
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_19_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_20                                                     0x3fff808804e9
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_20_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_21                                                     0x3fff808804e9
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_21_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_22                                                     0x3fff808804ea
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_22_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_23                                                     0x3fff808804ea
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_23_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_24                                                     0x3fff808804eb
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_24_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_25                                                     0x3fff808804eb
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_25_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_26                                                     0x3fff808804ec
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_26_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_27                                                     0x3fff808804ec
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_27_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_28                                                     0x3fff808804ed
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_28_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_29                                                     0x3fff808804ed
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_29_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_30                                                     0x3fff808804ee
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_30_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_31                                                     0x3fff808804ee
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_31_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_32                                                     0x3fff808804ef
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_32_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_33                                                     0x3fff808804ef
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_33_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_34                                                     0x3fff808804f0
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_34_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_35                                                     0x3fff808804f0
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_35_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_36                                                     0x3fff808804f1
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_36_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_37                                                     0x3fff808804f1
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_37_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_38                                                     0x3fff808804f2
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_38_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_39                                                     0x3fff808804f2
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_39_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_40                                                     0x3fff808804f3
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_40_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_41                                                     0x3fff808804f3
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_41_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_42                                                     0x3fff808804f4
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_42_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_43                                                     0x3fff808804f4
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_43_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_44                                                     0x3fff808804f5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_44_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_45                                                     0x3fff808804f5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_45_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_46                                                     0x3fff808804f6
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_46_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_47                                                     0x3fff808804f6
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_47_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_48                                                     0x3fff808804f7
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_48_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_49                                                     0x3fff808804f7
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_49_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_50                                                     0x3fff808804f8
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_50_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_51                                                     0x3fff808804f8
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_51_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_52                                                     0x3fff808804f9
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_52_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_53                                                     0x3fff808804f9
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_53_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_54                                                     0x3fff808804fa
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_54_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_55                                                     0x3fff808804fa
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_55_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_56                                                     0x3fff808804fb
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_56_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_57                                                     0x3fff808804fb
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_57_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_58                                                     0x3fff808804fc
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_58_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_59                                                     0x3fff808804fc
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_59_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_60                                                     0x3fff808804fd
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_60_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_61                                                     0x3fff808804fd
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_61_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_62                                                     0x3fff808804fe
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_62_BASE_IDX                                            5
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_63                                                     0x3fff808804fe
#define regBIF_CFG_DEV1_EPF1_1_PCIE_TPH_ST_TABLE_63_BASE_IDX                                            5


// addressBlock: nbio_nbif0_bif_cfg_dev2_epf0_bifcfgdecp
// base address: 0xfffe12500000
#define regBIF_CFG_DEV2_EPF0_1_VENDOR_ID                                                                0x3fff80900000
#define regBIF_CFG_DEV2_EPF0_1_VENDOR_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_EPF0_1_DEVICE_ID                                                                0x3fff80900000
#define regBIF_CFG_DEV2_EPF0_1_DEVICE_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_EPF0_1_COMMAND                                                                  0x3fff80900001
#define regBIF_CFG_DEV2_EPF0_1_COMMAND_BASE_IDX                                                         5
#define regBIF_CFG_DEV2_EPF0_1_STATUS                                                                   0x3fff80900001
#define regBIF_CFG_DEV2_EPF0_1_STATUS_BASE_IDX                                                          5
#define regBIF_CFG_DEV2_EPF0_1_REVISION_ID                                                              0x3fff80900002
#define regBIF_CFG_DEV2_EPF0_1_REVISION_ID_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF0_1_PROG_INTERFACE                                                           0x3fff80900002
#define regBIF_CFG_DEV2_EPF0_1_PROG_INTERFACE_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF0_1_SUB_CLASS                                                                0x3fff80900002
#define regBIF_CFG_DEV2_EPF0_1_SUB_CLASS_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_EPF0_1_BASE_CLASS                                                               0x3fff80900002
#define regBIF_CFG_DEV2_EPF0_1_BASE_CLASS_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_EPF0_1_CACHE_LINE                                                               0x3fff80900003
#define regBIF_CFG_DEV2_EPF0_1_CACHE_LINE_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_EPF0_1_LATENCY                                                                  0x3fff80900003
#define regBIF_CFG_DEV2_EPF0_1_LATENCY_BASE_IDX                                                         5
#define regBIF_CFG_DEV2_EPF0_1_HEADER                                                                   0x3fff80900003
#define regBIF_CFG_DEV2_EPF0_1_HEADER_BASE_IDX                                                          5
#define regBIF_CFG_DEV2_EPF0_1_BIST                                                                     0x3fff80900003
#define regBIF_CFG_DEV2_EPF0_1_BIST_BASE_IDX                                                            5
#define regBIF_CFG_DEV2_EPF0_1_BASE_ADDR_1                                                              0x3fff80900004
#define regBIF_CFG_DEV2_EPF0_1_BASE_ADDR_1_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF0_1_BASE_ADDR_2                                                              0x3fff80900005
#define regBIF_CFG_DEV2_EPF0_1_BASE_ADDR_2_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF0_1_BASE_ADDR_3                                                              0x3fff80900006
#define regBIF_CFG_DEV2_EPF0_1_BASE_ADDR_3_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF0_1_BASE_ADDR_4                                                              0x3fff80900007
#define regBIF_CFG_DEV2_EPF0_1_BASE_ADDR_4_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF0_1_BASE_ADDR_5                                                              0x3fff80900008
#define regBIF_CFG_DEV2_EPF0_1_BASE_ADDR_5_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF0_1_BASE_ADDR_6                                                              0x3fff80900009
#define regBIF_CFG_DEV2_EPF0_1_BASE_ADDR_6_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF0_1_CARDBUS_CIS_PTR                                                          0x3fff8090000a
#define regBIF_CFG_DEV2_EPF0_1_CARDBUS_CIS_PTR_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF0_1_ADAPTER_ID                                                               0x3fff8090000b
#define regBIF_CFG_DEV2_EPF0_1_ADAPTER_ID_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_EPF0_1_ROM_BASE_ADDR                                                            0x3fff8090000c
#define regBIF_CFG_DEV2_EPF0_1_ROM_BASE_ADDR_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_1_CAP_PTR                                                                  0x3fff8090000d
#define regBIF_CFG_DEV2_EPF0_1_CAP_PTR_BASE_IDX                                                         5
#define regBIF_CFG_DEV2_EPF0_1_INTERRUPT_LINE                                                           0x3fff8090000f
#define regBIF_CFG_DEV2_EPF0_1_INTERRUPT_LINE_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF0_1_INTERRUPT_PIN                                                            0x3fff8090000f
#define regBIF_CFG_DEV2_EPF0_1_INTERRUPT_PIN_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_1_MIN_GRANT                                                                0x3fff8090000f
#define regBIF_CFG_DEV2_EPF0_1_MIN_GRANT_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_EPF0_1_MAX_LATENCY                                                              0x3fff8090000f
#define regBIF_CFG_DEV2_EPF0_1_MAX_LATENCY_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF0_1_VENDOR_CAP_LIST                                                          0x3fff80900012
#define regBIF_CFG_DEV2_EPF0_1_VENDOR_CAP_LIST_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF0_1_ADAPTER_ID_W                                                             0x3fff80900013
#define regBIF_CFG_DEV2_EPF0_1_ADAPTER_ID_W_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF0_1_PMI_CAP_LIST                                                             0x3fff80900014
#define regBIF_CFG_DEV2_EPF0_1_PMI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF0_1_PMI_CAP                                                                  0x3fff80900014
#define regBIF_CFG_DEV2_EPF0_1_PMI_CAP_BASE_IDX                                                         5
#define regBIF_CFG_DEV2_EPF0_1_PMI_STATUS_CNTL                                                          0x3fff80900015
#define regBIF_CFG_DEV2_EPF0_1_PMI_STATUS_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF0_1_SBRN                                                                     0x3fff80900018
#define regBIF_CFG_DEV2_EPF0_1_SBRN_BASE_IDX                                                            5
#define regBIF_CFG_DEV2_EPF0_1_FLADJ                                                                    0x3fff80900018
#define regBIF_CFG_DEV2_EPF0_1_FLADJ_BASE_IDX                                                           5
#define regBIF_CFG_DEV2_EPF0_1_DBESL_DBESLD                                                             0x3fff80900018
#define regBIF_CFG_DEV2_EPF0_1_DBESL_DBESLD_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_CAP_LIST                                                            0x3fff80900019
#define regBIF_CFG_DEV2_EPF0_1_PCIE_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_CAP                                                                 0x3fff80900019
#define regBIF_CFG_DEV2_EPF0_1_PCIE_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_EPF0_1_DEVICE_CAP                                                               0x3fff8090001a
#define regBIF_CFG_DEV2_EPF0_1_DEVICE_CAP_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_EPF0_1_DEVICE_CNTL                                                              0x3fff8090001b
#define regBIF_CFG_DEV2_EPF0_1_DEVICE_CNTL_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF0_1_DEVICE_STATUS                                                            0x3fff8090001b
#define regBIF_CFG_DEV2_EPF0_1_DEVICE_STATUS_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_1_LINK_CAP                                                                 0x3fff8090001c
#define regBIF_CFG_DEV2_EPF0_1_LINK_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_EPF0_1_LINK_CNTL                                                                0x3fff8090001d
#define regBIF_CFG_DEV2_EPF0_1_LINK_CNTL_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_EPF0_1_LINK_STATUS                                                              0x3fff8090001d
#define regBIF_CFG_DEV2_EPF0_1_LINK_STATUS_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF0_1_DEVICE_CAP2                                                              0x3fff80900022
#define regBIF_CFG_DEV2_EPF0_1_DEVICE_CAP2_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF0_1_DEVICE_CNTL2                                                             0x3fff80900023
#define regBIF_CFG_DEV2_EPF0_1_DEVICE_CNTL2_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF0_1_DEVICE_STATUS2                                                           0x3fff80900023
#define regBIF_CFG_DEV2_EPF0_1_DEVICE_STATUS2_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF0_1_LINK_CAP2                                                                0x3fff80900024
#define regBIF_CFG_DEV2_EPF0_1_LINK_CAP2_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_EPF0_1_LINK_CNTL2                                                               0x3fff80900025
#define regBIF_CFG_DEV2_EPF0_1_LINK_CNTL2_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_EPF0_1_LINK_STATUS2                                                             0x3fff80900025
#define regBIF_CFG_DEV2_EPF0_1_LINK_STATUS2_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF0_1_MSI_CAP_LIST                                                             0x3fff80900028
#define regBIF_CFG_DEV2_EPF0_1_MSI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF0_1_MSI_MSG_CNTL                                                             0x3fff80900028
#define regBIF_CFG_DEV2_EPF0_1_MSI_MSG_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF0_1_MSI_MSG_ADDR_LO                                                          0x3fff80900029
#define regBIF_CFG_DEV2_EPF0_1_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF0_1_MSI_MSG_ADDR_HI                                                          0x3fff8090002a
#define regBIF_CFG_DEV2_EPF0_1_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF0_1_MSI_MSG_DATA                                                             0x3fff8090002a
#define regBIF_CFG_DEV2_EPF0_1_MSI_MSG_DATA_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF0_1_MSI_EXT_MSG_DATA                                                         0x3fff8090002a
#define regBIF_CFG_DEV2_EPF0_1_MSI_EXT_MSG_DATA_BASE_IDX                                                5
#define regBIF_CFG_DEV2_EPF0_1_MSI_MASK                                                                 0x3fff8090002b
#define regBIF_CFG_DEV2_EPF0_1_MSI_MASK_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_EPF0_1_MSI_MSG_DATA_64                                                          0x3fff8090002b
#define regBIF_CFG_DEV2_EPF0_1_MSI_MSG_DATA_64_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF0_1_MSI_EXT_MSG_DATA_64                                                      0x3fff8090002b
#define regBIF_CFG_DEV2_EPF0_1_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF0_1_MSI_MASK_64                                                              0x3fff8090002c
#define regBIF_CFG_DEV2_EPF0_1_MSI_MASK_64_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF0_1_MSI_PENDING                                                              0x3fff8090002c
#define regBIF_CFG_DEV2_EPF0_1_MSI_PENDING_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF0_1_MSI_PENDING_64                                                           0x3fff8090002d
#define regBIF_CFG_DEV2_EPF0_1_MSI_PENDING_64_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF0_1_MSIX_CAP_LIST                                                            0x3fff80900030
#define regBIF_CFG_DEV2_EPF0_1_MSIX_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_1_MSIX_MSG_CNTL                                                            0x3fff80900030
#define regBIF_CFG_DEV2_EPF0_1_MSIX_MSG_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_1_MSIX_TABLE                                                               0x3fff80900031
#define regBIF_CFG_DEV2_EPF0_1_MSIX_TABLE_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_EPF0_1_MSIX_PBA                                                                 0x3fff80900032
#define regBIF_CFG_DEV2_EPF0_1_MSIX_PBA_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x3fff80900040
#define regBIF_CFG_DEV2_EPF0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR                                                 0x3fff80900041
#define regBIF_CFG_DEV2_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_VENDOR_SPECIFIC1                                                    0x3fff80900042
#define regBIF_CFG_DEV2_EPF0_1_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_VENDOR_SPECIFIC2                                                    0x3fff80900043
#define regBIF_CFG_DEV2_EPF0_1_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_VC_ENH_CAP_LIST                                                     0x3fff80900044
#define regBIF_CFG_DEV2_EPF0_1_PCIE_VC_ENH_CAP_LIST_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_PORT_VC_CAP_REG1                                                    0x3fff80900045
#define regBIF_CFG_DEV2_EPF0_1_PCIE_PORT_VC_CAP_REG1_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_PORT_VC_CAP_REG2                                                    0x3fff80900046
#define regBIF_CFG_DEV2_EPF0_1_PCIE_PORT_VC_CAP_REG2_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_PORT_VC_CNTL                                                        0x3fff80900047
#define regBIF_CFG_DEV2_EPF0_1_PCIE_PORT_VC_CNTL_BASE_IDX                                               5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_PORT_VC_STATUS                                                      0x3fff80900047
#define regBIF_CFG_DEV2_EPF0_1_PCIE_PORT_VC_STATUS_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_VC0_RESOURCE_CAP                                                    0x3fff80900048
#define regBIF_CFG_DEV2_EPF0_1_PCIE_VC0_RESOURCE_CAP_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_VC0_RESOURCE_CNTL                                                   0x3fff80900049
#define regBIF_CFG_DEV2_EPF0_1_PCIE_VC0_RESOURCE_CNTL_BASE_IDX                                          5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_VC0_RESOURCE_STATUS                                                 0x3fff8090004a
#define regBIF_CFG_DEV2_EPF0_1_PCIE_VC0_RESOURCE_STATUS_BASE_IDX                                        5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_VC1_RESOURCE_CAP                                                    0x3fff8090004b
#define regBIF_CFG_DEV2_EPF0_1_PCIE_VC1_RESOURCE_CAP_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_VC1_RESOURCE_CNTL                                                   0x3fff8090004c
#define regBIF_CFG_DEV2_EPF0_1_PCIE_VC1_RESOURCE_CNTL_BASE_IDX                                          5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_VC1_RESOURCE_STATUS                                                 0x3fff8090004d
#define regBIF_CFG_DEV2_EPF0_1_PCIE_VC1_RESOURCE_STATUS_BASE_IDX                                        5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x3fff80900054
#define regBIF_CFG_DEV2_EPF0_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_UNCORR_ERR_STATUS                                                   0x3fff80900055
#define regBIF_CFG_DEV2_EPF0_1_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_UNCORR_ERR_MASK                                                     0x3fff80900056
#define regBIF_CFG_DEV2_EPF0_1_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_UNCORR_ERR_SEVERITY                                                 0x3fff80900057
#define regBIF_CFG_DEV2_EPF0_1_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_CORR_ERR_STATUS                                                     0x3fff80900058
#define regBIF_CFG_DEV2_EPF0_1_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_CORR_ERR_MASK                                                       0x3fff80900059
#define regBIF_CFG_DEV2_EPF0_1_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_ADV_ERR_CAP_CNTL                                                    0x3fff8090005a
#define regBIF_CFG_DEV2_EPF0_1_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_HDR_LOG0                                                            0x3fff8090005b
#define regBIF_CFG_DEV2_EPF0_1_PCIE_HDR_LOG0_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_HDR_LOG1                                                            0x3fff8090005c
#define regBIF_CFG_DEV2_EPF0_1_PCIE_HDR_LOG1_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_HDR_LOG2                                                            0x3fff8090005d
#define regBIF_CFG_DEV2_EPF0_1_PCIE_HDR_LOG2_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_HDR_LOG3                                                            0x3fff8090005e
#define regBIF_CFG_DEV2_EPF0_1_PCIE_HDR_LOG3_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TLP_PREFIX_LOG0                                                     0x3fff80900062
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TLP_PREFIX_LOG1                                                     0x3fff80900063
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TLP_PREFIX_LOG2                                                     0x3fff80900064
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TLP_PREFIX_LOG3                                                     0x3fff80900065
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_BAR_ENH_CAP_LIST                                                    0x3fff80900080
#define regBIF_CFG_DEV2_EPF0_1_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_BAR1_CAP                                                            0x3fff80900081
#define regBIF_CFG_DEV2_EPF0_1_PCIE_BAR1_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_BAR1_CNTL                                                           0x3fff80900082
#define regBIF_CFG_DEV2_EPF0_1_PCIE_BAR1_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_BAR2_CAP                                                            0x3fff80900083
#define regBIF_CFG_DEV2_EPF0_1_PCIE_BAR2_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_BAR2_CNTL                                                           0x3fff80900084
#define regBIF_CFG_DEV2_EPF0_1_PCIE_BAR2_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_BAR3_CAP                                                            0x3fff80900085
#define regBIF_CFG_DEV2_EPF0_1_PCIE_BAR3_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_BAR3_CNTL                                                           0x3fff80900086
#define regBIF_CFG_DEV2_EPF0_1_PCIE_BAR3_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_BAR4_CAP                                                            0x3fff80900087
#define regBIF_CFG_DEV2_EPF0_1_PCIE_BAR4_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_BAR4_CNTL                                                           0x3fff80900088
#define regBIF_CFG_DEV2_EPF0_1_PCIE_BAR4_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_BAR5_CAP                                                            0x3fff80900089
#define regBIF_CFG_DEV2_EPF0_1_PCIE_BAR5_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_BAR5_CNTL                                                           0x3fff8090008a
#define regBIF_CFG_DEV2_EPF0_1_PCIE_BAR5_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_BAR6_CAP                                                            0x3fff8090008b
#define regBIF_CFG_DEV2_EPF0_1_PCIE_BAR6_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_BAR6_CNTL                                                           0x3fff8090008c
#define regBIF_CFG_DEV2_EPF0_1_PCIE_BAR6_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x3fff80900090
#define regBIF_CFG_DEV2_EPF0_1_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_PWR_BUDGET_DATA_SELECT                                              0x3fff80900091
#define regBIF_CFG_DEV2_EPF0_1_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_PWR_BUDGET_DATA                                                     0x3fff80900092
#define regBIF_CFG_DEV2_EPF0_1_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_PWR_BUDGET_CAP                                                      0x3fff80900093
#define regBIF_CFG_DEV2_EPF0_1_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_DPA_ENH_CAP_LIST                                                    0x3fff80900094
#define regBIF_CFG_DEV2_EPF0_1_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_DPA_CAP                                                             0x3fff80900095
#define regBIF_CFG_DEV2_EPF0_1_PCIE_DPA_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_DPA_LATENCY_INDICATOR                                               0x3fff80900096
#define regBIF_CFG_DEV2_EPF0_1_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_DPA_STATUS                                                          0x3fff80900097
#define regBIF_CFG_DEV2_EPF0_1_PCIE_DPA_STATUS_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_DPA_CNTL                                                            0x3fff80900097
#define regBIF_CFG_DEV2_EPF0_1_PCIE_DPA_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x3fff80900098
#define regBIF_CFG_DEV2_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x3fff80900098
#define regBIF_CFG_DEV2_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x3fff80900098
#define regBIF_CFG_DEV2_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x3fff80900098
#define regBIF_CFG_DEV2_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x3fff80900099
#define regBIF_CFG_DEV2_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x3fff80900099
#define regBIF_CFG_DEV2_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x3fff80900099
#define regBIF_CFG_DEV2_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x3fff80900099
#define regBIF_CFG_DEV2_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_SECONDARY_ENH_CAP_LIST                                              0x3fff8090009c
#define regBIF_CFG_DEV2_EPF0_1_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX                                     5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LINK_CNTL3                                                          0x3fff8090009d
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LINK_CNTL3_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LANE_ERROR_STATUS                                                   0x3fff8090009e
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LANE_ERROR_STATUS_BASE_IDX                                          5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LANE_0_EQUALIZATION_CNTL                                            0x3fff8090009f
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LANE_1_EQUALIZATION_CNTL                                            0x3fff8090009f
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LANE_2_EQUALIZATION_CNTL                                            0x3fff809000a0
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LANE_3_EQUALIZATION_CNTL                                            0x3fff809000a0
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LANE_4_EQUALIZATION_CNTL                                            0x3fff809000a1
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LANE_5_EQUALIZATION_CNTL                                            0x3fff809000a1
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LANE_6_EQUALIZATION_CNTL                                            0x3fff809000a2
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LANE_7_EQUALIZATION_CNTL                                            0x3fff809000a2
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LANE_8_EQUALIZATION_CNTL                                            0x3fff809000a3
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LANE_9_EQUALIZATION_CNTL                                            0x3fff809000a3
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LANE_10_EQUALIZATION_CNTL                                           0x3fff809000a4
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LANE_11_EQUALIZATION_CNTL                                           0x3fff809000a4
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LANE_12_EQUALIZATION_CNTL                                           0x3fff809000a5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LANE_13_EQUALIZATION_CNTL                                           0x3fff809000a5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LANE_14_EQUALIZATION_CNTL                                           0x3fff809000a6
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LANE_15_EQUALIZATION_CNTL                                           0x3fff809000a6
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX                                  5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_ACS_ENH_CAP_LIST                                                    0x3fff809000a8
#define regBIF_CFG_DEV2_EPF0_1_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_ACS_CAP                                                             0x3fff809000a9
#define regBIF_CFG_DEV2_EPF0_1_PCIE_ACS_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_ACS_CNTL                                                            0x3fff809000a9
#define regBIF_CFG_DEV2_EPF0_1_PCIE_ACS_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_PASID_ENH_CAP_LIST                                                  0x3fff809000b4
#define regBIF_CFG_DEV2_EPF0_1_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_PASID_CAP                                                           0x3fff809000b5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_PASID_CAP_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_PASID_CNTL                                                          0x3fff809000b5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_PASID_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LTR_ENH_CAP_LIST                                                    0x3fff809000c8
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LTR_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LTR_CAP                                                             0x3fff809000c9
#define regBIF_CFG_DEV2_EPF0_1_PCIE_LTR_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_ARI_ENH_CAP_LIST                                                    0x3fff809000ca
#define regBIF_CFG_DEV2_EPF0_1_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_ARI_CAP                                                             0x3fff809000cb
#define regBIF_CFG_DEV2_EPF0_1_PCIE_ARI_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_ARI_CNTL                                                            0x3fff809000cb
#define regBIF_CFG_DEV2_EPF0_1_PCIE_ARI_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_REQR_ENH_CAP_LIST                                               0x3fff809000dc
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_REQR_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_REQR_CAP                                                        0x3fff809000dd
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_REQR_CAP_BASE_IDX                                               5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_REQR_CNTL                                                       0x3fff809000de
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_REQR_CNTL_BASE_IDX                                              5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_0                                                      0x3fff809000df
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_0_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_1                                                      0x3fff809000df
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_1_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_2                                                      0x3fff809000e0
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_2_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_3                                                      0x3fff809000e0
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_3_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_4                                                      0x3fff809000e1
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_4_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_5                                                      0x3fff809000e1
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_5_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_6                                                      0x3fff809000e2
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_6_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_7                                                      0x3fff809000e2
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_7_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_8                                                      0x3fff809000e3
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_8_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_9                                                      0x3fff809000e3
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_9_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_10                                                     0x3fff809000e4
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_10_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_11                                                     0x3fff809000e4
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_11_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_12                                                     0x3fff809000e5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_12_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_13                                                     0x3fff809000e5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_13_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_14                                                     0x3fff809000e6
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_14_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_15                                                     0x3fff809000e6
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_15_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_16                                                     0x3fff809000e7
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_16_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_17                                                     0x3fff809000e7
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_17_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_18                                                     0x3fff809000e8
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_18_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_19                                                     0x3fff809000e8
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_19_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_20                                                     0x3fff809000e9
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_20_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_21                                                     0x3fff809000e9
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_21_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_22                                                     0x3fff809000ea
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_22_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_23                                                     0x3fff809000ea
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_23_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_24                                                     0x3fff809000eb
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_24_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_25                                                     0x3fff809000eb
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_25_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_26                                                     0x3fff809000ec
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_26_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_27                                                     0x3fff809000ec
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_27_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_28                                                     0x3fff809000ed
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_28_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_29                                                     0x3fff809000ed
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_29_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_30                                                     0x3fff809000ee
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_30_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_31                                                     0x3fff809000ee
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_31_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_32                                                     0x3fff809000ef
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_32_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_33                                                     0x3fff809000ef
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_33_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_34                                                     0x3fff809000f0
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_34_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_35                                                     0x3fff809000f0
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_35_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_36                                                     0x3fff809000f1
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_36_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_37                                                     0x3fff809000f1
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_37_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_38                                                     0x3fff809000f2
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_38_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_39                                                     0x3fff809000f2
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_39_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_40                                                     0x3fff809000f3
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_40_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_41                                                     0x3fff809000f3
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_41_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_42                                                     0x3fff809000f4
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_42_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_43                                                     0x3fff809000f4
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_43_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_44                                                     0x3fff809000f5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_44_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_45                                                     0x3fff809000f5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_45_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_46                                                     0x3fff809000f6
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_46_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_47                                                     0x3fff809000f6
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_47_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_48                                                     0x3fff809000f7
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_48_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_49                                                     0x3fff809000f7
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_49_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_50                                                     0x3fff809000f8
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_50_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_51                                                     0x3fff809000f8
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_51_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_52                                                     0x3fff809000f9
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_52_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_53                                                     0x3fff809000f9
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_53_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_54                                                     0x3fff809000fa
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_54_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_55                                                     0x3fff809000fa
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_55_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_56                                                     0x3fff809000fb
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_56_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_57                                                     0x3fff809000fb
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_57_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_58                                                     0x3fff809000fc
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_58_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_59                                                     0x3fff809000fc
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_59_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_60                                                     0x3fff809000fd
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_60_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_61                                                     0x3fff809000fd
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_61_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_62                                                     0x3fff809000fe
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_62_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_63                                                     0x3fff809000fe
#define regBIF_CFG_DEV2_EPF0_1_PCIE_TPH_ST_TABLE_63_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_DLF_ENH_CAP_LIST                                                    0x3fff80900100
#define regBIF_CFG_DEV2_EPF0_1_PCIE_DLF_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF0_1_DATA_LINK_FEATURE_CAP                                                    0x3fff80900101
#define regBIF_CFG_DEV2_EPF0_1_DATA_LINK_FEATURE_CAP_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF0_1_DATA_LINK_FEATURE_STATUS                                                 0x3fff80900102
#define regBIF_CFG_DEV2_EPF0_1_DATA_LINK_FEATURE_STATUS_BASE_IDX                                        5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_PHY_16GT_ENH_CAP_LIST                                               0x3fff80900104
#define regBIF_CFG_DEV2_EPF0_1_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV2_EPF0_1_LINK_CAP_16GT                                                            0x3fff80900105
#define regBIF_CFG_DEV2_EPF0_1_LINK_CAP_16GT_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF0_1_LINK_CNTL_16GT                                                           0x3fff80900106
#define regBIF_CFG_DEV2_EPF0_1_LINK_CNTL_16GT_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF0_1_LINK_STATUS_16GT                                                         0x3fff80900107
#define regBIF_CFG_DEV2_EPF0_1_LINK_STATUS_16GT_BASE_IDX                                                5
#define regBIF_CFG_DEV2_EPF0_1_LOCAL_PARITY_MISMATCH_STATUS_16GT                                        0x3fff80900108
#define regBIF_CFG_DEV2_EPF0_1_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                               5
#define regBIF_CFG_DEV2_EPF0_1_RTM1_PARITY_MISMATCH_STATUS_16GT                                         0x3fff80900109
#define regBIF_CFG_DEV2_EPF0_1_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                5
#define regBIF_CFG_DEV2_EPF0_1_RTM2_PARITY_MISMATCH_STATUS_16GT                                         0x3fff8090010a
#define regBIF_CFG_DEV2_EPF0_1_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                5
#define regBIF_CFG_DEV2_EPF0_1_LANE_0_EQUALIZATION_CNTL_16GT                                            0x3fff8090010c
#define regBIF_CFG_DEV2_EPF0_1_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_1_LANE_1_EQUALIZATION_CNTL_16GT                                            0x3fff8090010c
#define regBIF_CFG_DEV2_EPF0_1_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_1_LANE_2_EQUALIZATION_CNTL_16GT                                            0x3fff8090010c
#define regBIF_CFG_DEV2_EPF0_1_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_1_LANE_3_EQUALIZATION_CNTL_16GT                                            0x3fff8090010c
#define regBIF_CFG_DEV2_EPF0_1_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_1_LANE_4_EQUALIZATION_CNTL_16GT                                            0x3fff8090010d
#define regBIF_CFG_DEV2_EPF0_1_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_1_LANE_5_EQUALIZATION_CNTL_16GT                                            0x3fff8090010d
#define regBIF_CFG_DEV2_EPF0_1_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_1_LANE_6_EQUALIZATION_CNTL_16GT                                            0x3fff8090010d
#define regBIF_CFG_DEV2_EPF0_1_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_1_LANE_7_EQUALIZATION_CNTL_16GT                                            0x3fff8090010d
#define regBIF_CFG_DEV2_EPF0_1_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_1_LANE_8_EQUALIZATION_CNTL_16GT                                            0x3fff8090010e
#define regBIF_CFG_DEV2_EPF0_1_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_1_LANE_9_EQUALIZATION_CNTL_16GT                                            0x3fff8090010e
#define regBIF_CFG_DEV2_EPF0_1_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_1_LANE_10_EQUALIZATION_CNTL_16GT                                           0x3fff8090010e
#define regBIF_CFG_DEV2_EPF0_1_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV2_EPF0_1_LANE_11_EQUALIZATION_CNTL_16GT                                           0x3fff8090010e
#define regBIF_CFG_DEV2_EPF0_1_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV2_EPF0_1_LANE_12_EQUALIZATION_CNTL_16GT                                           0x3fff8090010f
#define regBIF_CFG_DEV2_EPF0_1_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV2_EPF0_1_LANE_13_EQUALIZATION_CNTL_16GT                                           0x3fff8090010f
#define regBIF_CFG_DEV2_EPF0_1_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV2_EPF0_1_LANE_14_EQUALIZATION_CNTL_16GT                                           0x3fff8090010f
#define regBIF_CFG_DEV2_EPF0_1_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV2_EPF0_1_LANE_15_EQUALIZATION_CNTL_16GT                                           0x3fff8090010f
#define regBIF_CFG_DEV2_EPF0_1_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
#define regBIF_CFG_DEV2_EPF0_1_PCIE_MARGINING_ENH_CAP_LIST                                              0x3fff80900110
#define regBIF_CFG_DEV2_EPF0_1_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX                                     5
#define regBIF_CFG_DEV2_EPF0_1_MARGINING_PORT_CAP                                                       0x3fff80900111
#define regBIF_CFG_DEV2_EPF0_1_MARGINING_PORT_CAP_BASE_IDX                                              5
#define regBIF_CFG_DEV2_EPF0_1_MARGINING_PORT_STATUS                                                    0x3fff80900111
#define regBIF_CFG_DEV2_EPF0_1_MARGINING_PORT_STATUS_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF0_1_LANE_0_MARGINING_LANE_CNTL                                               0x3fff80900112
#define regBIF_CFG_DEV2_EPF0_1_LANE_0_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_EPF0_1_LANE_0_MARGINING_LANE_STATUS                                             0x3fff80900112
#define regBIF_CFG_DEV2_EPF0_1_LANE_0_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV2_EPF0_1_LANE_1_MARGINING_LANE_CNTL                                               0x3fff80900113
#define regBIF_CFG_DEV2_EPF0_1_LANE_1_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_EPF0_1_LANE_1_MARGINING_LANE_STATUS                                             0x3fff80900113
#define regBIF_CFG_DEV2_EPF0_1_LANE_1_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV2_EPF0_1_LANE_2_MARGINING_LANE_CNTL                                               0x3fff80900114
#define regBIF_CFG_DEV2_EPF0_1_LANE_2_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_EPF0_1_LANE_2_MARGINING_LANE_STATUS                                             0x3fff80900114
#define regBIF_CFG_DEV2_EPF0_1_LANE_2_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV2_EPF0_1_LANE_3_MARGINING_LANE_CNTL                                               0x3fff80900115
#define regBIF_CFG_DEV2_EPF0_1_LANE_3_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_EPF0_1_LANE_3_MARGINING_LANE_STATUS                                             0x3fff80900115
#define regBIF_CFG_DEV2_EPF0_1_LANE_3_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV2_EPF0_1_LANE_4_MARGINING_LANE_CNTL                                               0x3fff80900116
#define regBIF_CFG_DEV2_EPF0_1_LANE_4_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_EPF0_1_LANE_4_MARGINING_LANE_STATUS                                             0x3fff80900116
#define regBIF_CFG_DEV2_EPF0_1_LANE_4_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV2_EPF0_1_LANE_5_MARGINING_LANE_CNTL                                               0x3fff80900117
#define regBIF_CFG_DEV2_EPF0_1_LANE_5_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_EPF0_1_LANE_5_MARGINING_LANE_STATUS                                             0x3fff80900117
#define regBIF_CFG_DEV2_EPF0_1_LANE_5_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV2_EPF0_1_LANE_6_MARGINING_LANE_CNTL                                               0x3fff80900118
#define regBIF_CFG_DEV2_EPF0_1_LANE_6_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_EPF0_1_LANE_6_MARGINING_LANE_STATUS                                             0x3fff80900118
#define regBIF_CFG_DEV2_EPF0_1_LANE_6_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV2_EPF0_1_LANE_7_MARGINING_LANE_CNTL                                               0x3fff80900119
#define regBIF_CFG_DEV2_EPF0_1_LANE_7_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_EPF0_1_LANE_7_MARGINING_LANE_STATUS                                             0x3fff80900119
#define regBIF_CFG_DEV2_EPF0_1_LANE_7_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV2_EPF0_1_LANE_8_MARGINING_LANE_CNTL                                               0x3fff8090011a
#define regBIF_CFG_DEV2_EPF0_1_LANE_8_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_EPF0_1_LANE_8_MARGINING_LANE_STATUS                                             0x3fff8090011a
#define regBIF_CFG_DEV2_EPF0_1_LANE_8_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV2_EPF0_1_LANE_9_MARGINING_LANE_CNTL                                               0x3fff8090011b
#define regBIF_CFG_DEV2_EPF0_1_LANE_9_MARGINING_LANE_CNTL_BASE_IDX                                      5
#define regBIF_CFG_DEV2_EPF0_1_LANE_9_MARGINING_LANE_STATUS                                             0x3fff8090011b
#define regBIF_CFG_DEV2_EPF0_1_LANE_9_MARGINING_LANE_STATUS_BASE_IDX                                    5
#define regBIF_CFG_DEV2_EPF0_1_LANE_10_MARGINING_LANE_CNTL                                              0x3fff8090011c
#define regBIF_CFG_DEV2_EPF0_1_LANE_10_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV2_EPF0_1_LANE_10_MARGINING_LANE_STATUS                                            0x3fff8090011c
#define regBIF_CFG_DEV2_EPF0_1_LANE_10_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_1_LANE_11_MARGINING_LANE_CNTL                                              0x3fff8090011d
#define regBIF_CFG_DEV2_EPF0_1_LANE_11_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV2_EPF0_1_LANE_11_MARGINING_LANE_STATUS                                            0x3fff8090011d
#define regBIF_CFG_DEV2_EPF0_1_LANE_11_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_1_LANE_12_MARGINING_LANE_CNTL                                              0x3fff8090011e
#define regBIF_CFG_DEV2_EPF0_1_LANE_12_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV2_EPF0_1_LANE_12_MARGINING_LANE_STATUS                                            0x3fff8090011e
#define regBIF_CFG_DEV2_EPF0_1_LANE_12_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_1_LANE_13_MARGINING_LANE_CNTL                                              0x3fff8090011f
#define regBIF_CFG_DEV2_EPF0_1_LANE_13_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV2_EPF0_1_LANE_13_MARGINING_LANE_STATUS                                            0x3fff8090011f
#define regBIF_CFG_DEV2_EPF0_1_LANE_13_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_1_LANE_14_MARGINING_LANE_CNTL                                              0x3fff80900120
#define regBIF_CFG_DEV2_EPF0_1_LANE_14_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV2_EPF0_1_LANE_14_MARGINING_LANE_STATUS                                            0x3fff80900120
#define regBIF_CFG_DEV2_EPF0_1_LANE_14_MARGINING_LANE_STATUS_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF0_1_LANE_15_MARGINING_LANE_CNTL                                              0x3fff80900121
#define regBIF_CFG_DEV2_EPF0_1_LANE_15_MARGINING_LANE_CNTL_BASE_IDX                                     5
#define regBIF_CFG_DEV2_EPF0_1_LANE_15_MARGINING_LANE_STATUS                                            0x3fff80900121
#define regBIF_CFG_DEV2_EPF0_1_LANE_15_MARGINING_LANE_STATUS_BASE_IDX                                   5


// addressBlock: nbio_nbif0_bif_cfg_dev2_epf1_bifcfgdecp
// base address: 0xfffe12501000
#define regBIF_CFG_DEV2_EPF1_1_VENDOR_ID                                                                0x3fff80900400
#define regBIF_CFG_DEV2_EPF1_1_VENDOR_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_EPF1_1_DEVICE_ID                                                                0x3fff80900400
#define regBIF_CFG_DEV2_EPF1_1_DEVICE_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_EPF1_1_COMMAND                                                                  0x3fff80900401
#define regBIF_CFG_DEV2_EPF1_1_COMMAND_BASE_IDX                                                         5
#define regBIF_CFG_DEV2_EPF1_1_STATUS                                                                   0x3fff80900401
#define regBIF_CFG_DEV2_EPF1_1_STATUS_BASE_IDX                                                          5
#define regBIF_CFG_DEV2_EPF1_1_REVISION_ID                                                              0x3fff80900402
#define regBIF_CFG_DEV2_EPF1_1_REVISION_ID_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF1_1_PROG_INTERFACE                                                           0x3fff80900402
#define regBIF_CFG_DEV2_EPF1_1_PROG_INTERFACE_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF1_1_SUB_CLASS                                                                0x3fff80900402
#define regBIF_CFG_DEV2_EPF1_1_SUB_CLASS_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_EPF1_1_BASE_CLASS                                                               0x3fff80900402
#define regBIF_CFG_DEV2_EPF1_1_BASE_CLASS_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_EPF1_1_CACHE_LINE                                                               0x3fff80900403
#define regBIF_CFG_DEV2_EPF1_1_CACHE_LINE_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_EPF1_1_LATENCY                                                                  0x3fff80900403
#define regBIF_CFG_DEV2_EPF1_1_LATENCY_BASE_IDX                                                         5
#define regBIF_CFG_DEV2_EPF1_1_HEADER                                                                   0x3fff80900403
#define regBIF_CFG_DEV2_EPF1_1_HEADER_BASE_IDX                                                          5
#define regBIF_CFG_DEV2_EPF1_1_BIST                                                                     0x3fff80900403
#define regBIF_CFG_DEV2_EPF1_1_BIST_BASE_IDX                                                            5
#define regBIF_CFG_DEV2_EPF1_1_BASE_ADDR_1                                                              0x3fff80900404
#define regBIF_CFG_DEV2_EPF1_1_BASE_ADDR_1_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF1_1_BASE_ADDR_2                                                              0x3fff80900405
#define regBIF_CFG_DEV2_EPF1_1_BASE_ADDR_2_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF1_1_BASE_ADDR_3                                                              0x3fff80900406
#define regBIF_CFG_DEV2_EPF1_1_BASE_ADDR_3_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF1_1_BASE_ADDR_4                                                              0x3fff80900407
#define regBIF_CFG_DEV2_EPF1_1_BASE_ADDR_4_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF1_1_BASE_ADDR_5                                                              0x3fff80900408
#define regBIF_CFG_DEV2_EPF1_1_BASE_ADDR_5_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF1_1_BASE_ADDR_6                                                              0x3fff80900409
#define regBIF_CFG_DEV2_EPF1_1_BASE_ADDR_6_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF1_1_CARDBUS_CIS_PTR                                                          0x3fff8090040a
#define regBIF_CFG_DEV2_EPF1_1_CARDBUS_CIS_PTR_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF1_1_ADAPTER_ID                                                               0x3fff8090040b
#define regBIF_CFG_DEV2_EPF1_1_ADAPTER_ID_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_EPF1_1_ROM_BASE_ADDR                                                            0x3fff8090040c
#define regBIF_CFG_DEV2_EPF1_1_ROM_BASE_ADDR_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF1_1_CAP_PTR                                                                  0x3fff8090040d
#define regBIF_CFG_DEV2_EPF1_1_CAP_PTR_BASE_IDX                                                         5
#define regBIF_CFG_DEV2_EPF1_1_INTERRUPT_LINE                                                           0x3fff8090040f
#define regBIF_CFG_DEV2_EPF1_1_INTERRUPT_LINE_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF1_1_INTERRUPT_PIN                                                            0x3fff8090040f
#define regBIF_CFG_DEV2_EPF1_1_INTERRUPT_PIN_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF1_1_MIN_GRANT                                                                0x3fff8090040f
#define regBIF_CFG_DEV2_EPF1_1_MIN_GRANT_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_EPF1_1_MAX_LATENCY                                                              0x3fff8090040f
#define regBIF_CFG_DEV2_EPF1_1_MAX_LATENCY_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF1_1_VENDOR_CAP_LIST                                                          0x3fff80900412
#define regBIF_CFG_DEV2_EPF1_1_VENDOR_CAP_LIST_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF1_1_ADAPTER_ID_W                                                             0x3fff80900413
#define regBIF_CFG_DEV2_EPF1_1_ADAPTER_ID_W_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF1_1_PMI_CAP_LIST                                                             0x3fff80900414
#define regBIF_CFG_DEV2_EPF1_1_PMI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF1_1_PMI_CAP                                                                  0x3fff80900414
#define regBIF_CFG_DEV2_EPF1_1_PMI_CAP_BASE_IDX                                                         5
#define regBIF_CFG_DEV2_EPF1_1_PMI_STATUS_CNTL                                                          0x3fff80900415
#define regBIF_CFG_DEV2_EPF1_1_PMI_STATUS_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF1_1_SBRN                                                                     0x3fff80900418
#define regBIF_CFG_DEV2_EPF1_1_SBRN_BASE_IDX                                                            5
#define regBIF_CFG_DEV2_EPF1_1_FLADJ                                                                    0x3fff80900418
#define regBIF_CFG_DEV2_EPF1_1_FLADJ_BASE_IDX                                                           5
#define regBIF_CFG_DEV2_EPF1_1_DBESL_DBESLD                                                             0x3fff80900418
#define regBIF_CFG_DEV2_EPF1_1_DBESL_DBESLD_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_CAP_LIST                                                            0x3fff80900419
#define regBIF_CFG_DEV2_EPF1_1_PCIE_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_CAP                                                                 0x3fff80900419
#define regBIF_CFG_DEV2_EPF1_1_PCIE_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_EPF1_1_DEVICE_CAP                                                               0x3fff8090041a
#define regBIF_CFG_DEV2_EPF1_1_DEVICE_CAP_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_EPF1_1_DEVICE_CNTL                                                              0x3fff8090041b
#define regBIF_CFG_DEV2_EPF1_1_DEVICE_CNTL_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF1_1_DEVICE_STATUS                                                            0x3fff8090041b
#define regBIF_CFG_DEV2_EPF1_1_DEVICE_STATUS_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF1_1_LINK_CAP                                                                 0x3fff8090041c
#define regBIF_CFG_DEV2_EPF1_1_LINK_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_EPF1_1_LINK_CNTL                                                                0x3fff8090041d
#define regBIF_CFG_DEV2_EPF1_1_LINK_CNTL_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_EPF1_1_LINK_STATUS                                                              0x3fff8090041d
#define regBIF_CFG_DEV2_EPF1_1_LINK_STATUS_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF1_1_DEVICE_CAP2                                                              0x3fff80900422
#define regBIF_CFG_DEV2_EPF1_1_DEVICE_CAP2_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF1_1_DEVICE_CNTL2                                                             0x3fff80900423
#define regBIF_CFG_DEV2_EPF1_1_DEVICE_CNTL2_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF1_1_DEVICE_STATUS2                                                           0x3fff80900423
#define regBIF_CFG_DEV2_EPF1_1_DEVICE_STATUS2_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF1_1_LINK_CAP2                                                                0x3fff80900424
#define regBIF_CFG_DEV2_EPF1_1_LINK_CAP2_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_EPF1_1_LINK_CNTL2                                                               0x3fff80900425
#define regBIF_CFG_DEV2_EPF1_1_LINK_CNTL2_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_EPF1_1_LINK_STATUS2                                                             0x3fff80900425
#define regBIF_CFG_DEV2_EPF1_1_LINK_STATUS2_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF1_1_MSI_CAP_LIST                                                             0x3fff80900428
#define regBIF_CFG_DEV2_EPF1_1_MSI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF1_1_MSI_MSG_CNTL                                                             0x3fff80900428
#define regBIF_CFG_DEV2_EPF1_1_MSI_MSG_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF1_1_MSI_MSG_ADDR_LO                                                          0x3fff80900429
#define regBIF_CFG_DEV2_EPF1_1_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF1_1_MSI_MSG_ADDR_HI                                                          0x3fff8090042a
#define regBIF_CFG_DEV2_EPF1_1_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF1_1_MSI_MSG_DATA                                                             0x3fff8090042a
#define regBIF_CFG_DEV2_EPF1_1_MSI_MSG_DATA_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF1_1_MSI_EXT_MSG_DATA                                                         0x3fff8090042a
#define regBIF_CFG_DEV2_EPF1_1_MSI_EXT_MSG_DATA_BASE_IDX                                                5
#define regBIF_CFG_DEV2_EPF1_1_MSI_MASK                                                                 0x3fff8090042b
#define regBIF_CFG_DEV2_EPF1_1_MSI_MASK_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_EPF1_1_MSI_MSG_DATA_64                                                          0x3fff8090042b
#define regBIF_CFG_DEV2_EPF1_1_MSI_MSG_DATA_64_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF1_1_MSI_EXT_MSG_DATA_64                                                      0x3fff8090042b
#define regBIF_CFG_DEV2_EPF1_1_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF1_1_MSI_MASK_64                                                              0x3fff8090042c
#define regBIF_CFG_DEV2_EPF1_1_MSI_MASK_64_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF1_1_MSI_PENDING                                                              0x3fff8090042c
#define regBIF_CFG_DEV2_EPF1_1_MSI_PENDING_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF1_1_MSI_PENDING_64                                                           0x3fff8090042d
#define regBIF_CFG_DEV2_EPF1_1_MSI_PENDING_64_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF1_1_MSIX_CAP_LIST                                                            0x3fff80900430
#define regBIF_CFG_DEV2_EPF1_1_MSIX_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF1_1_MSIX_MSG_CNTL                                                            0x3fff80900430
#define regBIF_CFG_DEV2_EPF1_1_MSIX_MSG_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF1_1_MSIX_TABLE                                                               0x3fff80900431
#define regBIF_CFG_DEV2_EPF1_1_MSIX_TABLE_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_EPF1_1_MSIX_PBA                                                                 0x3fff80900432
#define regBIF_CFG_DEV2_EPF1_1_MSIX_PBA_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x3fff80900440
#define regBIF_CFG_DEV2_EPF1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR                                                 0x3fff80900441
#define regBIF_CFG_DEV2_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_VENDOR_SPECIFIC1                                                    0x3fff80900442
#define regBIF_CFG_DEV2_EPF1_1_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_VENDOR_SPECIFIC2                                                    0x3fff80900443
#define regBIF_CFG_DEV2_EPF1_1_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x3fff80900454
#define regBIF_CFG_DEV2_EPF1_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_STATUS                                                   0x3fff80900455
#define regBIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_MASK                                                     0x3fff80900456
#define regBIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_SEVERITY                                                 0x3fff80900457
#define regBIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_CORR_ERR_STATUS                                                     0x3fff80900458
#define regBIF_CFG_DEV2_EPF1_1_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_CORR_ERR_MASK                                                       0x3fff80900459
#define regBIF_CFG_DEV2_EPF1_1_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_ADV_ERR_CAP_CNTL                                                    0x3fff8090045a
#define regBIF_CFG_DEV2_EPF1_1_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_HDR_LOG0                                                            0x3fff8090045b
#define regBIF_CFG_DEV2_EPF1_1_PCIE_HDR_LOG0_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_HDR_LOG1                                                            0x3fff8090045c
#define regBIF_CFG_DEV2_EPF1_1_PCIE_HDR_LOG1_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_HDR_LOG2                                                            0x3fff8090045d
#define regBIF_CFG_DEV2_EPF1_1_PCIE_HDR_LOG2_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_HDR_LOG3                                                            0x3fff8090045e
#define regBIF_CFG_DEV2_EPF1_1_PCIE_HDR_LOG3_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TLP_PREFIX_LOG0                                                     0x3fff80900462
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TLP_PREFIX_LOG1                                                     0x3fff80900463
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TLP_PREFIX_LOG2                                                     0x3fff80900464
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TLP_PREFIX_LOG3                                                     0x3fff80900465
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_BAR_ENH_CAP_LIST                                                    0x3fff80900480
#define regBIF_CFG_DEV2_EPF1_1_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_BAR1_CAP                                                            0x3fff80900481
#define regBIF_CFG_DEV2_EPF1_1_PCIE_BAR1_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_BAR1_CNTL                                                           0x3fff80900482
#define regBIF_CFG_DEV2_EPF1_1_PCIE_BAR1_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_BAR2_CAP                                                            0x3fff80900483
#define regBIF_CFG_DEV2_EPF1_1_PCIE_BAR2_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_BAR2_CNTL                                                           0x3fff80900484
#define regBIF_CFG_DEV2_EPF1_1_PCIE_BAR2_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_BAR3_CAP                                                            0x3fff80900485
#define regBIF_CFG_DEV2_EPF1_1_PCIE_BAR3_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_BAR3_CNTL                                                           0x3fff80900486
#define regBIF_CFG_DEV2_EPF1_1_PCIE_BAR3_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_BAR4_CAP                                                            0x3fff80900487
#define regBIF_CFG_DEV2_EPF1_1_PCIE_BAR4_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_BAR4_CNTL                                                           0x3fff80900488
#define regBIF_CFG_DEV2_EPF1_1_PCIE_BAR4_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_BAR5_CAP                                                            0x3fff80900489
#define regBIF_CFG_DEV2_EPF1_1_PCIE_BAR5_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_BAR5_CNTL                                                           0x3fff8090048a
#define regBIF_CFG_DEV2_EPF1_1_PCIE_BAR5_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_BAR6_CAP                                                            0x3fff8090048b
#define regBIF_CFG_DEV2_EPF1_1_PCIE_BAR6_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_BAR6_CNTL                                                           0x3fff8090048c
#define regBIF_CFG_DEV2_EPF1_1_PCIE_BAR6_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x3fff80900490
#define regBIF_CFG_DEV2_EPF1_1_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_PWR_BUDGET_DATA_SELECT                                              0x3fff80900491
#define regBIF_CFG_DEV2_EPF1_1_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_PWR_BUDGET_DATA                                                     0x3fff80900492
#define regBIF_CFG_DEV2_EPF1_1_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_PWR_BUDGET_CAP                                                      0x3fff80900493
#define regBIF_CFG_DEV2_EPF1_1_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_DPA_ENH_CAP_LIST                                                    0x3fff80900494
#define regBIF_CFG_DEV2_EPF1_1_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_DPA_CAP                                                             0x3fff80900495
#define regBIF_CFG_DEV2_EPF1_1_PCIE_DPA_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_DPA_LATENCY_INDICATOR                                               0x3fff80900496
#define regBIF_CFG_DEV2_EPF1_1_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_DPA_STATUS                                                          0x3fff80900497
#define regBIF_CFG_DEV2_EPF1_1_PCIE_DPA_STATUS_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_DPA_CNTL                                                            0x3fff80900497
#define regBIF_CFG_DEV2_EPF1_1_PCIE_DPA_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x3fff80900498
#define regBIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x3fff80900498
#define regBIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x3fff80900498
#define regBIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x3fff80900498
#define regBIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x3fff80900499
#define regBIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x3fff80900499
#define regBIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x3fff80900499
#define regBIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x3fff80900499
#define regBIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_ACS_ENH_CAP_LIST                                                    0x3fff809004a8
#define regBIF_CFG_DEV2_EPF1_1_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_ACS_CAP                                                             0x3fff809004a9
#define regBIF_CFG_DEV2_EPF1_1_PCIE_ACS_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_ACS_CNTL                                                            0x3fff809004a9
#define regBIF_CFG_DEV2_EPF1_1_PCIE_ACS_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_PASID_ENH_CAP_LIST                                                  0x3fff809004b4
#define regBIF_CFG_DEV2_EPF1_1_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_PASID_CAP                                                           0x3fff809004b5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_PASID_CAP_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_PASID_CNTL                                                          0x3fff809004b5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_PASID_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_ARI_ENH_CAP_LIST                                                    0x3fff809004ca
#define regBIF_CFG_DEV2_EPF1_1_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_ARI_CAP                                                             0x3fff809004cb
#define regBIF_CFG_DEV2_EPF1_1_PCIE_ARI_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_ARI_CNTL                                                            0x3fff809004cb
#define regBIF_CFG_DEV2_EPF1_1_PCIE_ARI_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_REQR_ENH_CAP_LIST                                               0x3fff809004dc
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_REQR_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_REQR_CAP                                                        0x3fff809004dd
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_REQR_CAP_BASE_IDX                                               5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_REQR_CNTL                                                       0x3fff809004de
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_REQR_CNTL_BASE_IDX                                              5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_0                                                      0x3fff809004df
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_0_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_1                                                      0x3fff809004df
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_1_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_2                                                      0x3fff809004e0
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_2_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_3                                                      0x3fff809004e0
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_3_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_4                                                      0x3fff809004e1
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_4_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_5                                                      0x3fff809004e1
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_5_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_6                                                      0x3fff809004e2
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_6_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_7                                                      0x3fff809004e2
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_7_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_8                                                      0x3fff809004e3
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_8_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_9                                                      0x3fff809004e3
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_9_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_10                                                     0x3fff809004e4
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_10_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_11                                                     0x3fff809004e4
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_11_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_12                                                     0x3fff809004e5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_12_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_13                                                     0x3fff809004e5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_13_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_14                                                     0x3fff809004e6
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_14_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_15                                                     0x3fff809004e6
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_15_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_16                                                     0x3fff809004e7
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_16_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_17                                                     0x3fff809004e7
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_17_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_18                                                     0x3fff809004e8
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_18_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_19                                                     0x3fff809004e8
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_19_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_20                                                     0x3fff809004e9
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_20_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_21                                                     0x3fff809004e9
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_21_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_22                                                     0x3fff809004ea
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_22_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_23                                                     0x3fff809004ea
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_23_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_24                                                     0x3fff809004eb
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_24_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_25                                                     0x3fff809004eb
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_25_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_26                                                     0x3fff809004ec
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_26_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_27                                                     0x3fff809004ec
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_27_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_28                                                     0x3fff809004ed
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_28_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_29                                                     0x3fff809004ed
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_29_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_30                                                     0x3fff809004ee
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_30_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_31                                                     0x3fff809004ee
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_31_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_32                                                     0x3fff809004ef
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_32_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_33                                                     0x3fff809004ef
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_33_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_34                                                     0x3fff809004f0
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_34_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_35                                                     0x3fff809004f0
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_35_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_36                                                     0x3fff809004f1
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_36_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_37                                                     0x3fff809004f1
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_37_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_38                                                     0x3fff809004f2
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_38_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_39                                                     0x3fff809004f2
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_39_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_40                                                     0x3fff809004f3
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_40_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_41                                                     0x3fff809004f3
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_41_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_42                                                     0x3fff809004f4
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_42_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_43                                                     0x3fff809004f4
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_43_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_44                                                     0x3fff809004f5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_44_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_45                                                     0x3fff809004f5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_45_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_46                                                     0x3fff809004f6
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_46_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_47                                                     0x3fff809004f6
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_47_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_48                                                     0x3fff809004f7
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_48_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_49                                                     0x3fff809004f7
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_49_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_50                                                     0x3fff809004f8
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_50_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_51                                                     0x3fff809004f8
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_51_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_52                                                     0x3fff809004f9
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_52_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_53                                                     0x3fff809004f9
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_53_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_54                                                     0x3fff809004fa
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_54_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_55                                                     0x3fff809004fa
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_55_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_56                                                     0x3fff809004fb
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_56_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_57                                                     0x3fff809004fb
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_57_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_58                                                     0x3fff809004fc
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_58_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_59                                                     0x3fff809004fc
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_59_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_60                                                     0x3fff809004fd
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_60_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_61                                                     0x3fff809004fd
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_61_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_62                                                     0x3fff809004fe
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_62_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_63                                                     0x3fff809004fe
#define regBIF_CFG_DEV2_EPF1_1_PCIE_TPH_ST_TABLE_63_BASE_IDX                                            5


// addressBlock: nbio_nbif0_bif_cfg_dev2_epf2_bifcfgdecp
// base address: 0xfffe12502000
#define regBIF_CFG_DEV2_EPF2_1_VENDOR_ID                                                                0x3fff80900800
#define regBIF_CFG_DEV2_EPF2_1_VENDOR_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_EPF2_1_DEVICE_ID                                                                0x3fff80900800
#define regBIF_CFG_DEV2_EPF2_1_DEVICE_ID_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_EPF2_1_COMMAND                                                                  0x3fff80900801
#define regBIF_CFG_DEV2_EPF2_1_COMMAND_BASE_IDX                                                         5
#define regBIF_CFG_DEV2_EPF2_1_STATUS                                                                   0x3fff80900801
#define regBIF_CFG_DEV2_EPF2_1_STATUS_BASE_IDX                                                          5
#define regBIF_CFG_DEV2_EPF2_1_REVISION_ID                                                              0x3fff80900802
#define regBIF_CFG_DEV2_EPF2_1_REVISION_ID_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF2_1_PROG_INTERFACE                                                           0x3fff80900802
#define regBIF_CFG_DEV2_EPF2_1_PROG_INTERFACE_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF2_1_SUB_CLASS                                                                0x3fff80900802
#define regBIF_CFG_DEV2_EPF2_1_SUB_CLASS_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_EPF2_1_BASE_CLASS                                                               0x3fff80900802
#define regBIF_CFG_DEV2_EPF2_1_BASE_CLASS_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_EPF2_1_CACHE_LINE                                                               0x3fff80900803
#define regBIF_CFG_DEV2_EPF2_1_CACHE_LINE_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_EPF2_1_LATENCY                                                                  0x3fff80900803
#define regBIF_CFG_DEV2_EPF2_1_LATENCY_BASE_IDX                                                         5
#define regBIF_CFG_DEV2_EPF2_1_HEADER                                                                   0x3fff80900803
#define regBIF_CFG_DEV2_EPF2_1_HEADER_BASE_IDX                                                          5
#define regBIF_CFG_DEV2_EPF2_1_BIST                                                                     0x3fff80900803
#define regBIF_CFG_DEV2_EPF2_1_BIST_BASE_IDX                                                            5
#define regBIF_CFG_DEV2_EPF2_1_BASE_ADDR_1                                                              0x3fff80900804
#define regBIF_CFG_DEV2_EPF2_1_BASE_ADDR_1_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF2_1_BASE_ADDR_2                                                              0x3fff80900805
#define regBIF_CFG_DEV2_EPF2_1_BASE_ADDR_2_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF2_1_BASE_ADDR_3                                                              0x3fff80900806
#define regBIF_CFG_DEV2_EPF2_1_BASE_ADDR_3_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF2_1_BASE_ADDR_4                                                              0x3fff80900807
#define regBIF_CFG_DEV2_EPF2_1_BASE_ADDR_4_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF2_1_BASE_ADDR_5                                                              0x3fff80900808
#define regBIF_CFG_DEV2_EPF2_1_BASE_ADDR_5_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF2_1_BASE_ADDR_6                                                              0x3fff80900809
#define regBIF_CFG_DEV2_EPF2_1_BASE_ADDR_6_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF2_1_CARDBUS_CIS_PTR                                                          0x3fff8090080a
#define regBIF_CFG_DEV2_EPF2_1_CARDBUS_CIS_PTR_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF2_1_ADAPTER_ID                                                               0x3fff8090080b
#define regBIF_CFG_DEV2_EPF2_1_ADAPTER_ID_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_EPF2_1_ROM_BASE_ADDR                                                            0x3fff8090080c
#define regBIF_CFG_DEV2_EPF2_1_ROM_BASE_ADDR_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF2_1_CAP_PTR                                                                  0x3fff8090080d
#define regBIF_CFG_DEV2_EPF2_1_CAP_PTR_BASE_IDX                                                         5
#define regBIF_CFG_DEV2_EPF2_1_INTERRUPT_LINE                                                           0x3fff8090080f
#define regBIF_CFG_DEV2_EPF2_1_INTERRUPT_LINE_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF2_1_INTERRUPT_PIN                                                            0x3fff8090080f
#define regBIF_CFG_DEV2_EPF2_1_INTERRUPT_PIN_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF2_1_MIN_GRANT                                                                0x3fff8090080f
#define regBIF_CFG_DEV2_EPF2_1_MIN_GRANT_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_EPF2_1_MAX_LATENCY                                                              0x3fff8090080f
#define regBIF_CFG_DEV2_EPF2_1_MAX_LATENCY_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF2_1_VENDOR_CAP_LIST                                                          0x3fff80900812
#define regBIF_CFG_DEV2_EPF2_1_VENDOR_CAP_LIST_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF2_1_ADAPTER_ID_W                                                             0x3fff80900813
#define regBIF_CFG_DEV2_EPF2_1_ADAPTER_ID_W_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF2_1_PMI_CAP_LIST                                                             0x3fff80900814
#define regBIF_CFG_DEV2_EPF2_1_PMI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF2_1_PMI_CAP                                                                  0x3fff80900814
#define regBIF_CFG_DEV2_EPF2_1_PMI_CAP_BASE_IDX                                                         5
#define regBIF_CFG_DEV2_EPF2_1_PMI_STATUS_CNTL                                                          0x3fff80900815
#define regBIF_CFG_DEV2_EPF2_1_PMI_STATUS_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF2_1_SBRN                                                                     0x3fff80900818
#define regBIF_CFG_DEV2_EPF2_1_SBRN_BASE_IDX                                                            5
#define regBIF_CFG_DEV2_EPF2_1_FLADJ                                                                    0x3fff80900818
#define regBIF_CFG_DEV2_EPF2_1_FLADJ_BASE_IDX                                                           5
#define regBIF_CFG_DEV2_EPF2_1_DBESL_DBESLD                                                             0x3fff80900818
#define regBIF_CFG_DEV2_EPF2_1_DBESL_DBESLD_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_CAP_LIST                                                            0x3fff80900819
#define regBIF_CFG_DEV2_EPF2_1_PCIE_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_CAP                                                                 0x3fff80900819
#define regBIF_CFG_DEV2_EPF2_1_PCIE_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_EPF2_1_DEVICE_CAP                                                               0x3fff8090081a
#define regBIF_CFG_DEV2_EPF2_1_DEVICE_CAP_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_EPF2_1_DEVICE_CNTL                                                              0x3fff8090081b
#define regBIF_CFG_DEV2_EPF2_1_DEVICE_CNTL_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF2_1_DEVICE_STATUS                                                            0x3fff8090081b
#define regBIF_CFG_DEV2_EPF2_1_DEVICE_STATUS_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF2_1_LINK_CAP                                                                 0x3fff8090081c
#define regBIF_CFG_DEV2_EPF2_1_LINK_CAP_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_EPF2_1_LINK_CNTL                                                                0x3fff8090081d
#define regBIF_CFG_DEV2_EPF2_1_LINK_CNTL_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_EPF2_1_LINK_STATUS                                                              0x3fff8090081d
#define regBIF_CFG_DEV2_EPF2_1_LINK_STATUS_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF2_1_DEVICE_CAP2                                                              0x3fff80900822
#define regBIF_CFG_DEV2_EPF2_1_DEVICE_CAP2_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF2_1_DEVICE_CNTL2                                                             0x3fff80900823
#define regBIF_CFG_DEV2_EPF2_1_DEVICE_CNTL2_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF2_1_DEVICE_STATUS2                                                           0x3fff80900823
#define regBIF_CFG_DEV2_EPF2_1_DEVICE_STATUS2_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF2_1_LINK_CAP2                                                                0x3fff80900824
#define regBIF_CFG_DEV2_EPF2_1_LINK_CAP2_BASE_IDX                                                       5
#define regBIF_CFG_DEV2_EPF2_1_LINK_CNTL2                                                               0x3fff80900825
#define regBIF_CFG_DEV2_EPF2_1_LINK_CNTL2_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_EPF2_1_LINK_STATUS2                                                             0x3fff80900825
#define regBIF_CFG_DEV2_EPF2_1_LINK_STATUS2_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF2_1_MSI_CAP_LIST                                                             0x3fff80900828
#define regBIF_CFG_DEV2_EPF2_1_MSI_CAP_LIST_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF2_1_MSI_MSG_CNTL                                                             0x3fff80900828
#define regBIF_CFG_DEV2_EPF2_1_MSI_MSG_CNTL_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF2_1_MSI_MSG_ADDR_LO                                                          0x3fff80900829
#define regBIF_CFG_DEV2_EPF2_1_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF2_1_MSI_MSG_ADDR_HI                                                          0x3fff8090082a
#define regBIF_CFG_DEV2_EPF2_1_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF2_1_MSI_MSG_DATA                                                             0x3fff8090082a
#define regBIF_CFG_DEV2_EPF2_1_MSI_MSG_DATA_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF2_1_MSI_EXT_MSG_DATA                                                         0x3fff8090082a
#define regBIF_CFG_DEV2_EPF2_1_MSI_EXT_MSG_DATA_BASE_IDX                                                5
#define regBIF_CFG_DEV2_EPF2_1_MSI_MASK                                                                 0x3fff8090082b
#define regBIF_CFG_DEV2_EPF2_1_MSI_MASK_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_EPF2_1_MSI_MSG_DATA_64                                                          0x3fff8090082b
#define regBIF_CFG_DEV2_EPF2_1_MSI_MSG_DATA_64_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF2_1_MSI_EXT_MSG_DATA_64                                                      0x3fff8090082b
#define regBIF_CFG_DEV2_EPF2_1_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF2_1_MSI_MASK_64                                                              0x3fff8090082c
#define regBIF_CFG_DEV2_EPF2_1_MSI_MASK_64_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF2_1_MSI_PENDING                                                              0x3fff8090082c
#define regBIF_CFG_DEV2_EPF2_1_MSI_PENDING_BASE_IDX                                                     5
#define regBIF_CFG_DEV2_EPF2_1_MSI_PENDING_64                                                           0x3fff8090082d
#define regBIF_CFG_DEV2_EPF2_1_MSI_PENDING_64_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF2_1_MSIX_CAP_LIST                                                            0x3fff80900830
#define regBIF_CFG_DEV2_EPF2_1_MSIX_CAP_LIST_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF2_1_MSIX_MSG_CNTL                                                            0x3fff80900830
#define regBIF_CFG_DEV2_EPF2_1_MSIX_MSG_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF2_1_MSIX_TABLE                                                               0x3fff80900831
#define regBIF_CFG_DEV2_EPF2_1_MSIX_TABLE_BASE_IDX                                                      5
#define regBIF_CFG_DEV2_EPF2_1_MSIX_PBA                                                                 0x3fff80900832
#define regBIF_CFG_DEV2_EPF2_1_MSIX_PBA_BASE_IDX                                                        5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x3fff80900840
#define regBIF_CFG_DEV2_EPF2_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_VENDOR_SPECIFIC_HDR                                                 0x3fff80900841
#define regBIF_CFG_DEV2_EPF2_1_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_VENDOR_SPECIFIC1                                                    0x3fff80900842
#define regBIF_CFG_DEV2_EPF2_1_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_VENDOR_SPECIFIC2                                                    0x3fff80900843
#define regBIF_CFG_DEV2_EPF2_1_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x3fff80900854
#define regBIF_CFG_DEV2_EPF2_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_UNCORR_ERR_STATUS                                                   0x3fff80900855
#define regBIF_CFG_DEV2_EPF2_1_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_UNCORR_ERR_MASK                                                     0x3fff80900856
#define regBIF_CFG_DEV2_EPF2_1_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_UNCORR_ERR_SEVERITY                                                 0x3fff80900857
#define regBIF_CFG_DEV2_EPF2_1_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_CORR_ERR_STATUS                                                     0x3fff80900858
#define regBIF_CFG_DEV2_EPF2_1_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_CORR_ERR_MASK                                                       0x3fff80900859
#define regBIF_CFG_DEV2_EPF2_1_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_ADV_ERR_CAP_CNTL                                                    0x3fff8090085a
#define regBIF_CFG_DEV2_EPF2_1_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_HDR_LOG0                                                            0x3fff8090085b
#define regBIF_CFG_DEV2_EPF2_1_PCIE_HDR_LOG0_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_HDR_LOG1                                                            0x3fff8090085c
#define regBIF_CFG_DEV2_EPF2_1_PCIE_HDR_LOG1_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_HDR_LOG2                                                            0x3fff8090085d
#define regBIF_CFG_DEV2_EPF2_1_PCIE_HDR_LOG2_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_HDR_LOG3                                                            0x3fff8090085e
#define regBIF_CFG_DEV2_EPF2_1_PCIE_HDR_LOG3_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TLP_PREFIX_LOG0                                                     0x3fff80900862
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TLP_PREFIX_LOG1                                                     0x3fff80900863
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TLP_PREFIX_LOG2                                                     0x3fff80900864
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TLP_PREFIX_LOG3                                                     0x3fff80900865
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_BAR_ENH_CAP_LIST                                                    0x3fff80900880
#define regBIF_CFG_DEV2_EPF2_1_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_BAR1_CAP                                                            0x3fff80900881
#define regBIF_CFG_DEV2_EPF2_1_PCIE_BAR1_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_BAR1_CNTL                                                           0x3fff80900882
#define regBIF_CFG_DEV2_EPF2_1_PCIE_BAR1_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_BAR2_CAP                                                            0x3fff80900883
#define regBIF_CFG_DEV2_EPF2_1_PCIE_BAR2_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_BAR2_CNTL                                                           0x3fff80900884
#define regBIF_CFG_DEV2_EPF2_1_PCIE_BAR2_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_BAR3_CAP                                                            0x3fff80900885
#define regBIF_CFG_DEV2_EPF2_1_PCIE_BAR3_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_BAR3_CNTL                                                           0x3fff80900886
#define regBIF_CFG_DEV2_EPF2_1_PCIE_BAR3_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_BAR4_CAP                                                            0x3fff80900887
#define regBIF_CFG_DEV2_EPF2_1_PCIE_BAR4_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_BAR4_CNTL                                                           0x3fff80900888
#define regBIF_CFG_DEV2_EPF2_1_PCIE_BAR4_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_BAR5_CAP                                                            0x3fff80900889
#define regBIF_CFG_DEV2_EPF2_1_PCIE_BAR5_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_BAR5_CNTL                                                           0x3fff8090088a
#define regBIF_CFG_DEV2_EPF2_1_PCIE_BAR5_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_BAR6_CAP                                                            0x3fff8090088b
#define regBIF_CFG_DEV2_EPF2_1_PCIE_BAR6_CAP_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_BAR6_CNTL                                                           0x3fff8090088c
#define regBIF_CFG_DEV2_EPF2_1_PCIE_BAR6_CNTL_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x3fff80900890
#define regBIF_CFG_DEV2_EPF2_1_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_PWR_BUDGET_DATA_SELECT                                              0x3fff80900891
#define regBIF_CFG_DEV2_EPF2_1_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_PWR_BUDGET_DATA                                                     0x3fff80900892
#define regBIF_CFG_DEV2_EPF2_1_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_PWR_BUDGET_CAP                                                      0x3fff80900893
#define regBIF_CFG_DEV2_EPF2_1_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_DPA_ENH_CAP_LIST                                                    0x3fff80900894
#define regBIF_CFG_DEV2_EPF2_1_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_DPA_CAP                                                             0x3fff80900895
#define regBIF_CFG_DEV2_EPF2_1_PCIE_DPA_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_DPA_LATENCY_INDICATOR                                               0x3fff80900896
#define regBIF_CFG_DEV2_EPF2_1_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_DPA_STATUS                                                          0x3fff80900897
#define regBIF_CFG_DEV2_EPF2_1_PCIE_DPA_STATUS_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_DPA_CNTL                                                            0x3fff80900897
#define regBIF_CFG_DEV2_EPF2_1_PCIE_DPA_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x3fff80900898
#define regBIF_CFG_DEV2_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x3fff80900898
#define regBIF_CFG_DEV2_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x3fff80900898
#define regBIF_CFG_DEV2_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x3fff80900898
#define regBIF_CFG_DEV2_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x3fff80900899
#define regBIF_CFG_DEV2_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x3fff80900899
#define regBIF_CFG_DEV2_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x3fff80900899
#define regBIF_CFG_DEV2_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x3fff80900899
#define regBIF_CFG_DEV2_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_ACS_ENH_CAP_LIST                                                    0x3fff809008a8
#define regBIF_CFG_DEV2_EPF2_1_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_ACS_CAP                                                             0x3fff809008a9
#define regBIF_CFG_DEV2_EPF2_1_PCIE_ACS_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_ACS_CNTL                                                            0x3fff809008a9
#define regBIF_CFG_DEV2_EPF2_1_PCIE_ACS_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_PASID_ENH_CAP_LIST                                                  0x3fff809008b4
#define regBIF_CFG_DEV2_EPF2_1_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_PASID_CAP                                                           0x3fff809008b5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_PASID_CAP_BASE_IDX                                                  5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_PASID_CNTL                                                          0x3fff809008b5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_PASID_CNTL_BASE_IDX                                                 5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_ARI_ENH_CAP_LIST                                                    0x3fff809008ca
#define regBIF_CFG_DEV2_EPF2_1_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_ARI_CAP                                                             0x3fff809008cb
#define regBIF_CFG_DEV2_EPF2_1_PCIE_ARI_CAP_BASE_IDX                                                    5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_ARI_CNTL                                                            0x3fff809008cb
#define regBIF_CFG_DEV2_EPF2_1_PCIE_ARI_CNTL_BASE_IDX                                                   5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_REQR_ENH_CAP_LIST                                               0x3fff809008dc
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_REQR_ENH_CAP_LIST_BASE_IDX                                      5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_REQR_CAP                                                        0x3fff809008dd
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_REQR_CAP_BASE_IDX                                               5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_REQR_CNTL                                                       0x3fff809008de
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_REQR_CNTL_BASE_IDX                                              5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_0                                                      0x3fff809008df
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_0_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_1                                                      0x3fff809008df
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_1_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_2                                                      0x3fff809008e0
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_2_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_3                                                      0x3fff809008e0
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_3_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_4                                                      0x3fff809008e1
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_4_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_5                                                      0x3fff809008e1
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_5_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_6                                                      0x3fff809008e2
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_6_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_7                                                      0x3fff809008e2
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_7_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_8                                                      0x3fff809008e3
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_8_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_9                                                      0x3fff809008e3
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_9_BASE_IDX                                             5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_10                                                     0x3fff809008e4
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_10_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_11                                                     0x3fff809008e4
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_11_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_12                                                     0x3fff809008e5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_12_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_13                                                     0x3fff809008e5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_13_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_14                                                     0x3fff809008e6
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_14_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_15                                                     0x3fff809008e6
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_15_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_16                                                     0x3fff809008e7
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_16_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_17                                                     0x3fff809008e7
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_17_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_18                                                     0x3fff809008e8
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_18_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_19                                                     0x3fff809008e8
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_19_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_20                                                     0x3fff809008e9
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_20_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_21                                                     0x3fff809008e9
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_21_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_22                                                     0x3fff809008ea
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_22_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_23                                                     0x3fff809008ea
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_23_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_24                                                     0x3fff809008eb
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_24_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_25                                                     0x3fff809008eb
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_25_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_26                                                     0x3fff809008ec
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_26_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_27                                                     0x3fff809008ec
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_27_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_28                                                     0x3fff809008ed
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_28_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_29                                                     0x3fff809008ed
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_29_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_30                                                     0x3fff809008ee
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_30_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_31                                                     0x3fff809008ee
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_31_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_32                                                     0x3fff809008ef
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_32_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_33                                                     0x3fff809008ef
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_33_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_34                                                     0x3fff809008f0
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_34_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_35                                                     0x3fff809008f0
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_35_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_36                                                     0x3fff809008f1
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_36_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_37                                                     0x3fff809008f1
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_37_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_38                                                     0x3fff809008f2
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_38_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_39                                                     0x3fff809008f2
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_39_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_40                                                     0x3fff809008f3
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_40_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_41                                                     0x3fff809008f3
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_41_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_42                                                     0x3fff809008f4
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_42_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_43                                                     0x3fff809008f4
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_43_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_44                                                     0x3fff809008f5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_44_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_45                                                     0x3fff809008f5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_45_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_46                                                     0x3fff809008f6
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_46_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_47                                                     0x3fff809008f6
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_47_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_48                                                     0x3fff809008f7
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_48_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_49                                                     0x3fff809008f7
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_49_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_50                                                     0x3fff809008f8
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_50_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_51                                                     0x3fff809008f8
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_51_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_52                                                     0x3fff809008f9
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_52_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_53                                                     0x3fff809008f9
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_53_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_54                                                     0x3fff809008fa
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_54_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_55                                                     0x3fff809008fa
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_55_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_56                                                     0x3fff809008fb
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_56_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_57                                                     0x3fff809008fb
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_57_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_58                                                     0x3fff809008fc
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_58_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_59                                                     0x3fff809008fc
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_59_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_60                                                     0x3fff809008fd
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_60_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_61                                                     0x3fff809008fd
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_61_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_62                                                     0x3fff809008fe
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_62_BASE_IDX                                            5
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_63                                                     0x3fff809008fe
#define regBIF_CFG_DEV2_EPF2_1_PCIE_TPH_ST_TABLE_63_BASE_IDX                                            5


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