| /* SPDX-License-Identifier: GPL-2.0 |
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| * cs35l41.h -- CS35L41 ALSA SoC audio driver |
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| * Copyright 2017-2021 Cirrus Logic, Inc. |
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| * Author: David Rhodes <david.rhodes@cirrus.com> |
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| #define CS35L41_DSP1_STRMARB_RX5_CFG0 0x02BC5428 |
| #define CS35L41_DSP1_STRMARB_RX5_CFG1 0x02BC542C |
| #define CS35L41_DSP1_STRMARB_RX6_CFG0 0x02BC5430 |
| #define CS35L41_DSP1_STRMARB_RX6_CFG1 0x02BC5434 |
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| #define CS35L41_DSP1_STRMARB_RX7_CFG1 0x02BC543C |
| #define CS35L41_DSP1_STRMARB_IRQ0_CFG0 0x02BC5600 |
| #define CS35L41_DSP1_STRMARB_IRQ0_CFG1 0x02BC5604 |
| #define CS35L41_DSP1_STRMARB_IRQ0_CFG2 0x02BC5608 |
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| #define CS35L41_DSP1_STRMARB_IRQ1_CFG1 0x02BC5614 |
| #define CS35L41_DSP1_STRMARB_IRQ1_CFG2 0x02BC5618 |
| #define CS35L41_DSP1_STRMARB_IRQ2_CFG0 0x02BC5620 |
| #define CS35L41_DSP1_STRMARB_IRQ2_CFG1 0x02BC5624 |
| #define CS35L41_DSP1_STRMARB_IRQ2_CFG2 0x02BC5628 |
| #define CS35L41_DSP1_STRMARB_IRQ3_CFG0 0x02BC5630 |
| #define CS35L41_DSP1_STRMARB_IRQ3_CFG1 0x02BC5634 |
| #define CS35L41_DSP1_STRMARB_IRQ3_CFG2 0x02BC5638 |
| #define CS35L41_DSP1_STRMARB_IRQ4_CFG0 0x02BC5640 |
| #define CS35L41_DSP1_STRMARB_IRQ4_CFG1 0x02BC5644 |
| #define CS35L41_DSP1_STRMARB_IRQ4_CFG2 0x02BC5648 |
| #define CS35L41_DSP1_STRMARB_IRQ5_CFG0 0x02BC5650 |
| #define CS35L41_DSP1_STRMARB_IRQ5_CFG1 0x02BC5654 |
| #define CS35L41_DSP1_STRMARB_IRQ5_CFG2 0x02BC5658 |
| #define CS35L41_DSP1_STRMARB_IRQ6_CFG0 0x02BC5660 |
| #define CS35L41_DSP1_STRMARB_IRQ6_CFG1 0x02BC5664 |
| #define CS35L41_DSP1_STRMARB_IRQ6_CFG2 0x02BC5668 |
| #define CS35L41_DSP1_STRMARB_IRQ7_CFG0 0x02BC5670 |
| #define CS35L41_DSP1_STRMARB_IRQ7_CFG1 0x02BC5674 |
| #define CS35L41_DSP1_STRMARB_IRQ7_CFG2 0x02BC5678 |
| #define CS35L41_DSP1_STRMARB_RESYNC_MSK 0x02BC5A00 |
| #define CS35L41_DSP1_STRMARB_ERR_STATUS 0x02BC5A08 |
| #define CS35L41_DSP1_INTPCTL_RES_STATIC 0x02BC6000 |
| #define CS35L41_DSP1_INTPCTL_RES_DYN 0x02BC6004 |
| #define CS35L41_DSP1_INTPCTL_NMI_CTRL 0x02BC6008 |
| #define CS35L41_DSP1_INTPCTL_IRQ_INV 0x02BC6010 |
| #define CS35L41_DSP1_INTPCTL_IRQ_MODE 0x02BC6014 |
| #define CS35L41_DSP1_INTPCTL_IRQ_EN 0x02BC6018 |
| #define CS35L41_DSP1_INTPCTL_IRQ_MSK 0x02BC601C |
| #define CS35L41_DSP1_INTPCTL_IRQ_FLUSH 0x02BC6020 |
| #define CS35L41_DSP1_INTPCTL_IRQ_MSKCLR 0x02BC6024 |
| #define CS35L41_DSP1_INTPCTL_IRQ_FRC 0x02BC6028 |
| #define CS35L41_DSP1_INTPCTL_IRQ_MSKSET 0x02BC602C |
| #define CS35L41_DSP1_INTPCTL_IRQ_ERR 0x02BC6030 |
| #define CS35L41_DSP1_INTPCTL_IRQ_PEND 0x02BC6034 |
| #define CS35L41_DSP1_INTPCTL_IRQ_GEN 0x02BC6038 |
| #define CS35L41_DSP1_INTPCTL_TESTBITS 0x02BC6040 |
| #define CS35L41_DSP1_WDT_CONTROL 0x02BC7000 |
| #define CS35L41_DSP1_WDT_STATUS 0x02BC7008 |
| #define CS35L41_DSP1_YMEM_PACK_0 0x02C00000 |
| #define CS35L41_DSP1_YMEM_PACK_1532 0x02C017F0 |
| #define CS35L41_DSP1_YMEM_UNPACK32_0 0x03000000 |
| #define CS35L41_DSP1_YMEM_UNPACK32_1022 0x03000FF8 |
| #define CS35L41_DSP1_YMEM_UNPACK24_0 0x03400000 |
| #define CS35L41_DSP1_YMEM_UNPACK24_2045 0x03401FF4 |
| #define CS35L41_DSP1_PMEM_0 0x03800000 |
| #define CS35L41_DSP1_PMEM_5114 0x03804FE8 |
| |
| /*test regs for emulation bringup*/ |
| #define CS35L41_PLL_OVR 0x00003018 |
| #define CS35L41_BST_TEST_DUTY 0x00003900 |
| #define CS35L41_DIGPWM_IOCTRL 0x0000706C |
| |
| /*registers populated by OTP*/ |
| #define CS35L41_OTP_TRIM_1 0x0000208c |
| #define CS35L41_OTP_TRIM_2 0x00002090 |
| #define CS35L41_OTP_TRIM_3 0x00003010 |
| #define CS35L41_OTP_TRIM_4 0x0000300C |
| #define CS35L41_OTP_TRIM_5 0x0000394C |
| #define CS35L41_OTP_TRIM_6 0x00003950 |
| #define CS35L41_OTP_TRIM_7 0x00003954 |
| #define CS35L41_OTP_TRIM_8 0x00003958 |
| #define CS35L41_OTP_TRIM_9 0x0000395C |
| #define CS35L41_OTP_TRIM_10 0x0000416C |
| #define CS35L41_OTP_TRIM_11 0x00004160 |
| #define CS35L41_OTP_TRIM_12 0x00004170 |
| #define CS35L41_OTP_TRIM_13 0x00004360 |
| #define CS35L41_OTP_TRIM_14 0x00004448 |
| #define CS35L41_OTP_TRIM_15 0x0000444C |
| #define CS35L41_OTP_TRIM_16 0x00006E30 |
| #define CS35L41_OTP_TRIM_17 0x00006E34 |
| #define CS35L41_OTP_TRIM_18 0x00006E38 |
| #define CS35L41_OTP_TRIM_19 0x00006E3C |
| #define CS35L41_OTP_TRIM_20 0x00006E40 |
| #define CS35L41_OTP_TRIM_21 0x00006E44 |
| #define CS35L41_OTP_TRIM_22 0x00006E48 |
| #define CS35L41_OTP_TRIM_23 0x00006E4C |
| #define CS35L41_OTP_TRIM_24 0x00006E50 |
| #define CS35L41_OTP_TRIM_25 0x00006E54 |
| #define CS35L41_OTP_TRIM_26 0x00006E58 |
| #define CS35L41_OTP_TRIM_27 0x00006E5C |
| #define CS35L41_OTP_TRIM_28 0x00006E60 |
| #define CS35L41_OTP_TRIM_29 0x00006E64 |
| #define CS35L41_OTP_TRIM_30 0x00007418 |
| #define CS35L41_OTP_TRIM_31 0x0000741C |
| #define CS35L41_OTP_TRIM_32 0x00007434 |
| #define CS35L41_OTP_TRIM_33 0x00007068 |
| #define CS35L41_OTP_TRIM_34 0x0000410C |
| #define CS35L41_OTP_TRIM_35 0x0000400C |
| #define CS35L41_OTP_TRIM_36 0x00002030 |
| |
| #define CS35L41_MAX_CACHE_REG 36 |
| #define CS35L41_OTP_SIZE_WORDS 32 |
| #define CS35L41_NUM_OTP_ELEM 100 |
| #define CS35L41_NUM_OTP_MAPS 5 |
| |
| #define CS35L41_VALID_PDATA 0x80000000 |
| #define CS35L41_NUM_SUPPLIES 2 |
| |
| #define CS35L41_SCLK_MSTR_MASK 0x10 |
| #define CS35L41_SCLK_MSTR_SHIFT 4 |
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| #define CS35L41_LRCLK_MSTR_SHIFT 0 |
| #define CS35L41_SCLK_INV_MASK 0x40 |
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| #define CS35L41_LRCLK_INV_SHIFT 2 |
| #define CS35L41_SCLK_FRC_MASK 0x20 |
| #define CS35L41_SCLK_FRC_SHIFT 5 |
| #define CS35L41_LRCLK_FRC_MASK 0x02 |
| #define CS35L41_LRCLK_FRC_SHIFT 1 |
| |
| #define CS35L41_AMP_GAIN_PCM_MASK 0x3E0 |
| #define CS35L41_AMP_GAIN_ZC_MASK 0x0400 |
| #define CS35L41_AMP_GAIN_ZC_SHIFT 10 |
| |
| #define CS35L41_BST_CTL_MASK 0xFF |
| #define CS35L41_BST_CTL_SEL_MASK 0x03 |
| #define CS35L41_BST_CTL_SEL_REG 0x00 |
| #define CS35L41_BST_CTL_SEL_CLASSH 0x01 |
| #define CS35L41_BST_IPK_MASK 0x7F |
| #define CS35L41_BST_IPK_SHIFT 0 |
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| #define CS35L41_BST_LIM_SHIFT 2 |
| #define CS35L41_BST_K1_MASK 0x000000FF |
| #define CS35L41_BST_K1_SHIFT 0 |
| #define CS35L41_BST_K2_MASK 0x0000FF00 |
| #define CS35L41_BST_K2_SHIFT 8 |
| #define CS35L41_BST_SLOPE_MASK 0x0000FF00 |
| #define CS35L41_BST_SLOPE_SHIFT 8 |
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| #define CS35L41_BST_LBST_VAL_SHIFT 0 |
| |
| #define CS35L41_TEMP_THLD_MASK 0x03 |
| #define CS35L41_VMON_IMON_VOL_MASK 0x07FF07FF |
| #define CS35L41_PDM_MODE_MASK 0x01 |
| #define CS35L41_PDM_MODE_SHIFT 0 |
| |
| #define CS35L41_CH_MEM_DEPTH_MASK 0x07 |
| #define CS35L41_CH_MEM_DEPTH_SHIFT 0 |
| #define CS35L41_CH_HDRM_CTL_MASK 0x007F0000 |
| #define CS35L41_CH_HDRM_CTL_SHIFT 16 |
| #define CS35L41_CH_REL_RATE_MASK 0xFF00 |
| #define CS35L41_CH_REL_RATE_SHIFT 8 |
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| #define CS35L41_CH_WKFET_DLY_SHIFT 2 |
| #define CS35L41_CH_WKFET_THLD_MASK 0x0F00 |
| #define CS35L41_CH_WKFET_THLD_SHIFT 8 |
| |
| #define CS35L41_HW_NG_SEL_MASK 0x3F00 |
| #define CS35L41_HW_NG_SEL_SHIFT 8 |
| #define CS35L41_HW_NG_DLY_MASK 0x0070 |
| #define CS35L41_HW_NG_DLY_SHIFT 4 |
| #define CS35L41_HW_NG_THLD_MASK 0x0007 |
| #define CS35L41_HW_NG_THLD_SHIFT 0 |
| |
| #define CS35L41_DSP_NG_ENABLE_MASK 0x00010000 |
| #define CS35L41_DSP_NG_ENABLE_SHIFT 16 |
| #define CS35L41_DSP_NG_THLD_MASK 0x7 |
| #define CS35L41_DSP_NG_THLD_SHIFT 0 |
| #define CS35L41_DSP_NG_DELAY_MASK 0x0F00 |
| #define CS35L41_DSP_NG_DELAY_SHIFT 8 |
| |
| #define CS35L41_ASP_FMT_MASK 0x0700 |
| #define CS35L41_ASP_FMT_SHIFT 8 |
| #define CS35L41_ASP_DOUT_HIZ_MASK 0x03 |
| #define CS35L41_ASP_DOUT_HIZ_SHIFT 0 |
| #define CS35L41_ASP_WIDTH_16 0x10 |
| #define CS35L41_ASP_WIDTH_24 0x18 |
| #define CS35L41_ASP_WIDTH_32 0x20 |
| #define CS35L41_ASP_WIDTH_TX_MASK 0xFF0000 |
| #define CS35L41_ASP_WIDTH_TX_SHIFT 16 |
| #define CS35L41_ASP_WIDTH_RX_MASK 0xFF000000 |
| #define CS35L41_ASP_WIDTH_RX_SHIFT 24 |
| #define CS35L41_ASP_RX1_SLOT_MASK 0x3F |
| #define CS35L41_ASP_RX1_SLOT_SHIFT 0 |
| #define CS35L41_ASP_RX2_SLOT_MASK 0x3F00 |
| #define CS35L41_ASP_RX2_SLOT_SHIFT 8 |
| #define CS35L41_ASP_RX_WL_MASK 0x3F |
| #define CS35L41_ASP_TX_WL_MASK 0x3F |
| #define CS35L41_ASP_RX_WL_SHIFT 0 |
| #define CS35L41_ASP_TX_WL_SHIFT 0 |
| #define CS35L41_ASP_SOURCE_MASK 0x7F |
| |
| #define CS35L41_INPUT_SRC_ASPRX1 0x08 |
| #define CS35L41_INPUT_SRC_ASPRX2 0x09 |
| #define CS35L41_INPUT_SRC_VMON 0x18 |
| #define CS35L41_INPUT_SRC_IMON 0x19 |
| #define CS35L41_INPUT_SRC_CLASSH 0x21 |
| #define CS35L41_INPUT_SRC_VPMON 0x28 |
| #define CS35L41_INPUT_SRC_VBSTMON 0x29 |
| #define CS35L41_INPUT_SRC_TEMPMON 0x3A |
| #define CS35L41_INPUT_SRC_RSVD 0x3B |
| #define CS35L41_INPUT_DSP_TX1 0x32 |
| #define CS35L41_INPUT_DSP_TX2 0x33 |
| |
| #define CS35L41_PLL_CLK_SEL_MASK 0x07 |
| #define CS35L41_PLL_CLK_SEL_SHIFT 0 |
| #define CS35L41_PLL_CLK_EN_MASK 0x10 |
| #define CS35L41_PLL_CLK_EN_SHIFT 4 |
| #define CS35L41_PLL_OPENLOOP_MASK 0x0800 |
| #define CS35L41_PLL_OPENLOOP_SHIFT 11 |
| #define CS35L41_PLLSRC_SCLK 0 |
| #define CS35L41_PLLSRC_LRCLK 1 |
| #define CS35L41_PLLSRC_SELF 3 |
| #define CS35L41_PLLSRC_PDMCLK 4 |
| #define CS35L41_PLLSRC_MCLK 5 |
| #define CS35L41_PLLSRC_SWIRE 7 |
| #define CS35L41_REFCLK_FREQ_MASK 0x7E0 |
| #define CS35L41_REFCLK_FREQ_SHIFT 5 |
| |
| #define CS35L41_GLOBAL_FS_MASK 0x1F |
| #define CS35L41_GLOBAL_FS_SHIFT 0 |
| |
| #define CS35L41_GLOBAL_EN_MASK 0x01 |
| #define CS35L41_GLOBAL_EN_SHIFT 0 |
| #define CS35L41_BST_EN_MASK 0x0030 |
| #define CS35L41_BST_EN_SHIFT 4 |
| #define CS35L41_BST_EN_DEFAULT 0x2 |
| #define CS35L41_AMP_EN_SHIFT 0 |
| #define CS35L41_AMP_EN_MASK 1 |
| |
| #define CS35L41_PDN_DONE_MASK 0x00800000 |
| #define CS35L41_PDN_DONE_SHIFT 23 |
| #define CS35L41_PUP_DONE_MASK 0x01000000 |
| #define CS35L41_PUP_DONE_SHIFT 24 |
| |
| #define CS35L36_PUP_DONE_IRQ_UNMASK 0x5F |
| #define CS35L36_PUP_DONE_IRQ_MASK 0xBF |
| |
| #define CS35L41_AMP_SHORT_ERR 0x80000000 |
| #define CS35L41_BST_SHORT_ERR 0x0100 |
| #define CS35L41_TEMP_WARN 0x8000 |
| #define CS35L41_TEMP_ERR 0x00020000 |
| #define CS35L41_BST_OVP_ERR 0x40 |
| #define CS35L41_BST_DCM_UVP_ERR 0x80 |
| #define CS35L41_OTP_BOOT_DONE 0x02 |
| #define CS35L41_PLL_UNLOCK 0x10 |
| #define CS35L41_OTP_BOOT_ERR 0x80000000 |
| |
| #define CS35L41_AMP_SHORT_ERR_RLS 0x02 |
| #define CS35L41_BST_SHORT_ERR_RLS 0x04 |
| #define CS35L41_BST_OVP_ERR_RLS 0x08 |
| #define CS35L41_BST_UVP_ERR_RLS 0x10 |
| #define CS35L41_TEMP_WARN_ERR_RLS 0x20 |
| #define CS35L41_TEMP_ERR_RLS 0x40 |
| |
| #define CS35L41_INT1_MASK_DEFAULT 0x7FFCFE3F |
| #define CS35L41_INT1_UNMASK_PUP 0xFEFFFFFF |
| #define CS35L41_INT1_UNMASK_PDN 0xFF7FFFFF |
| |
| #define CS35L41_GPIO_DIR_MASK 0x80000000 |
| #define CS35L41_GPIO_DIR_SHIFT 31 |
| #define CS35L41_GPIO1_CTRL_MASK 0x00030000 |
| #define CS35L41_GPIO1_CTRL_SHIFT 16 |
| #define CS35L41_GPIO2_CTRL_MASK 0x07000000 |
| #define CS35L41_GPIO2_CTRL_SHIFT 24 |
| #define CS35L41_GPIO_CTRL_OPEN_INT 2 |
| #define CS35L41_GPIO_CTRL_ACTV_LO 4 |
| #define CS35L41_GPIO_CTRL_ACTV_HI 5 |
| #define CS35L41_GPIO_POL_MASK 0x1000 |
| #define CS35L41_GPIO_POL_SHIFT 12 |
| |
| #define CS35L41_AMP_INV_PCM_SHIFT 14 |
| #define CS35L41_AMP_INV_PCM_MASK BIT(CS35L41_AMP_INV_PCM_SHIFT) |
| #define CS35L41_AMP_PCM_VOL_SHIFT 3 |
| #define CS35L41_AMP_PCM_VOL_MASK (0x7FF << 3) |
| #define CS35L41_AMP_PCM_VOL_MUTE 0x4CF |
| |
| #define CS35L41_CHIP_ID 0x35a40 |
| #define CS35L41R_CHIP_ID 0x35b40 |
| #define CS35L41_MTLREVID_MASK 0x0F |
| #define CS35L41_REVID_A0 0xA0 |
| #define CS35L41_REVID_B0 0xB0 |
| #define CS35L41_REVID_B2 0xB2 |
| |
| #define CS35L41_HALO_CORE_RESET 0x00000200 |
| |
| #define CS35L41_FS1_WINDOW_MASK 0x000007FF |
| #define CS35L41_FS2_WINDOW_MASK 0x00FFF800 |
| #define CS35L41_FS2_WINDOW_SHIFT 12 |
| |
| #define CS35L41_SPI_MAX_FREQ 4000000 |
| |
| #define CS35L41_RX_FORMATS (SNDRV_PCM_FMTBIT_S16_LE | SNDRV_PCM_FMTBIT_S24_LE) |
| #define CS35L41_TX_FORMATS (SNDRV_PCM_FMTBIT_S16_LE | SNDRV_PCM_FMTBIT_S24_LE) |
| |
| bool cs35l41_readable_reg(struct device *dev, unsigned int reg); |
| bool cs35l41_precious_reg(struct device *dev, unsigned int reg); |
| bool cs35l41_volatile_reg(struct device *dev, unsigned int reg); |
| |
| struct cs35l41_otp_packed_element_t { |
| u32 reg; |
| u8 shift; |
| u8 size; |
| }; |
| |
| struct cs35l41_otp_map_element_t { |
| u32 id; |
| u32 num_elements; |
| const struct cs35l41_otp_packed_element_t *map; |
| u32 bit_offset; |
| u32 word_offset; |
| }; |
| |
| extern const struct reg_default cs35l41_reg[CS35L41_MAX_CACHE_REG]; |
| extern const struct cs35l41_otp_map_element_t |
| cs35l41_otp_map_map[CS35L41_NUM_OTP_MAPS]; |
| |
| #define CS35L41_REGSTRIDE 4 |
| |
| struct cs35l41_private { |
| struct snd_soc_codec *codec; |
| struct cs35l41_platform_data pdata; |
| struct device *dev; |
| struct regmap *regmap; |
| struct regulator_bulk_data supplies[CS35L41_NUM_SUPPLIES]; |
| int irq; |
| /* GPIO for /RST */ |
| struct gpio_desc *reset_gpio; |
| }; |
| |
| int cs35l41_probe(struct cs35l41_private *cs35l41, |
| struct cs35l41_platform_data *pdata); |
| void cs35l41_remove(struct cs35l41_private *cs35l41); |
| |
| #endif /*__CS35L41_H__*/ |
